JPH07504074A - 低解像度ｈｄｔｖ受信機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 低解像度１（ＤＴＶ受信機 技術分野 本発明は、高解像度テレビジョン（ＨＤＴＶ）に関し、特に、ＨＤＴＶ信号に応 答するテレビジョン受信機であって、コストが安く、ＮＴＳＣ受信機と同等の特 性を有するテレビジョン受信機に関する。

背景技術 アメリカ合衆国の未来のＨＤＴＶシステムとして提案され現在評価されているシ ステムは、主にディジタルであり、比較的高解像度のイメージを提供する。信号 がディジタルで比較的高解像度であるので、このような信号を処理するように設 計された受信機は、莫大なアートハードウェア（ａｒｔ　ｈａｒｄｗａｒｅ）を 必要とし、充分なビデオメモリ（ＶＲＡＭ）を含むことになる。その受信機の技 術が成熟するまで（おそら＜１０年ないし１５年を要するかも知れない）、この ハードウェアはＨＤＴＶ受信機のコストを高くすることになり、虞らく、中流階 級の家庭が受信機を２台以上購入するのは無理であろう。

しかし、はとんどの中流階級の家庭は複数台の受信機を持つことに慣れている。

従って、低コストのＨＤＴＶ受信機を近い将来購入するニーズは存在する。

本発明者は、当然、低コストのＨＤＴＶ受信機を提供できるが、解像度は幾分犠 牲にしなければならないと考えている。このような受信機はＮＴＳＣ受信機より 次の点が有利である。すなわち、このような受信機は、ＮＴＳＣ受信機に共通の 欠点、例えば、クロスカラー（ｃｒｏｓｓｃｏｌｏｒ）とクロスカーマ（ｃｒｏ ｓｓｌｕｍａ）の妨害を被ることがなく、しかも、ディジタルであることから、 他のディジタル装置、例えば、ホームコンピュータとの互換性もある点が有利で ある。

典型的なＨＤＴＶ信号はイメージを１０５０ライン、１ライン当たり１４４０ビ クセルで表すことができる。典型的なＨＤＴＶ受信機は、符号化された信号を処 理するのに、例えば、４つのＶＲＡＭを必要とし、また、幾つかのフィールドの 圧縮されたデータをバッファリングするのにメモリを必要とする。８ビツトサン プルの場合、４つのＶＲＡＭは４８．３８　Ｍｂｉｔの高速メモリを必要とする 。あるいはまた、ＨＤＴＶ信号が復号化され、５２５ライン、１ライン当たり９ １０ビクセルの通常のＮＴＳＣ解像度にされた場合は、１５．２９Ｍｂｉｔの低 速ＶＲＡＭのみが必要である。すなわち、高解像度イメージに対して必要な容量 の約１／３を必要とする。メモリの容量がより小さく、速度が遅いので、低解像 度受信機のコストを大幅に削減することができる。

本発明は、比較的高解像度のＨＤＴＶ信号を受信し、ＨＤＴＶ信号のデータ部分 のみを利用して、低解像度イメージを表す信号を生成しイメージを再生するのに 必要なハードウェアの削減に影響を与える装置である。

図面の簡単な説明 第１図は本発明を説明するのに有用な階層化された信号を示す図である。

第２図は圧縮されたディジタルテレビジョン信号を処理する典型的なテレビジョ ン受信機を示すブロック図である。

第３図はＨＤＴＶ受信機のコンテキストで、第１図の構成要素１４に組み込むこ とができる圧縮解除装置を示すブロック図である。

第４図、第５図、第７図、および第８図は本発明を具現化した圧縮解除回路の他 の例を示すブロック図である。

第６図は第５図に示す補間器３１９により供給されるサンプルフォーマットの例 を示す図である。

第８Ａ図、第８Ｂ図、および第８Ｃ図は第８図に示す構成要素３０８にインプリ メントすることができるマスキング機能の他の例を示す図である。

第９図は第８図に示す係数マスキング装置３０８を示すブロック図である。

第１Ｏ図は第７図に示す装置の動作を示すフローチャートである。

発明を実施するための最良の形態 本発明を、Ａｄｖａｎｃｅｄ　Ｔｅ１ｅｖｉｓｉｏｎ　ＲｅｓｅａｒｃｈＣｏｎ ｓｏｒｔｉｕｍ　（ＮＢＣ，Ｔｈｏｍｓｏｎ　Ｃｏｎ５ｕ＋ｏｅｒ　Ｅｌｅｃｔ ｒｏｎｉｃｓ。

Ｎｏｒｔｈ　Ａｍｅｒｉｃａｎ　Ｐｈ１ｌｉｐｓ　Ｃｏｒｐｏｒａｔｉｏｎ、　 ＳＲＩ／ＤＳＲＣ）により提案された形式の圧縮ディジタルテレビジョン信号に 関して説明する。この形式は、ＭＰＥＧ　（ＭｏｔｉｏｎＰｉｃｔｕｒｅ　Ｅｘ ｐｅｒｔｓ　Ｇｒｏｕｐ）により提案された標準と同様であり、詳しくは、”Ｉ ｎｔｅｒｎａｔｉｏｎａｌ　Ｏｒｇａｎｉｚａｔｉｏｎｆｏｒ　５ｔａｎｄａｒ ｄｉｚａｔｉｏｎ”、ｌ５Ｏ−ＩＥＣＪＴ（１／ＳＣ２／ＷＧＩ）。

Ｃｏｄｉｎｇ　ｏｆ　Ｍｏｖｉｎｇ　Ｐｉｃｔｕｒｅｓ　ａｎｄ　Ａｓ５ｏｃｉ ａｔｅｄ　Ａｕｄｉｏ。

ＭＰＥＧ　９０／１７６　Ｒｅｖ、２．　Ｄｅｃ、　１８．１９９０を参照され たい。

この信号は階層化されており、第１図に示す形式をとる。当然のことであるが、 本発明はこの信号の使用に限定されるものでな（、少な（とも同様のフォーマッ トを有する信号に適用可能である。

第１図を説明する。第１図はＭＰＥＧ圧縮テレビジョン信号の一般的な形式を示 す。この信号は連続するピクチャグループＧＯＰｉにより編成されている。ピク チャグループＧＯＰｉはそれぞれ同様の番号のイメージフレームからの圧縮デー タを含む、ピクチャグループはＬｌを付した最も上の行にボックスで示す、各Ｇ ＯＰ　（Ｌ２）はヘッダを含み、ヘッダの後に、ピクチャデータのセグメントを 含む、　ＧＯＰヘッダは水平および垂直ピクチャサイズと、アスペクト比と、フ ィールド／フレームレートと、ビットレートと、等々に関連するデータを含む。

個々のフィールド／フレームに対応するピクチャデータ（Ｌ３）は、ピクチャヘ ッダを含み、ピクチャヘッダの後にスライスデータ（Ｌ４）を含む０個々のスラ イスＧＯＢｉは、連続したイメージ領域に対するイメージ情報を含む０例えば、 各ＧＯＢは１６個の連続する水平イメージラインを表すデータを含むことができ る。ピクチャヘッダはフィールド／フレーム番号とピクチャコードタイプを含む 、各スライス（Ｌ４）はあるイメージ内の位置を識別するヘッダを含み、そのヘ ッダの後に、データＭＢｉの複数のマクロブロックを含む、スライスヘッダはグ ループ番号と量子化パラメータも含むことかでマクロブロックはスライスの部分 に対するイメージを表すデータを含む。ＭＰＥＧＰＥ−マットの典型的なマクロ ブロックは、Ｌ６Ｘ　１６ビクセルのマトリックスをカバーするイメージ領域を 表す、マクロブロックは、実際には、６個のブロックよりなり、そのうちの４つ のブロックはルミナンス情報を運び、２つのブロックはクロミナンス情報を運ぶ 、４つのルミナンスブロックはそれぞれ８Ｘ８ビクセルのマトリックス、すなわ ち、１６Ｘ　１６マトリツクスの１／４を表す、クロミナンスブロックは、それ ぞれ、１６Ｘ　１６ビクセルのマトリックスの全体を表す８×８マトリツクスで ある０個々のブロックは、ビクセルデータの個々のマトリックスから生成された ＤＣＴ（ｄｉｓｃｒｅｔｅ　ｃｏｓｉｎｅ　ｔｒａｎｓｆｏｒｍ）係数を含む０ 例えば、各ルミナンスブロックは、８×８マトリツクスから生成され、８の８倍 、すなわち、６４個ものＤＣＴ係数を含む、１つの係数はＤＣすなわち平均ブラ イトネス情報を運び、残りの係数はそれぞれ異なるイメージ空間周波数スペクト ラムに関連する情報を運ぶ、それらの係数は、まず、ＤＣ係数を用いて特定の順 番で配置され、残りの係数はスペクトラムの重用度（ｉｍｐｏｒｔａｎｃｅ）の 順番で配置される。多くのイメージは、ゼロ値である多くのＯＣＴ係数に結果的 になる１ｉｔｔｌｅ　ｄｅｔａｉｌを含むことができる。個々のブロックの係数 の階層では、最後の非ゼロ値の次のゼロ値の係数が全てブロックデータから削除 され、ＥＯＢ　（ｅｎｄｏｆ　１）ｌｏｃｋ）コードが最後の非ゼロ値の後に挿 入される。さらに、最後の非ゼロ値係数の前に生じたゼロ値係数はランレングス 符号化される。従って、データのブロックには、６４個未満の係数が存在するこ とができる。

各マクロブロックＭＢｉ（Ｌ５）はヘッダを含み、このヘッダの後に、動きベク トルと、符号化された係数を含む、　ＭＢｉヘッダはマクロブロックアドレスと 、マクロブロックタイプと、量子化パラメータとを含む。符号化された係数をレ イヤＬ６に示す、データの多くはＤＣＴ数とヘッダ係数とを含み、可変長符号化 される。

さらに、データの幾つか、例えば、ＤＣＤＣＴ係数と動きベクトルは、ＤＣＰＭ 符号化される。

第１図に示すデータは、典型的には、シャフリングして、ブロックエラーのイン パクトを軽減し、再フォ−マツトして一定バイト数の伝送パケットにし、受信機 での同期を容易にする。さらに、データの伝送パケットは、例えば、リード・ソ ロモン・コーグによりエラー符号化され、パリティ検査ビットが追加される。

第２図はＨＤＴＶ受信機の一般的な形式を示す、放送用ＨＤＴＶ信号はアンテナ ９により受信され、チューナ・復調装置ＩＯに供給される。チューナ・復調装置 ｌＯの出力はディジタルビットストリームであり、誤り訂正符号器とりシャフラ （ｒｅｓｈｕｆｆｌｅｒ）　１１に供給される。誤り訂正符号器とりシャフラ１ １は、信号伝送中に生じたデータエラーを検出し訂正するため、例えば、リード ・ソロモン・誤り訂正符号器を含み、しかも、逆データシャフリングを行う装置 を含む。誤り訂正符号化され再シャフリングされたデータは、構成要素１２に供 給される。構成要素１２は伝送パケットフォーマットを分解し、そのデータを、 第１図に示す一般的なシーケンスで置く。誤り訂正符号化機能と、再シャフリン グ曙能と、パケット分解機能は異なるシーケンスで生じる。異なるシーケンスは 、送信機でバフオームされる機能と逆の機能の逆の順番である。

再フォ−マツトされたデータは可変長復号器１３に供給される。可変長復号器で は、可変長符号化されたデータが復号化され、任意のランレングス符号化された データが復号化される。復号化されたデータは圧縮解除装置１４に供給される。

圧縮解除装置１４は、圧縮されたイメージデータな、ラスタビクセルデータに変 換し、そのビクセルデータをイメージメモリ、すなわち、ＶＲＡＭに供給する。

その後、ＶＲＡＭのビクセルデータはディスプレイ装置か、レコーダか、あるい は、他のビデオ信号利用装置に供給される。

第３図はビデオデータをＭＰＥＧライクなフォーマットで処理するようにした圧 縮解除装置の例を示す、第３図に示すシステムは周知の動き補償予測ビデオ復号 器とほとんど同様である。よって、詳細な説明は省略する。第３図を説明する。

可変長復号器３００により供給されたデータは、圧縮解除コントローラ３０２に 供給される。圧縮解除コントローラ３０２には、逆ＤＰＣＭ符号器３０６Ｂおよ び３０６Ｂが組み込まれている。圧縮解除コントローラ３０２は、圧縮されたビ デオデータからヘッダデータを取り出し、その圧縮解除シーケンスをプログラム する。圧縮解除コントローラ３０２は、典型的には、ヘッダデータに含まれてい るある変数に影響される特定のルーチンをバフオームするようにプログラムされ たステートマシンである。

圧縮解除コントローラ３０２は係数データを逆ＤＰＣＭ符号器３０６Ａに供給す る。逆ＤＰＣＭ符号器３０６Ａでは、コードワードがそのまま渡されるか、ある いは、必要に応じて復号化される。動きベクトルデータは逆ＤＰＣＭ符号器３０ ６Ｂに供給され、逆ＤＰＣＭ符号器３０６Ｂでは、動きベクトルが復号化される 。復号化された動きベクトルは動き補償予測器３０４と結合され、その係数は逆 ＯＣＴ装置、すなわち、ＩＤＣＴ３１０と結合される。　ＩＤＣＴ装置は、ブロ ックの係数に応答して、８Ｘ８ビクセル情報のマトリックスを生成する。ビクセ ル情報は予め定めた順番で加算器３１２に供給される。加算器３１２からの出力 データは、圧縮解除されたビクセル値に対応する。これらの値はディスプレイメ モリ（ＶＲＡＭ）３１ｇに入力される。ディスプレイメモリ３１ｇのこれらの値 をディスプレイ装置に供給することができる。加算器３１２からの出力値もバッ ファメモリ対、すなわち、ＶＲＡＭ３１４および３１６に供給される。メモリ３ １４および３１６は、それぞれ、１イメージフレームのビクセルデータをストア するのに充分な容量を有する。ＶＲＡＭ３１４および３１６は予測器３０４に結 合される。予測器３０４は動きベクトルに応答して、ＶＲＡＭ３１４，３１６の いずれか、または両方からの適正な８Ｘ８ビクセルデータのブロックにアクセス し、８×８ビクセルデータのブロックを加算器３１２に供給する。

一般的に、ＭＰＥＧライクなシステムでは、予め定めたフレームを表すデータが フレーム内符号化され、残りのフレームを表すデータがフレーム間符号化される 。

フレーム内符号化されたフレームを表すデータは、ビクセルデータをセグメント 化して個々の８×８ブロツクにすることにより生成され、ビクセルデータに対し てＯＣＴを行う、あるいはまた、フレーム間符号化されたフレームを表すデータ が、イメージフレームを前のフレームか、後のフレームか、あるいは前後のフレ ームから予測することにより生成される。予測されたフレームと実際のフレーム の差（レシデュ）を決定する。そして、８Ｘ８レシデユデータのブロックに対し てＤＣＴを行う。従って、フレーム内ＯＣＴ係数はイメージデータを表し、フレ ーム間ＤＣＴ係数はフレーム差データを表す。動きベクトルは、フレーム内符号 化されたフレームに対しては生成されない。動きベクトルは、フレーム間符号化 されたフレームに対して、次のようなコードワードである。すなわち、予測され たフレームを生成するのに用いられるフレーム内の８×８ビクセルのブロックを 識別する。そのブロックは、現在符号化されているフレーム内で現在処理されて いるブロックと最も良く整合する。ＭＰＥＧライクな符号化／復号化プロセスの 詳細な説明は、米国特許５．１２２．８７５号を参照されたい。

第３図を説明する。フレーム内符号化されたフレーム（Ｉ）が処理されていると き、予測器３０４はゼロ値を加算器３１２に供給するように条件付けされる。

ＩＤＣＴ３１０により供給されたデータであって、逆ＯＣＴ処理されたデータは 、ビクセル値のブロックに対応する。これらの値はそのまま加算器３１２により 渡され、表示のために、ＶＲＡＭ３１８にロードされ、その後のフレームを予測 する際に用いるため、ＶＲＡＭ３１４または３１６のいずれかにロードされる。

Ｉフレームが復号化された直後に、■フレームの後に予め定めた数のフレームを 生じるフレームに対応してフレーム間符号化されたフレーム（Ｐ）は、可変長復 号器から利用される。このＰフレームは、符号器にて、前の■フレームから予測 されたものである。従って、ＰフレームのＯＣＴ係数はレシデュを表す。これら のレシデュは、復号化されたＩフレームのビクセル値に加算されると、現Ｐフレ ームに対してビクセル値を生成することになる。このＰフレームを復号化すると 直ちに、ＩＤＣＴ３１０は、復号化されたレシデュを加算器３１２に供給する。

予測器３０４は、動きベクトルに応答して、ＶＲＡＭからのＩフレームのビクセ ル値の対応するブロックにアクセスし、適正な順番で、加算器３１２に供給する 。加算器３１２により供給されたサム（ｓｕｍ）はこのＰフレームに対するビク セル値である。これらのビクセル値はディスプレイＲＡＭ　３１８にロードされ 、ＶＲＡＭ３１４または３１６のいずれかにロードされる。ただし、ＶＲＡＭ３ １４または３１６は復号化されたＩフレームビクセル値をストアしていない。

Ｐフレームを復号化した後、通常、■およびＰフレームの中間で生じる、符号化 されたフレーム（Ｐフレーム）が供給され、そのフレームはフレーム間符号化さ れ、従って、Ｐフレームと同様に復号化される。

しかし、復号化されたＢフレームデータはＶＲＡＭ３１４および３１６にストア されない、復号化されたＢフレームデータは他のフレームを予測するために用い られない。

第４図は本発明の第１実施態様を示す、第４図は第３図の適正な装置の一部を省 略して示す、第４図において、第３図と同一構成要素は同一符号を付しである。

第４図において、２次元デシメータ３１１はＩＤＣＴ３１０と加算器３１２の間 に設けである。デシメータ３１１は、例えば、Ｉ　ＤＣＴにより供給されたビク セルマトリックスの１行おきの値と、残りの１行おきの値（ビクセル値またはビ クセルレシデュ）を除去し、ビクセルデータポイントを４のファクタごとに削減 させるサブサンプラを含む。このサブサンプリングにより、垂直方向に並べられ たビクセルデータを除去するようにすることができるか、あるいは、千鳥格子状 （ｑｕｉｎｃｕｎｘ）フォーマットに従って、削減されたデータで実効解像度を より高くすることができる。デシメータは、サブサンプリングプロセスによる折 り返しくａｌｉａｓｉｎｇ）を排除するローパスフィルタも含むことができる。

他のサブサンプリングフォーマットを採用することができる。しかし、サブサン プリングが単にビクセル値を落とすことにより行われる場合は、サブサンプリン グ係数は２の累乗に限定される。あるいはまた、サブサンプリングが補間により 行われる場合は、デシメーションファクタを種々選択することもできる。

そのデータが４のファクタごとに削減されるので、バッファすなわちＶＲＡＭメ モリ容量は第３図に示す装置に比較して４のファクタごとに削減される。第４図 に示すＶＲＡＭ３１５は、一般的に、第３図に示すメモリ要素３１４および３１ ６と同一形式である。しかし、注意すべきことであるが、第３図でおいてさえ、 ２つのメモリセクション３１４および３１６を単一のメモリ要素か、あるいは、 多（のメモリ要素により実現することができる。

デシメーション３１１の後の回路の速度要件は、同様に、低減される。予測器３ ０４′は次の点で、第３図に示す予測器３０４と相違する。すなわち、動きベク トルに応答して、予測器３０４′は、例えば、メモリからの４×４ビクセル値の マトリックスにアクセスするのであって、８×８マトリツクスにはアクセスしな い。さらに相違する点は、アドレス構造である。適正に、予測器がアドレスを生 成するか、あるいは、動きベクトルにより識別されるビクセルのマトリックスに アクセスするため、少くとも開始アドレスを生成する。サイズが削減されたＶＲ ＡＭは、動きベクトルにより表された全ての可能なアドレスに対応するアドレシ ング位置（従って、アドレス）がないことになる、しかし、このことは、より容 量の大きいメモリ構造のように、アドレスを予測器内で生成させ、生成されたア ドレスの上位ビットのみを用いることにより適応させることができる。このこと は、そのデータが水平および垂直方向に２のファクタでデシメートされた場合に は、垂直および水平アドレス値のＬＳＢ（ｌｅａｓｔ　５１ｇｎ１ｆｉｃａｎｔ 　ｂｉｔ）を除く全てのビットをＶＲＡＭアドレスバスに供給することを含む、 あるいはまた、動きベクトルを、予測器に供給する前に、図に示すように、トラ ンケーション（ｔｒｕｎｃａｔｉｏｎ）要素３０７によりトランケーションする ことができる。

第５図は本発明の第２実施態様を示す、これは、第４図に示す実施態様より改善 されたイメージを生成する。この改善は、トランケーションされた動きベクトル を利用するのではなく、全ての動きベクトルを利用するか、あるいは、トランケ ーションメモリの影響をＶＲＡＭ３１５に及ぼした結果である。第５図において 、補間器３１９はＶＲＡＭ３１５と予測器３０４の間に設けられている。さらに 、２次元デシメータ３１３は、デシメータ３１１と同様に、予測器３０４と加算 器３１２の間に設けられている。補間器３１９はデータのブロックをＶＲＡＭ３ １５から受取り、８×８ブロツクを生成する。この８×８ブロツクは予測器３０ ４″に結合される。予測器３０４″は８×８データのブロックなデシメータ３１ ３に結合する。

デシメータ３１３は、そのデータをサブサンプリングして４×４データのブロッ クにする。４×４データのブロックは、デシメータ３１１から加算器３１２に供 給されるデータフォーマットに一致している。

このプロセスがイメージ再構成精度を向上させる方法を理解するため、第５図お よび第６図を説明する。

第６図は補間器３１９によりバフオームされるアルゴリズムを表す、この例のア ルゴリズムでは、４×４ブロツクではな（，５×５データのブロックがＶＲＡＭ ３１５からアクセスされる。トランケーションされたアドレスがアクセスする４ ×４データのブロックは、ＶＲＡＭからアクセスされる５Ｘ５ブロツクの左上隅 に含まれる。メモリからアクセスされた５Ｘ５データのブロックは、第６図に丸 で表す。黒のダイヤモンドは補間された値を表す。これら補間された値は公知の ２次元補間法により生成することができる。例えば、偶数行ＲＯ，Ｒ２，Ｒ４， Ｒ６，およびＲ８の補間された値は、各偶数行の隣り合う２つの値を平均して生 成することができる。

平均して得られた値はそれらの２つの値の間に配置する。奇数行の補間された値 は補間された個々の値の上および下の値を平均することにより生成することがで きる。第６図に示す値のマトリックスは９行、９列よりなる。補間器は８行、８ 列のマトリックスを予測器３０４に供給する。よって、データを選択することが できる。この例では、ＶＲＡＭ３１５からのデータのブロックをアクセスするた めに、予測器により生成された開始点アドレスのＬＳＢにより、選択が決定され る。垂直アドレスのＬＳＢが偶数、すなわち、論理Ｏである場合には、補間器に より出力されるマトリックスは行ＲＯ−Ｒ７を含む。垂直アドレスのＬＳＢが奇 数、すなわち、論理１である場合、出力されるマトリックスは行Ｒ１−Ｒ８を含 む。同様に、アドレスされた水平または列のＬＳＢが偶数（奇数）である場合は 、出力されたマトリックスは列ＧＯ−Ｃ７（ＣＩ−Ｃ８）を含む、デシメートさ れたドメインでは、（行および／または列により相対的に置換される）代替マト リックスのいずれかを選択することにより、再構成され解像度が低下したイメー ジの精度で、（サブサンプリングされたイメージに対して）ｌ／２のピクセル改 善が行われる。

ＶＲＡＭ３１５からアクセスされるマトリックスのサイズ（例えば％４×４．５ Ｘ５，６Ｘ６）を決定することになる代替補間装置を、要素３１９に代えて利用 することができる。

第５図に示す実施態様では、メモリが減少し、解像度が僅かに向上し、デシメー タ３１１の後の回路要素に対する計算速度が軽減される。

第７図は本発明の第３実施態様を示す。これは、ビクセル解像度が１／２だけ向 上するという点で、第５図に示す実施態様と同様である。第７図に示す装置はデ シメータ３１１を有し、このデシメータ３１１は、加算器３１１の出力と、ＶＲ ＡＭの入力の間の接続点に移動される。よって、予測器３０４と加算器３１２の 間にデシメータが必要でなくなる。従って、第５図に示す装置よりハードウェア の集約が幾分軽減される。しかし、本実施態様では、各ブロックに対して、加算 器は、４の４倍、すなわち、１６回加算するのに対して、８の８倍、すなわち、 ６４回加算する必要がある。その回路の残りの部分は第５図に示す対応する回路 と同様に動作する。

第７図に示す回路の変形例は、ＶＲＡＭ３１５を予測器３０４″に直接接続し、 しかも、補間器３１９を、予測器３０４″と加算器３１２の間に設けることによ り実現することができる。

第８図は好ましい実施態様を示す。これは、ＶＲＡＭのサイズを軽減し、同様に 、ＩＤＣＴ３２０の複雑さを軽減するものである。第８図に示す装置では、ビク セルマトリックスのデシメーションはＩＤＣＴ３２０で直接行われる。すなわち 、Ｉ　ＤＣＴは、デシメートされたビクセル値のブロックを加算器３１２に供給 し、その結果、その回路の残りの部分が編成され、第５図に示す装置と同様に動 作する。　ＩＤＣＴ３２０に供給されたデータは、８×８ビクセルのマトリック スにより表されたイメージ領域の空間周波数スペクトラムを表す係数のシーケン スである。この例では、個々のイメージ領域に対する個々の周波数スペクトラム は、イメージの内容により、最高６４個の係数により表される。　ＩＤＣＴに供 給される係数の数が削減された場合は、Ｉ　ＤＣＴにより出力されたビクセルマ トリックスにより表されたイメージ領域の空間解像度は、付随して低下する。空 間解像度が低下するので、イメージの質に影響を与えることな（、イメージ領域 をより少ないビクセル数で表すことができる。

イメージ領域をより少ないビクセルで表すことができる場合は、より少ない出力 値を計算してＩＤＣＴを編成することができる。

第８図に示すシステムを次のように仮定する。すなわち、伝送された情報を垂直 および水平方向で２のファクタごとにデシメーションして、イメージを供給する 場合、ＩＤＣＴ３２０が８×８人力係数のマトリックスから、４×４出力値のマ トリックスを計算するように編成されているものとする。このことにより、ハー ドウェアが充分節約され、同様に、Ｉ　ＤＣＴの動作に必要な速度が軽減される 。ＩＤＣＴ３２０には、伝送された係数の８×８マトリツクスから選択された係 数の４Ｘ４マトリツクスが供給される。４Ｘ４係数のマトリックスは、第８図に 示す係数マスキング装置３０８により選択される。構成要素３０８は８Ｘ８ドツ トを有するボックスで示す。それらのドツトはそれぞれ係数を表す。斜線を施し たドツトは廃棄されるか、あるいは、ＩＤＣＴに供給されない係数を表す。それ らの係数がイメージ再構成に重要なことは演鐸的に分かっている。よって、設計 者は自由にこれらの係数を選択して、イメージ再構成に最も有利と思われる処理 を行える。適正なＭＰＥＧ信号フォーマットでは、それらの係数は周波数スペク トラムのオーダを下げた際に生じ、図示のマトリックスの場合は、ジグザグに配 置する際に生じる。そのため、最も簡単な場合には、各イメージ領域に対して、 伝送された第１の１６個の係数のみを選択する必要がある。

第８図に示す装置でのデシメートは、周波数範囲で効率的に行われる。よって、 処理チェインでは、アンチェリアス（ａｎｔｉａｌ　１ａｓ）フィルタは必要で はない。ただし、デシメータ３１３で必要とする場合を除く。

マスキングは、第９図に示す追加された要素３０１により示されるように、圧縮 解除コントローラ３０２（第３図）で実行される。注意すべきことであるが、構 成要素３０１は明示的なハードウェア装置か、あるいは、その機能をコントロー ラ３０２でプログラムしても良い。

マスキングプロセスは第１Ｏ図にフローチャートで示す。

マスキング機能は、利用できるデータをモニタリングするか、そのデータの予め 定めた部分を選択するかのいずれかの機能である。そのデータのフォーマットは ＭＰＥＧＰＥ−マットであるものとする。そのデータは第１図に階層的に示す。

このデータはブロックレベルのへラダデータを含む。ヘッダデータは全て圧縮解 除コントローラが必要とするものである。従って、構成要素３０１は全てのへラ ダデータを渡すようになっている。ブロックレベルでは、そのデータはＯＣＴ係 数またはＥＯＢコードを備えている。イメージの内容により、各ブロックは１個 ないし６４個の係数を含むことができる。各ブロックは最後のノンゼロ係数と、 その後に、ＥＯＢコードを有する。１つのブロックが１７個以上の係数を含む場 合は、装置３０１は第１の１６個の係数を渡し、ついで、ＥＯＢコードを渡し、 そのブロックに含まれる次の係数を破棄する。そのブロックの終りは、元のＥＯ Ｂコードが生じた時点で認識される。この時点では、次のブロックに対するデー タが開始され、ついで、第１の１６個の係数が選択される０等々。

第１Ｏ図を説明する。デコーダ３００からのデータが獲得され（８０）、検査さ れる（８１）。検査されたデータがヘッダデータである場合は、そのデータはコ ントローラ３０２に渡され、ついで、カウントをリセットしてゼロにする（８４ ）。検査されたデータがヘッダデータでない場合は、そのデータを検査して（８ ３）、そのデータが係数データか否かを判定する。係数データでない場合（例え ば、動きベクトルデータ等である場合）は、そのデータをコントローラ３０２に 渡す、係数データである場合は、カウント値をインクリメントする（８４）、カ ウント値が検査され、そのデータが検査され（８５）、ＥＯＢコードか否かが判 定される。カウント値がＮを超える値である場合（この例では、Ｎ　＝　１６） は、そのデータはεＯＢコードが生じるまで破棄される。ただし、このＥＯＢは 余分なデータであるので破棄される。

カウント値がＮ未満である場合は、そのデータが検査され（８８）、ＥＯＢか否 かが判定される。そのデータがＥＯＢでない場合は、コントローラに渡され（８ ７）、次のデータワードが検査される（８１）、そのデータがＥＯＢである場合 、すなわち、そのブロックの残りの係数が全てゼロ値であることを示す場合は、 ＥＯＢがコントローラ３０２に渡される。そして、次のデータのブロックに対し て、データを開始するため、そのカウント値がリセットされゼロにされる゛（８ ９）、ステップ８５でカウント値がＮに等しい場合は、そのカウントがインクリ メントされてＮになるデータワードは、ＥＯＢと置換される。

第８Ａ図、第８Ｂ図、および第８Ｃ図は、係数データに対する可能な代替マスキ ング機能を示す、第８Ｃ図に示すマスキング機能により、空間周波数応答が垂直 および水平次元で異なることになる。このようなマスキング機能をこの例で採用 することができる。この例では、例えば、４×３イメージが１６×９イメージに 変換される。

以上、水平および垂直次元で２のデシメーシゴンファクタを用いる例を説明した が、本発明は２のファクタに限定されるものではない、一般的には、１ないし８ の任意のデシメーシジンファクタを用いることができるが、ｌおよび８はほとん ど有用でない。

ＣＯＣＩ　Ｃ２Ｃ３Ｃ４Ｃ５Ｃ６Ｃ７Ｃ３ＲＯＱ　◆　０　◆　０　◆　０　◆ 　ＯＲ１◆　◆　◆　◆　◆　◆　◆　◆　◆Ｒ２Ｑ　◆　０　◆　０　◆　０ 　◆　ＯＫ　◆　◆　◆　◆　◆　◆　◆　◆　◆Ｒ４Ｑ　◆　０　◆　０　◆ 　０　◆　Ｏｂ　◆　◆　◆　◆　◆　◆　◆　◆　◆Ｒ６Ｑ　◆　０　◆　０ 　◆　０　◆　０８７　◆　◆　◆　◆　◆　◆　◆　◆　◆Ｒ８０◆　０　◆ 　０　◆　ｏ＊。

補正書の翻訳文提出書（特許法第１８４条の８）ｌ、国際出願番号 ＰＣＴ／ＵＳ９３１０００７１ 、発明の名称 低解像度１（ＤＴＶ受信機 ３、特許出願人 〒１０７ 東京都港区赤坂５丁目１番３１号 第６セイコービル　３階 １９９４年　２月　１日 ６、添附書類の目録 第８Ａ図、第８Ｂ図、および第８Ｃ図は第８図に示す構成（原文明細書第２頁） メモリの容量がより小さく、速度が遅いので、低解像度受信機のコストを大幅に 削減することができる。

本発明は、比較的高解像度のＨＤＴＶ信号を受信し、ＨＤＴＶ信号のデータ部分 のみを利用して、低解像度イメージを表す信号を生成しイメージを再生するのに 必要なハードウェアの削減に影響を与える装置である。

図面の簡単な説明 第１図は本発明を説明するのに有用な階層化された、信号を示す図である。

第２図は圧縮されたディジタルテレビジジン信号を処理する典型的なテレビジジ ン受信機を示すブロック図である。

第３図はＨＤＴＶ受信機のコンテキストで、第２図の構成要素１４に組み込むこ とができる圧縮解除装置を示すブロック図である。

第４図、第５図、第７図、および第８図は本発明を具現化した圧縮解除回路の他 の例を示すブロック図である。

第６図は第５図に示す補間器３１９により供給されるサンプルフォーマットの例 を示す図である。

（原文明細書第４頁） 要素３０８にインプリメントすることができるマスキング機能の他の例を示す図 である。

第９図は第８図に示す係数マスキング装置３０８を示すブロック図である。

第１０図は第７図に示す装置の動作を示すフローチャートである。

発明を実施するための最良の形態 本発明を、Ａｄｖａｎｃｅｄ　Ｔｅ１ｅｖｉｓｉｏｎ　ＲｅｓｅａｒｃｈＣｏｎ ｓｏｒｔｉｕｍ　（ＮＢＣ，Ｔｈｏａ＋ｓｏｎ　Ｃｏｎｓｕｍｅｒ　Ｅｌｅｃｔ ｒｏｎｉｃｓ。

Ｎｏｒｔｈ　Ａｍｅｒｉｃａｎ　Ｐｈ１ｌｉｐｓ　Ｃｏｒｐｏｒａｔｉｏｎ、　 ＳＲＩ／ＤＳＲＣ）により提案された形式の圧縮ディジタルテレビジョン信号に 関して説明する。この形式は、ＭＰＥＧ　（ＭｏｔｉｏｎＰｉｃｔｕｒｅ　Ｅｘ ｐｅｒｔｓ　Ｇｒｏｕｐ）により提案された標準と同様であり、 クロミナンスブロックは、それぞれ、１６Ｘ　１６ビクセルのマトリックスの全 体を表す８×８マトリツクスである。個々のブロックは、ビクセルデータの個々 のマトリックスから生成されたＤＣＴ（ｄｉｓｃｒｅｔｅ　ｃｏｓｉｎｅｔｒａ ｎｓｆｏｒｍ）係数を含む。例えば、各ルミナンスブロックは、８Ｘ８マトリツ クスから生成され、８の８倍、すなわち、６４個ものＯＣＴ係数を含む、１つの 係数はＤＣすなわち平均ブライトネス情報を運び、残りの係数はそれぞれ異なる イメージ空間周波数スペクトラムに関連する情報を運ぶ、それらの係数は、まず 、ＤＣ係数を用いて特定の順番で配置され、残りの係数はスペクトラムの重用度 （ｉｍｐｏｒｔａｎｃｅ）の順番で配置される。多くのイメージは、ゼロ値であ る多くのＯＣＴ係数に結果的になる１ｉｔｔｌｅ　ｄｅｔａｉｌを含むことがで きる１個々のブロックの係数の階層では、最後の非ゼロ値の次のゼロ値の係数が 全てブロックデータから削除され、ＥＯＢ（ｅｎｄ　ｏｆ　ｂｌｏｃｋ）コード が最後の非ゼロ値の後に挿入される。さらに、最後の非ゼロ値係数の前に生じた ゼロ値係数はランレングス符号化される。従って、データのブロックには、６４ 個未満の係数が存在することができる。

各マクロブロックＭＢｉ（Ｌ５）はヘッダを含み、このヘッダの後に、動きベク トルと、符号化された係数な含む、　ＭＢｉヘッダはマクロブロックアドレスと 、マクロブロックタイプと、量子化パラメータとを含む、符号化された係数をレ イヤＬ６に示す、データの多くはＯＣＴ数とヘッダ係数とを含み、可変長符号化 される。

さらに、データの幾つか、例えば、ＤＣＤＣＴ係数と動きベクトルは、ＤＰＣＭ 符号化される。

第１図に示すデータは、典型的には、シャフリングして、ブロックエラーのイン パクトを軽減し、再フォ−マツトして一定バイト数の伝送パケットにし、受信機 での同期を容易にする。さらに、データの伝送パケットは、例えば、リード・ソ ロモン・コーグによりエラー符号化され、パリティ検査ビットが追加される。

第２図はＨＤＴＶ受信機の一般的な形式を示す、放送用ＨＤＴＶ信号はアンテナ ９により受信され、チューナ・復調装置ｌＯに供給される。チューナ・復調装置 ｌＯの出力はディジタルビットストリームであり、誤り訂正符号器とりシャフラ （ｒｅｓｈｕｆｆｌｅｒ）　１１に供給される。誤り訂正符号器とりシャフラ１ １は、信号伝送中に生じたデータエラーを検出し訂正するため、例えば、リード ・ソロモン・誤り訂正符号器を含み、しかも、逆データシャフリングを行う装置 を含む、誤り訂正符号化され再シャフリングされたデータは、構成要素１２に供 給される。構成要素１２は伝送パケットフォーマットを分解し、そのデータを、 第１図に示す一般的なシーケンスで置く、誤り訂正符号化機能と、再シャフリン グ機能と、パケット分解機能は異なるシーケンスで生じる。

異なるシーケンスは、送信機でバフオームされる機能と逆の機能の逆の順番であ る。

再フォ−マツトされたデータは可変長復号器１３に供給される。可変長復号器で は、可変長符号化されたデータが復号化され、任意のランレングス符号化された データが復号化される。復号化されたデータは圧縮解除装置１４に供給される。

圧縮解除装置１４は、圧縮されたイメージデータな、ラスタビクセルデータに変 換し、そのビクセルデータをイメージメモリ、すなわち、ＶＲＡＭに供給する。

その後、ＶＲＡＭのビクセルデータはディスプレイ装置か、レコーダか、あるい は、他のビデオ信号利用装置に供給される。

第３図はビデオデータをＭＰＥＧライクなフォーマットで処理するようにした圧 縮解除装置の例を示す、第３図に示すシステムは周知の動き補償予測ビデオ復号 器とほとんど同様である。よって、詳細な説明は省略する。第３図を説明する。

可変長復号器３００により供給されたデータは、圧縮解除コントローラ３０２に 供給される。圧縮解除コントローラ３０２には、逆ＤＰＣＭ符号器３０６Ａおよ び３０６Ｂが組み込まれている。圧縮解除コントローラ３０２は、圧縮されたビ デオデータからヘッダデータを取り出し、その圧縮解除シーケンスをプログラム する。圧縮解除コントローラ３０２は、典型的には、ヘッダデータに含まれてい るある変数に影響される特定のルーチンをバフオームするようにプログラムされ たステートマシンである。

（原文明細書第６頁） 圧縮解除コントローラ３０２は係数データを逆ＤＰＣＭ符号器３０６Ａに供給す る。逆ＤＰＣＭ符号器３０６Ａでは、コードワードがそのまま渡されるか、ある いは、必要に応じて復号化される。動きベクトルデータは逆ＤＰＣＭ符号器３０ ６Ｂに供給され、逆ＤＰＣＭ符号器３０６Ｂでは、動きベクトルが復号化される 。復号化された動きベクトルは動き補償予測器３０４と結合され、その係数は逆 ＯＣＴ装置、すなわち、ＩＤＣＴ３１０と結合される。ＩＤＣＴ装置は、ブロッ クの係数に応答して、８×８ビクセル情報のマトリックスを生成する。ビクセル 情報は予め定めた順番で加算器３１２に供給される。加算器３１２からの出力デ ータは、圧縮解除されたビクセル値に対応する。これらの値はディスプレイメモ リ（ＶＲＡＭ）３１８に入力される。ディスプレイメモリ３１８のこれらの値を ディスプレイ装置に供給することができる。加算器３１２からの出力値もバッフ ァメモリ対、すなわち、ＶＲＡＭ３１４および３１６に供給される。メモリ３１ ４および３１６は、それぞれ、１イメージフレームのビクセルデータをストアす るのに充分な容量を有する。ＶＲＡＭ３１４および３１６は予測器３０４に結合 される。予測器３０４は動きベクトルに応答して、ＶＲＡＭ３１４，３１６のい ずれか、または両方からの適正な８×８ビクセルデータのブロックにアクセスし 、８×８ビクセルデータのブロックを加算器３１２に供給する。

一般的に、ＭＰＥＧライクなシステムでは、予め定めたフレームを表すデータが フレーム内符号化され、残りのフレームを表すデータがフレーム間符号化される 。

フレーム内符号化されたフレームを表すデータは、ビクセルデータをセグメント 化して個々の８×８ブロツクにすることにより生成され、ビクセルデータに対し てＯＣＴを行う、あるいはまた、フレーム間符号化されたフレームを表すデータ が、イメージフレームを前のフレームか、後のフレームか、あるいは前後のフレ ームから予測することにより生成される。予測されたフレームと実際のフレーム の差（レシデュ）を決定する。そして、８×８レシデユデータのブロックに対し てＤＣＴを行う、従って、フレーム内ＯＣＴ係数はイメージデータな表し、フレ ーム間ＤＣＴ係数はフレーム差データを表す、動きベクトルは、フレーム内符号 化されたフレームに対しては生成されない、動きベクトルは、フレーム間符号化 されたフレームに対して。

（原文明細書第８頁） 第４図は本発明の第１実施態様を示す、第４図は第３図の適正な装置の一部を省 略して示す。第４図において、第３図と同一構成要素は同一符号を付しである。

第４図において、２次元デシメータ３１１はＩＤＣＴ３１０と加算器３１２の間 に設けである。デシメータ３１１は、例えば、Ｉ　ＤＣＴにより供給されたビク セルマトリックスの１行おきの値と、残りの１行おきの値（ビクセル値またはビ クセルレシデエ）を除去し、ビクセルデータポイントを４のファクタごとに削減 させるサブサンプラを含む、このサブサンプリングにより、垂直方向に並べられ たビクセルデータを除去するようにすることができるか、あるいは、千鳥格子状 （ｑｕｉｎｃｕｎｘ）フォーマットに従って、削減されたデータで実効解像度を より高くすることができる。デシメータは、サブサンプリングプロセスによる折 り返しくａｌｉａｓｉｎｇ）を排除するローパスフィルタも含むことができる。

他のサブサンプリングフォーマットを採用することができる。しかし、サブサン プリングが単にビクセル値を落とすことにより行われる場合は、サブサンプリン グ係数は２の累乗に限定される。あるいはまた、サブサンプリングが補間により 行われる場合は、デシメーションファクタを種々選択することもできる。

そのデータが４のファクタごとに削減されるので、バッファすなわちＶＲＡＭメ モリ容量は第３図に示す装置に比較して４のファクタごとに削減される。第４図 に示すＶＲＡＭ３１５は、一般的に、第３図に示すメモリ要素３１４および３１ ６と同一形式である。しかし、注意すべきことであるが、第３図でおいてさえ、 ２つのメモリセクション３１４および３１６を単一のメモリ要素か、あるいは、 多（のメモリ要素により実現することができる。

デシメーション３１１の後の回路の速度要件は、同様に、減少される。予測器３ ０４′は次の点で、第３図に示す予測器３０４と相違する。すなわち、動きベク トルに応答して、予測器３０４′は、例えば、メモリからの４×４ビクセル値の マトリックスにアクセスするのであって、８Ｘ８マトリツクスにはアクセスしな い。さらに相違する点は、アドレス構造である。適正に、予測器がアドレスを生 成するか、 （原文明細書第９頁） あるいは、動きベクトルにより識別されるビクセルのマトリックスにアクセスす るため、少くとも開始アドレスを生成する。サイズが削減されたＶＲＡＭは、動 きベクトルにより表された全ての可能なアドレスに対応するアドレシング位置（ 従って、アドレス）がないことになる。しかし、このことは、より容量の大きい メモリ構造のように、アドレスを予測器内で生成させ、生成されたアドレスの上 位ビットのみを用いることにより適応させることができる。このことは、そのデ ータが水平および垂直方向に２のファクタでデシメートされた場合には、垂直お よび水平アドレス値のＬＳＢ（ｌｅａｓｔ　５１ｇｎ１ｆｉｃａｎｔ　ｂｉｔ） を除く全てのビットをＶＲＡＭアドレスバスに供給することを含む、あるいはま た、動きベクトルを、予測器に供給する前に、図に示すように、トランケーショ ン（ｔｒｕｎｃａｔｉｏｎ）要素３０７によりトランケーションすることができ る。

第５図は本発明の第２実施態様を示す。これは、第４図に示す実施態様に勝る改 善されたイメージを生成する。この改善は、 この改善は、トランケーションされた動きベクトルを利用するのではなく、全て の動きベクトルを利用するか、あるいは、トランケーションメモリの影響をＶＲ ＡＭ　３１５に及ぼした結果である。第５図において、補量器３１９はＶＲＡＭ ３１５と予測器３０４″の間に設けられている。さらに、２次元デシメータ３１ ３は、デシメータ３１１と同様に、予測器３０４″と加算器３１２の間に設けら れている。補間器３１９はデータのブロックをＶＲＡＭ３１５から受取り、８Ｘ ８ブロツクを生成する。この８×８ブロツクは予測器３０４″に結合される。予 測器３０４′は８×８データのブロックをデシメータ３１３に結合する。

デシメータ３１３は、そのデータをサブサンプリングして４×４データのブロッ クにする。４×４データのブロックは、デシメータ３１１から加算器３１２に供 給されるデータフォーマットに一致している。

このプロセスがイメージ再構成精度を向上させる方法を理解するため、第５図お よび第６図を説明する。

第６図は補間器３１９によりバフオームされるアルゴリズムを表す、この例のア ルゴリズムでは、４Ｘ４ブロツクではな（，５×５データのブロックがＶＲＡＭ ３１５かもアクセスされる。トランケーションされたアドレスがアクセスする４ ×４データのブロックは、ＶＲＡＭからアクセスされる５×５ブロツクの左上隅 に含まれる。

（原文明細書第１３頁） マスキング機能は、利用できるデータをモニタリングするか、そのデータの予め 定めた部分を選択するかのいずれかの機能である。そのデータのフォーマットは ＭＰＥＧＰＥ−マットであるものとする。そのデータは第１図に階層的に示す、 このデータはブロックレベルのへラダデータを含む、ヘッダデータは全て圧縮解 除コントローラが必要とするものである。従って、構成要素３０１は全てのへラ ダデータを渡すようになっている。ブロックレベルでは、そのデータはＯＣＴ係 数またはＥＯＢコードを備えている。イメージの内容により、各ブロックは１個 ないし６４個の係数を含むことができる。各ブロックは最後のノンゼロ係数と、 その後に、ＥＯＢコードを有する。１つのブロックが１７個以上の係数を含む場 合は、装置３０１は第１の１６個の係数を渡し、ついで、ＥＯＢコードを渡し、 そのブロックに含まれる次の係数を破棄する。そのブロックの終りは、元のＥＯ Ｂコードが生じた時点で認識される。この時点では、次のブロックに対するデー タが開始され、ついで、第１の１６個の係数が選択される０等々。

第１Ｏ図を説明する。デコーダ３００からのデータが獲得され（８０）、検査さ れる（８１）、検査されたデータがヘッダデータである場合は、そのデータはコ ントローラ３０２に渡され、ついで、カウントをリセットしてゼロにする（８４ ）、検査されたデータがヘッダデータでない場合は、そのデータを検査して（８ ３）、そのデータが係数データか否かを判定する。係数データでない場合（例え ば、動きベクトルデータ等である場合）は、そのデータをコントローラ３０２に 渡す、係数データである場合は、カウント値をインクリメントする（８４）、カ ウント値が検査され、そのデータが検査され（８５）、ＥＯＢコードか否かが判 定される。カウント値がＮを超える値である場合（この例では、Ｎ　＝　１６） は、そのデータはＥＯＢコードが生じるまで破棄される。ただし、このＥＯＢは 余分なデータであるので破棄される。

カウント値がＮ未満である場合は、そのデータが検査され（８８）、ＥＯＢか否 かが判定される。そのデータがＥＯＢでない場合は、コントローラに渡され（８ ７）、次のデータワードが検査される（８１）、そのデータがＥＯＢである場合 、すなわち、そのブロックの残りの係数が全てゼロ値であることを示す場合は、 ＥＯＢがコントローラ３０２に渡される。そして、次のデータのブロックに対し て、データを開始するため、そのカウント値がリセットされゼロにされる（８９ ）。

（原文第１５頁） 請求の範囲 １、第１空間解像度を有する連続するフレームの個々のイメージ領域を表すブロ ックで生じるディジタル変換圧縮されたビデオデータを圧縮解除する装置であっ て、各フレームが複数の別々のイメージ領域よりなる装置において、 圧縮解除されたビデオデータをストアする予測器メモリ手段（３１５）と、 データの個々のブロックを圧縮解除して、前記第１空間解像度より低い第２空間 解像度を有する対応するイメージ領域を表す圧縮解除されたビデオ信号を生成す る圧縮解除手段（３１０，３１１，３０４’　；３２０，３０４”）と、前記圧 縮解除されたビデオ信号を前記メモリ手段に供給する手段と を含むことを特徴とする装置。

２、請求の範囲第１項に記載の装置において、前記圧縮されたビデオ信号はＭＸ Ｍビクセルを表すコードワードのブロックで生じ、 前記圧縮解除手段は前記イメージ領域を表すＮＸＮビクセルのブロックを生成し 、ただし、ＭとＮは整数であり、ＭはＮより大きい ことを特徴とする装置。

３．請求の範囲第１項に記載の装置において、前記圧縮されたビデオデータのブ ロックは、ＮＸＮビクセル値のマトリックスに対して変換を行うことにより生成 された係数よりなり、 前記圧縮解除手段（３２０）は、 ＮＸＮ伝送係数のマトリックスに対して逆変換を行う逆変換手段と、 ＮＸＮビクセル値のマトリックスに対して変換を行うことにより生成された前記 係数に応答し、ＮＸＮ係数のマトリックスを、個々のイメージ領域に対して逆変 換を行う前記手段に供給し、ＭとＮが整数であり、ＭがＮより大きい手段（３０ ｇ）と を含むことを特徴とする装置。

（原文第１７頁〜第２０頁） ６、請求の範囲第５項に記載の装置において、前記メモリ手段と、前記ビデオ信 号動き補償予測器の間に結合され補間手段であって、前記メモリ手段からアクセ スされたＮＸＮビクセル値のマトリックスから、ＮＸＮビクセル値のマトリック スを生成する補間手段（３１９）と、 前記ビデオ信号動き補償予測器と、前記加算手段の前記第２入力端子の間に結合 された予測器であって、前記ビデオ信号動き補償予測器から供給されたＮＸＮビ クセル値のマトリックスから、ＮＸＮビクセル値のマトリックスを生成するデシ メータ（３１３）とをさらに含むことを特徴とする装置。

７、請求の範囲第６項に記載の装置において、前記圧縮されたビデオデータは動 きベクトルを含み、該動きベクトルは、前記ビデオ信号動き補償予測器（３０４ °）に結合され、前記動きベクトルは、前記ビデオ信号動き補償予測器を条件付 け、ビクセル値の個々のマトリックスにアクセスするためのメモリリードアドレ スを生成し、 前記メモリリードアドレスのＬＳＢは前記補間手段を制御するように結合される ことを特徴とする装置。

８、請求の範囲第１項に記載の装置において、データの個々のブロックを圧縮解 除する前記手段は、圧縮されたビデオデータの前記ブロックを受信するための入 力端子を有し、出力端子を有する第１デシメータであって、圧縮されたＮＸＮビ デオ信号値のマトリックスを、圧縮されたＭＸＭビデオ信号値のマトリックスか ら供給する第１デシメータ（３１１）と、該第１デシメータの出力端子に結合さ れた第１入力端子を有し、第２入力端子を有し、前記メモリ手段に結合された出 力端子を有する加算手段（３１２）と、前記メモリ手段に結合された入力端子を 有し、出力端子を有する補間手段であって、ＮＸＮビクセル値のマトリックスを 、前記メモリ手段からアクセスされるＮＸＮビクセル値のマトリックスから生成 する補間手段（３１９）　と、 該補間手段の出力端子に結合された入力端子を有し、出力端子を有するビデオ信 号動き補償予測器（３０４＃）と、 該ビデオ信号動き補償予測器と、前記加算手段の第２入力端子の間に結合された 第２デシメータであって、前記ビデオ信号動き補償予測器から供給されたＮＸＮ ビクセル値のマトリックスから、ＮＸＮビクセル値のマトリックスを生成する第 ２デシメータ（３１３）と を含むことを特徴とする装置。

９、請求の範囲第８項に記載の装置において、前記圧縮されたビデオデータは動 きベクトルを含み、該動きベクトルは前記ビデオ信号動き補償予測器（３０４″ ）に結合され、前記動きベクトルは、前記ビデオ信号動き補償予測器を条件付け 、ビクセル値の個々のマトリックスをアクセスするためのメモリリードアドレス を生成するためのものであり、 前記メモリリードアドレスのＬＳＢは、前記補間手段を制御するために結合され る ことを特徴とする装置。

１０、請求の範囲第１項に記載の装置において、データの個々のブロックを圧縮 解除する前記手段は、圧縮されたビデオデータの前記ブロックを受信するための 第１入力端子を有し、第２入力端子を有し、出力端子を有する加算手段（３１２ ）と、該加算手段の出力端子に結合された入力端子を有し、前記メモリ手段の入 力端子に結合された出力端子を有するデシメータであって、前記加算手段から供 給されたＭＸＭ値のマトリックスから、ＮＸＮ値のマトリックスを供給するデシ メータ（３１１）と、前記メモリ手段に結合された入力端子を有し、出力端子を 有する補間手段であって、前記メモリ手段からアクセスされたＮＸＮビクセル値 のマトリックスから、ビクセル値のＭＸＭマトリックスを生成する補間手段（３ １９）と、 該補間手段の出力端子に結合された入力端子を有し、前記加算手段の第２入力端 子に結合された出力端子を有するビデオ信号動き補償予測器（３０４″）とを含 むことを特徴とする装置。

１１、請求の範囲第１Ｏ項に記載の装置において、前記圧縮されたビデオデータ は動きベクトルを含み、該動きベクトルは、前記ビデオ信号動き補償予測器（３ ０４″）に結合され、前記動きベクトルは、前記ビデオ信号動き補償予測器を調 整し、ビクセル値の個々のマトリックスをアクセスするためのメモリリードアド レスを生成するためのものであり、 前記メモリリードアドレスのＬＳＢは前記補間手段を制御するように結合されて いる ことを特徴とする装置。

１２、請求の範囲第１項に記載の装置において、データの個々のブロックを圧縮 解除する前記手段は、圧縮されたビデオ信号の前記ブロックを受信するための第 １入力端子を有し、第２入力端子を有し、出力端子を有する加算手段（３１２） と、 該加算手段の出力端子に結合された入力端子を有し、前記メモリ手段の入力端子 に結合された出力端子を有するデシメータであって、前記加算手段から供給され たＭＸＭ値のマトリックスから、ＮＸＮ値のマトリックスを供給するデシメータ （３１１）と。

前記メモリ手段に結合された入力端子を有し、出力端子を有するビデオ信号動き 補償予測器（３０４″）とこ該ビデオ信号動き補償予測器の出力端子に結合され た入力端子を有し、前記加算手段の第２入力端子に結合された出力端子を有する 補間手段であって、前記ビデオ信号動き補償予測器により供給されたＮＸＮビク セル値のマトリックスから、ＭＸＭビクセル値のマトリックスを生成する補間手 段（３１９）とを含むことを特徴とする装置。

１３、請求の範囲第１２項に記載の装置において、前記圧縮されたビデオデータ は動きベクトルを含み、該動きベクトルは前記ビデオ信号動き補償予測器（３０ ４″）に結合され、前記動きベクトルは、前記ビデオ信号動き補償予測器を条件 付けし、ビクセル値の個々のマトリックスをアクセスするためのメモリリードア ドレスを生成するためのものであり、 前記メモリリードアドレスのＬＳＢは前記補間手段を制御するように結合されて いる ことを特徴とする装置。

１４、第１空間解像度を有する連続するフレームの個々のイメージ領域を表すブ ロックで生じるビデオデータを圧縮解除し、前記第１空間解像度より低い第２空 間解像度を有する対応するイメージ領域を表す圧縮解除されたビデオ信号を生成 する装置であって、ビデオデータの前記ブロックは、ＭＸＮビクセル値のマトリ ックスを表すＭＸＮ変換係数のマトリックスを含み、しかも、少なくとも、前記 ビクセルの前記第１空間解像度に等しい空間解像度を有する動きベクトルを含む 装置において、 ＭＸＮ変換係数のマトリックスのブロックのソースと、 ＭＸＮ変換係数の前記ブロックに応答し、ＳＸＲ値（Ｍ、Ｎ、Ｓ、およびＲは整 数であり、ＭＸＮ＞ＳＸＲである）の対応するマトリックスを生成する逆変換手 段を含む手段と、 前記ＳＸＲ値のマトリックスと前記動きベクトルに応答し、前記第２空間解像度 を有する個々のイメージ領域を表すＳＸＲビクセル値のマトリックスを生成する 動き補償予測器であって、動きベクトルの空間解像度と前記ＳＸＲ値のマトリッ クスとを実質的に一致させる手段を含む動き補償予測器手段を含む手段と、ＳＸ Ｒビクセルデータの個々のマトリックスをストアするメモリ手段と を備えたことを特徴とする装置。

１５、請求の範囲第１４項に記載の装置において、動き補償予測器を含む前記手 段は、 前記逆変換手段に結合された第１入力端子を有し、前記動き補償予測器の出力端 子に結合された第２入力端子を有し、前記メモリ手段に結合された出力端子を有 する加算手段 なさらに含むことを特徴とする装置。

１６、請求の範囲第１４項に記載の装置において、動き補償予測器を含む前記手 段は、 前記動き予測器に関連し、前記メモリ手段からアクセスされたＳＸＲビクセル値 のマトリックスから、Ｍ×Ｎビクセル値のマトリックスを生成する補間手段をさ らに含むことを特徴とする装置。

１７、請求の範囲第１６項に記載の装置において、動き補償予測器を含む前記手 段は、 前記加算手段の第２入力端子と前記動き補償予測器との間に結合され、ＳＸＲビ クセル値のマトリックスを前記加算手段に供給するデシメータ なさらに含むことを特徴とする装置。

１８、請求の範囲第１６項に記載の装置において、前記動きベクトルは、前記動 き補償予測器に結合され、前記動き補償予測器を条件付けして、ビクセル値の個 々のマトリックスをアクセスするためのメモリリードアドレスを生成し、該メモ リリードアドレスのＬＳＢが前記補間手段を制御するように結合されたことを特 徴とする装置。

１９、請求の範囲第１４項に記載の装置において、逆変換手段を含む前記手段は 、ＭＸＮ変換係数のマトリックスのブロックの前記ソースに結合され、ＳＸＲ個 の係数のみを前記逆変換手段に供給するマスキング装置をさらに含み、 前記逆変換手段はＳＸＲ個の係数を処理して、Ｓ×Ｒ個の変換された値を供給す るように編成したことを特徴とする装置。

２０、請求の範囲第１４項に記載の装置において、逆変換手段を含む前記手段は 、 ＭＸＮマトリックスのブロックの前記ソースに結合され、ＭＸＮ変換係数のマト リックスのブロックを前記逆変換手段に供給する手段であって、前記逆変換手段 が、変換された値のＭＸＮマトリックスを、ＭＸＮ係数の対応するブロックに供 給する手段と、前記逆変換手段に結合されたデシメート手段であっで、ＭＸＮ変 換された値のマトリックスを、ＳＸＲ値の前記マトリックスにデシメートするデ シメート手段と をさらに含むことを特徴とする特許

Claims (1)

1. 【特許請求の範囲】 １．第１空間解像度を有する連続するフレームの個々のイメージ領域を表すブロ ックで生じる圧縮されたビデオデータを圧縮解除する装置であって、各フレーム が複数の別々のイメージ領域よりなる装置において、 圧縮解除されたビデオデータをストアするメモリ手段（３１５）と、 データの個々のブロックを圧縮解除して、前記第１空間解像度より低い第２空間 解像度を有する対応するイメージ領域を表す圧縮解除されたビデオ信号を生成す る圧縮解除手段（３１０，３１１，３０４′；３２０，３０４′′）と、前記圧 縮解除されたビデオ信号を前記メモリ手段に供給する手段と を含むことを特徴とする装置。 ２．請求の範囲第１項に記載の装置において、前記圧縮されたビデオ信号はＭ× Ｍピクセルを表すコードワードのブロックで生じ、 前記圧縮解除手段は前記イメージ領域を表すＮ×Ｎピクセルのブロックを生成し 、ただし、ＭとＮは整数であり、ＭはＮより大きい ことを特徴とする装置。 ３．請求の範囲第１項に記載の装置において、前記圧縮されたビデオデータのブ ロックは、Ｍ×Ｍピクセル値のマトリックスに対して変換を行うことにより生成 された係数よりなり、 前記圧縮解除手段（３２０）は、 Ｎ×Ｎ伝送係数のマトリックスに対して逆変換を行う逆変換手段と、 Ｍ×Ｍピクセル値のマトリックスに対して変換を行うことにより生成された前記 係数に応答し、Ｎ×Ｎ係数のマトリックスを、個々のイメージ領域に対して逆変 換を行う前記手段に供給し、ＭとＮが整数であり、ＭがＮより大きい手段（３０ ８）と を含むことを特徴とする装置。 ４．請求の範囲第１項に記載の装置において、前記圧縮されたビデオデータのブ ロックは、Ｍ×Ｍピクセルデータのマトリックスに対して離散コサイン変換を行 うことにより生成された係数よりなり、前記圧縮解除手段は、 Ｎ×Ｎ離散コサイン変換係数のマトリックスに対して逆離散コサイン変換を行う 逆離散コサイン変換手段（３２０）と、 Ｍ×Ｍピクセル値のマトリックスに対して離散コサイン変換を行うことにより生 成された前記係数に応答し、Ｎ×Ｎ係数のマトリックスを、個々のイメージ領域 に対して逆離散コサイン変換を行う前記手段に供給し、ＭとＮが整数であり、Ｍ がＮより大きい手段とを含むことを特徴とする装置。 ５．請求の範囲第３項に記載の装置において、前記逆離散コサイン変換手段に結 合された第１入力端子を有し、第２入力端子を有し、前記メモリ手段（３１５） に結合された出力端子を有する加算手段（３１２）と、 前記メモリ手段と、前記加算手段の第２入力端子の間に結合されたビデオ信号動 き補償予測器（３０４′）とをさらに含むことを特徴とする装置。 ６．請求の範囲第５項に記載の装置において、前記メモリ手段と、前記ビデオ信 号動き補償予測器の間に結合され補間手段であって、前記メモリ手段からアクセ スされたＮ×Ｎピクセル値のマトリックスから、Ｍ×Ｍピクセル値のマトリック スを生成する補間手段（３１９）と、 前記ビデオ信号動き補償予測器と、前記加算手段の前記第２入力端子の間に結合 された予測器であって、前記ビデオ信号動き補償予測器から供給されたＭ×Ｍピ クセル値のマトリックスから、Ｎ×Ｎピクセル値のマトリックスを生成するデシ メータ（３１３）とをさらに含むことを特徴とする装置。 ７．請求の範囲第６項に記載の装置において、前記圧縮されたビデオデータは動 きベクトルを含み、該動きベクトルは、前記ビデオ信号動き補償予測器（３０４ ′）に結合され、前記動きベクトルは、前記ビデオ信号動き補償予測器を条件付 け、ピクセル値の個々のマトリックスにアクセスするためのメモリリードアドレ スを生成し、 前記メモリリードアドレスのＬＳＢは前記補間手段を制御するように結合される ことを特徴とする装置。 ８．請求の範囲第１項に記載の装置において、データの個々のブロックを圧縮解 除する前記手段は、圧縮されたビデオ信号の前記ブロックを受信するための入力 端子を有し、出力端子を有する第１デシメータであって、圧縮されたＮ×Ｎビデ オ信号値のマトリックスを、圧縮されたＭ×Ｍビデオ信号値のマトリックスから 供給する第１デシメータ（３１１）と、該第１デシメータの出力端子に結合され た第１入力端子を有し、第２入力端子を有し、前記メモリ手段に結合された出力 端子を有する加算手段（３１２）と、前記メモリ手段に結合された入力端子を有 し、出力端子を有する補間手段であって、Ｍ×Ｍピクセル値のマトリックスを、 前記メモリ手段からアクセスされるＮ×Ｎピクセル値のマトリックスから生成す る補間手段（３１９）と、 該補間手段の出力端子に結合された入力端子を有し、出力端子を有するビデオ信 号動き補償予測器（３０４′′）と、 該ビデオ信号動き補償予測器と、前記加算手段の第２入力端子の間に結合された 第２デシメータであって、前記ビデオ信号動き補償予測器から供給されたＭ×Ｍ ピクセル値のマトリックスから、Ｎ×Ｎピクセル値のマトリックスを生成する第 ２デシメータ（３１３）と を含むことを特徴とする装置。 ９．請求の範囲第８項に記載の装置において、前記圧縮されたビデオデータは動 きベクトルを含み、該動きベクトルは前記ビデオ信号動き補償予測器（３０４′ ′）に結合され、前記動きベクトルは、前記ビデオ信号動き補償予測器を条件付 け、ピクセル値の個々のマトリックスをアクセスするためのメモリリードアドレ スを生成するためのものであり、 前記メモリリードアドレスのＬＳＢは、前記補間手段を制御するために結合され る ことを特徴とする装置。 １０．請求の範囲第１項に記載の装置において、データの個々のブロックを圧縮 解除する前記手段は、圧縮されたビデオ信号の前記ブロックを受信するための第 １入力端子を有し、第２入力端子を有し、出力端子を有する加算手段（３１２） と、 該加算手段の出力端子に結合された入力端子を有し、前記メモリ手段の入力端子 に結合された出力端子を有するデシメータであって、前記加算手段から供給され たＭ×Ｍ値のマトリックスから、Ｎ×Ｎ値のマトリックスを供給するデシメータ （３１１）と、前記メモリ手段に結合された入力端子を有し、出力端子を有する 補間手段であって、前記メモリ手段からアクセスされたＮ×Ｎピクセル値のマト リックスから、ピクセル値のＭ×Ｍマトリックスを生成する補間手段（３１９） と、 該補間手段の出力端子に結合された入力端子を有し、前記加算手段の第２入力端 子に結合された出力端子を有するビデオ信号動き補償予測器（３０４′′）とを 含むことを特徴とする装置。 １１．請求の範囲第１０項に記載の装置において、前記圧縮されたビデオデータ は動きベクトルを含み、該動きベクトルは、前記ビデオ信号動き補償予測器（３ ０４′′）に結合され、前記動きベクトルは、前記ビデオ信号動き補償予測器を 調整し、ピクセル値の個々のマトリックスをアクセスするためのメモリリードア ドレスを生成するためのものであり、 前記メモリリードアドレスのＬＳＢは前記補間手段を制御するように結合されて いる ことを特徴とする装置。 １２．請求の範囲第１項に記載の装置において、データの個々のブロックを圧縮 解除する前記手段は、圧縮されたビデオ信号の前記ブロックを受信するための第 １入力端子を有し、第２入力端子を有し、出力端子を有する加算手段（３１２） と、 該加算手段の出力端子に結合された入力端子を有し、前記メモリ手段の入力端子 に結合された出力端子を有するデシメータであって、前記加算手段から供給され たＭ×Ｍ値のマトリックスから、Ｎ×Ｎ値のマトリックスを供給するデシメータ （３１１）と、前記メモリ手段に結合された入力端子を有し、出力端子を有する ビデオ信号動き補償予測器（３０４′′）と、該ビデオ信号動き補償予測器の出 力端子に結合された入力端子を有し、前記加算手段の第２入力端子に結合された 出力端子を有する補間手段であって、前記ビデオ信号動き補償予測器により供給 されたＮ×Ｎピクセル値のマトリックスから、Ｍ×Ｍピクセル値のマトリックス を生成する補間手段（３１９）とを含むことを特徴とする装置。 １３．請求の範囲第１２項に記載の装置において、前記圧縮されたビデオデータ は動きベクトルを含み、該動きベクトルは前記ビデオ信号動き補償予測器（３０ ４′′）に結合され、前記動きベクトルは、前記ビデオ信号動き補償予測器を条 件付けし、ピクセル値の個々のマトリックスをアクセスするためのメモリリード アドレスを生成するためのものであり、 前記メモリリードアドレスのＬＳＢは前記補間手段を制御するように結合されて いる ことを特徴とする装置。