KR100247717B1 - 감결합 캐패시터가 삽입된 인쇄 회로 기판 및 감결합 캐패시터 제조방법 - Google Patents

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Abstract

전자 회로 패키지 내에 삽입될 캐패시터를 제조하기 위한 방법이 제공되는 데, 이 방법은 제1 도전체 호일을 선택하는 단계와, 유전 물질을 선택하는 단계와, 상기 제1 도전체 호일의 적어도 한 측면 상에 상기 유전 물질을 코팅하는 단계와, 코팅된 호일의 유전 물질의 코팅 상부에 제2 도전체 호일을 적층하는 단계를 포함한다. 또한, 본 발명에 따라 제조된 적어도 1개의 삽입형 캐패시터(embedded capacitor)를 포함하는 전자 회로 패키지가 제공된다.

Description

감결합 캐패시터가 삽입된 인쇄 회로 기판 및 감결합 캐패시터 제조 방법
본 발명은 감결합 캐패시터(decoupling capacitance)가 삽입된 인쇄 회로 기판 및 감결합 캐패시터 생성 방법에 관한 것으로, 특히, 유전 물질로 코팅되어 있는 사전-드릴 또는 사전-에칭된 도전체 호일(pre-drilled or pre-etched conductor foils)들을 다층 적층시키므로써 생성된 초고집적 감결합 캐패시터를 갖는 인쇄 회로 기판에 관한 것이다. 사전-드릴 또는 사전-에칭된 도전체 호일은 전압 또는 그라운드 플레인(voltage or ground planes)들 중 어느 한 형태로 되어 있다. 호일을 유전 물질로 코팅한 후에, 전압 및 그라운드 플레인들이 번갈아 오도록 쌓는다(stack up). 그 다음, 이렇게 번갈아 가면서 쌓은 스택(alternating stack)을 다른 신호 플레인들과 함께 적층시켜 원하는 다층 회로 기판을 형성한다.
전자 회로는 저항, 캐패시터, 인덕터, 다이오드, 전자-기계적 스위치 및 트랜지스터와 같은 많은 (때로는 수백만개의) 부품들을 포함한다. 전자 부품들을 고집적도로 패키징하는 것은 컴퓨터에서 대량의 데이타를 고속 액세스할 수 있게 하는데 있어서 특히 중요하다. 또한, 고집적 전자 회로 패키지는 고주파 디바이스 및 통신 디바이스에 있어서 중요한 역할을 한다. 부품들이 접속되어 회로들을 형성하고, 회로들이 접속되어 기능 디바이스(functioning devices)들을 형성하게 된다. 접속부들은 전력 및 신호 분배를 수행한다. 다층 전자 회로 패키지에서, 디바이스의 동작 조건에 따라, 이 패키지의 몇몇 층은 전력 플레인으로서의 역할을 하고, 다른 층들은 신호 플레인으로서의 역할을 한다. 이들 디바이스는 기계적 지지물(mechanical support) 및 구조적 보호물(structural protection)을 필요로 한다. 회로 자체는 기능 수행을 위해서 전기적 에너지를 필요로 한다. 그러나, 동작 중인 디바이스(functioning devices)는 열 또는 열 에너지를 발생시키는데, 이 열 에너지는 디바이스가 동작을 멈추지 않도록 방산되어야 한다. 더구나, 다수의 부품들을 고집적도로 패키징하므로써 디바이스의 성능을 향상시킬 수 있는 반면, 전력을 소모하는 부품에 의해 생성된 열은 디바이스의 성능 및 신뢰도에 악영향을 끼칠 수 있다.
이러한 악영향은 저항의 증가와 같은 전기적 문제점, 및 증가된 열에 의해 발생된 열적 스트레스(thermal stress)와 같은 기계적 문제점에 기인한다.
고집적 패키지에서는 필연적으로 배선 밀도가 증가하게 되며, 다층 전자 회로 패키지 내의 층들 간의 유전체 코팅이 얇아지게 된다. 다층 패키지 내의 층들은 비아(vias) 및 스루-홀(through-holes)에 의해 전기적으로 접속된다. "비아(via)"라는 용어는 다층 전자 회로 패키지 내의 인접 층들 간의 도전성 경로를 지칭하기 위해 사용된다. "스루-홀(through-hole)"이라는 용어는 비-인접 층으로 연장되는 도전성 경로를 지칭하기 위해 사용된다. 고집적 패키지에 있어서, 스루-홀은 직경이 점점 좁아지며, 각 층 내의 스루-홀은 정확하게 정렬되어야 한다.
따라서, 칩, 모듈, 회로 카드, 회로 기판 및 이들의 조합과 같은 전자 회로 패키지는 최적의 성능을 발휘하기 위해 여러 조건들을 충족시켜야 한다. 이러한 패키지는 부품 및 배선을 지지하고 보호하기에 충분하도록 구조적으로 튼튼해야 한다. 또한, 이러한 패키지는 열을 방산시킬 수 있어야 하고 부품의 열팽창 계수와 맞는 열팽창 계수(coefficient of thermal expansion)를 가져야 한다. 최종적으로, 이러한 패키지가 상업적으로 이용될 수 있기 위해서는, 저렴하게 생산가능하고 제조가 용이해야 한다.
전자 회로 패키지는 디지탈 및 아날로그 회로 모두에 사용될 수 있지만, 디지탈 회로에 가장 많이 응용된다. 디지탈 회로에서는, 하나의 이산 전압값 주변의 협대역(a narrow band around one discrete value of voltage)은 논리 "0"에 대응하고, 다른 이산 전압값 주변의 다른 협대역은 논리 "1"에 대응한다. 이와 같은 특성을 갖는 신호들은 "디지탈 신호"이다. 디지탈 정보 처리는 이들 디지탈 신호의 전송, 저장 및 인가에 따라 좌우된다.
디지탈 정보 처리에서, 신호는 어느 한 이진 레벨로부터 다른 이진 레벨로 변화된다. 이러한 변화는 이상적으로는 "스텝 함수(step function)"로서 전송된다. 그러나, 이러한 이상적인 스텝 함수는 해당 전송 라인과 패키지 내의 다른 전송 라인의 저항, 캐패시턴스, 인덕턴스, 및 전송 라인 효과(transmission line effects) 때문에 왜곡된다. 더구나, 이러한 스텝 함수는 이상적이든 또는 왜곡되었던지 간에, 또다른 왜곡 및 의사 신호(distortions and spurious signals), 즉 잡음 및 회로 패키지내의 다른 라인 상에 유도된 신호(induced signals)를 발생시킨다. 따라서, 디지탈 회로로부터 잡음을 필터링할 필요가 있다.
디지탈 회로 패키지 내에서의 필터링은 적절한 RC 시정수 및 대역 통과 특성을 갖는 RC 필터 회로를 내부에 마련하고, 이에 의해 신호 라인을, 예를 들어 전력 라인, 그라운드 라인 또는 다른 신호 라인과 캐패시턴스 결합(capacitively coupling) 또는 감결합시키므로써 이루어질 수 있다.
삽입형 감결합 캐패시터를 제공하는 것은 공지된 기술이다. 예를 들어, 라우퍼(Lauffer)등의 미국 특허 제5,027,253호에서, 제1 신호 코어에 와이어로 접속된 제1 전극 및 제2 신호 코어에 와이어로 접속된 제2 전극을 포함하는 집적 매립형(integral buried) 캐패시터가 제공된다. 제2 전극은 제1 전극과 적어도 부분적으로 겹쳐지나, 유전 재료 박막에 의해 분리된다. 2개의 전극과 유전 재료 박막이 집적 매립형 캐패시터를 구성한다.
루카스(Lucas)의 미국 특허 제5,261,153호("Lucas")에서, 인쇄 회로 기판 내부에 캐패시터 소자를 형성하는 방법이 제공된다. 이 루카스 특허는 도전성 호일이 어느 한 측에 적층된 비경화된 유전체 시트(uncured dielectric sheets)를 인쇄 회로 기판 내에 하나의 층으로 포함되게 배열하는 방법을 기술한다.
루카스 방법에서는, 도전성 호일 내의 클리어런스 홀(clearance holes)을, 각각의 도전성 호일 상의 패턴화된(patterned) 포토레지스트 재료를 통과하도록 개별적으로 에칭하므로써 정의하여야 한다. 본 발명에서는 다수의 호일들을 함께 쌓고, 동시에 드릴링 또는 펀칭하므로써, 저가의 패키지를 만든다. 또한, 루카스 방법은 박막 유전 물질의 유리 섬유(glass fiber)를 따라 있는 덴드라이트형 구리 도금(dendritic copper plating)으로 인해 플레인들 간이 단락되는(plane to plane shorting) 신뢰도 문제가 생길 수도 잇다. 본 발명의 비-유리질(non-glass) 유전체는 어떠한 한정된 덴드라이트형 구리 경로(defined dendritic copper paths)도 갖고 있지 않다.
본 발명의 목적은 적절한 스위칭 자극(switching stimulus)를 제공하기 위해 감결합된 그라운드 및 전력 버스들을 갖는 인쇄 회로 기판을 제공하는 것이다.
본 발명의 다른 목적은 감결합 캐패시턴스값이 매우 높은 인쇄 회로 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 감결합 캐패시터가 집적되어 있는 인쇄 회로 기판의 제조 방법을 제공하는 것이다.
따라서, 본 발명에서는 전자 회로 패키지 내에 삽입될 캐패시터를 생성하기 위한 방법이 제공되는데, 이 방법은 제1 도전체 호일을 선택하는 단계와; 유전 물질을 선택하는 단계와; 제1 도전체 호일의 적어도 한 측면 상에 유전 물질을 코팅하는 단계와; 코팅된 호일의 유전 물질의 코팅 상부에 제2 도전체 호일을 적층하는 단계를 포함한다. 또한, 본 발명에 따라 제조된 적어도 1개의 삽입형 캐패시터를 포함하는 전자 회로 패키지가 제공된다.
본 발명의 장점은 소정의 캐패시터를 전자 회로 패키지 내에 삽입하여, 표면장착 캐패시터의 필요성을 감소시키거나 없애는 것이다.
본 발명의 다른 장점은 소정의 삽입형 캐패시터가 그라운드 및 전력 버스들을 감결합시켜 적절한 스위칭 자극을 제공하는 것이다.
본 발명의 또 다른 장점은 소정의 삽입형 캐패시터의 사용으로 감결합 캐패시턴스값이 매우 높은 인쇄 회로 기판을 만드는 것이다.
제1도는 본 발명의 다층 인쇄 회로 기판의 단층(single layer)을 도시하는 도면.
제2도는 본 발명의 다층 인쇄 회로 기판의 단층의 제2 실시예를 도시하는 도면.
〈도면의 주요부분에 대한 부호의 설명〉
10, 12, 14 : 구리 시트 16, 18, 20, 22 : ASM 건식 필름
24, 26, 52, 54 : 코어 28, 56, 62 : 신호 플레인
30, 40, 42, 68, 74, 76 : 구리막 시트
36, 38, 70, 72 : 에폭시 유리 44, 46, 48, 50, 78, 80 : 용량성 플레인
58, 60 : 구리 전압 플레인 64, 66 : 유전 물질층
본 발명의 다른 특징 및 장점들은 첨부된 도면 및 예들을 참조하여 설명한 본 발명의 양호한 실시예에 의해 명확해진다.
본 발명은 삽입형 감결합 캐패시터를 갖는 인쇄 회로 기판 및 삽입형 감결합 캐패시터를 생성하는 방법에 관한 것이다. 본 발명에서, 고집적 감결합 캐패시턴스를 갖는 인쇄 회로 기판은 유전 물질로 코팅된 사전-드릴 또는 사전-에칭된 도전체 호일을 인쇄 회로 기판 내에 적층하므로써 생성된다. 사전-드릴 또는 사전-에칭된 도전체 호일은 전압 또는 그라운드 플레인 형태로 되어 있다. 유전 물질로 코팅된 후에, 이들은 번갈아(즉, 전압/그라운드/전압) 쌓여지고 다른 신호 플레인과 함께 적층되어, 최종 다층 회로 기판을 생성한다.
본 발명의 양호한 실시예에서, 도전성 호일은 구리 재료로 이루어진다. 다른 적절한 도전체 호일은 구리-인바르-구리(copper-Invar-copper), 인바르, 알루미늄, 및 유전체에 사전-적층된 구리(copper pre-laminated to a dielectric)를 포함하나, 이에 국한되지는 않는다.
유전체 코팅은 표준 액체 에폭시, 폴리이미드(polyimide), 폴리테트라플루오르에틸렌(polytetrafluoroethylene), 시안네이트 수지(cyanate resins), 파우더 수지 재료, 또는 향상된 유전 상수를 나타내는 충진된 수지계(filled resin sytems)로 이루어진 임의의 유형의 유전 물질일 수 있다. 도전체 호일 상에 유전 물질의 코팅은 롤러, 드로우(draw), 파우더(powder), 또는 커튼 코팅(curtain coating), 정전기 또는 전기이동 피착(electrostatic or electrophoretic deposition), 스크린 프린팅, 스프레잉(spraying), 딥핑(dipping), 또는 건식 필름의 전사(transfer)와 같은 산업계에 알려진 여러 방법으로 수행된다. 이들 소정의 코팅 방법은 균일한 박막(0.0001"- 0.003")을 제공할 수 있다. 일단, 다층 적층되면, 이들 코팅된 필름의 두께는 유리 직물 재료에 의해 제한되지 않는다.
다음 2가지 예는 본 발명을 더욱 상세히 설명한다. 제1 예에서, Advanced Solder Mask(ASM) 건식 필름 재료는 본 발명에 따른 집적 용량성 스택-업(integral capacitive stack-up)의 복합 다층(composite multi-layer) 인쇄 회로 기판을 형성하는데 사용된다. 종래의 신호-신호 및 신호-전압 코어들은 적층 및 회로화(circuitization)의 수단을 통해 제조되었다. 이들 회로화된 코어들은 구리 산화 처리되어 복합 적층 부착력(composite lamination adhesion)을 향상시킨다. 또한, 본 발명에 따른 구리 호일/유전체 구조는 다음과 같이 밀 제조된다:
1. 1온스의 이중 처리된 구리 호일의 3개의 시트들은 툴링 홀 레지스트 레이션 슬롯(tooling hole registration slots)으로 펀칭된다.
2. 이들 3개의 구리 시트는 드릴된다. 2개의 시트, 즉 스택-업의 상부 시트 및 하부 시트는 드릴 머신 상에 쌓여져 그라운드 플레인 클리어런스 홀 패턴으로 드릴된다. 제3 시트는 다층 인쇄 회로 기판의 중심에 사용하기 위한 전압 플레인 클리어런스 홀 패턴으로 드릴된다.
3. Mylar 캐리어 시트(carrier sheet)를 갖는 0.002" 두께의 ASM 건실 필름이 유전 물질로서 선택되었다. 유전 물질은 상부 그라운드 플레인 구리 호일의 상부측, 하부 그라운드 플레인 구리 호일의 하부측, 및 중심 전압 플레인 구리 호일의 양측면 상에 핫 롤 적층된다(hot roll laminated).
4. Mylar 캐리어 시트는 모든 ASM 코팅막으로부터 벗겨지며, ASM으로부터 솔벤트를 제거하기 위해 구리 호일/ASM 구조는 150℃로 30분 동안 오븐 내에 배치된다.
5. 그 다음, 이들 구리 호일/ASM 구조는 미리 제조된 코어, 유리 직물 및 외부 구리 호일과 함께 레지스트레이션 핀 위에 스택 업되고, 이 스택-업(stack-up)은 190℃ 및 500 psi 압력 하에서 진공 적층 처리되어, 최종 복합 다층 기판을 제공한다. 그 다음, 복합 기판은 종래의 드릴링, 도금 및 외부 회로화 공정들을 통해 처리되어, 서로 병렬 관계에 있는 4개의 용량성 플레인을 갖는 완성된 기판을 제공한다.
건조 및 적층 후, 완성된 기판의 최종 ASM 두께는 층 당 0.001"이다. 기판은 3.5의 유전 상수를 갖는다. 최종 기판 캐패시턴스는 기판 면적의 평방 인치당 3.2 나노-패러드이다.
도 1은 예 1에서 기술된 바와 같이 구성된 인쇄 회로 기판을 도시한다. 도 1 에서, 드릴된 3개의 구리 시트는 각각 번호(10), (12) 및 (14)가 붙여진다. 구리 시트(10 및 14)는 그라운드 플레인 클리어런스 홀 패턴으로 드릴된다. 구리 시트(12)는 전압 플레인 클리어런스 홀 패턴으로 드릴된다. 그 다음, ASM 건식 필름(16)의 시트는 구리 시트(10)의 상부면에 적층된다. ASM 건식 필름 시트(18 및 20)은 구리 시트(12)의 상부면 및 하부면 각각에 적층된다. ASM 건식 필름 시트(22)는 구리 시트(14)의 하부면에 적층된다. 그 다음, 이들 구리 시트/ASM 건식 필름 구조는 상술한 바와 같이 처리되고 도1에 도시된 바와 같이 쌓여진다. 도1은 또한 2개의 회로화된 코어(24 및 26)들을 각각 도시한다. 회로화된 코어(24)는 상부면 상에 신호 플레인(28)을 포함하고 하부면 상에는 에칭된 구리 호일 시트(30)을 포함한다. 구리 호일 시트(30)은 전압 패턴으로 에칭된다. 에폭시 유리(36 및 38)의 2개 층과 구리 호일 시트(40 및 42)는 전체 인쇄 회로 기판의 상부 및 하부 외면을 감싼다.
도1에서, 서로 평행한 4개의 용량성 플레인에는 각각 번호(44), (46), (48) 및 (50)가 붙여진다. 각 용량성 플레인은 2개의 도전성 금속(구리) 시트들 사이에 유전 물질을 갖는다.
제2 예에서, 85% 중량 BaTio3미립자/다기능(particulate/multifunctional) 에폭시 수지계가 직적 삽입형 캐패시턴스를 갖는 다층 복합 인쇄 회로 기판 구조를 제조하는데 사용된다. 인쇄 회로 기판은 다음과 같이 제조된다:
1. 신호-전압 및 신호-신호 코어들은 종래의 적층 및 감법 에칭(subractive etching) 기술을 통해 제조된다.
2. 5 마이크론보다 작은 미립자 사이즈의 BaTio3파우더는 85% 중량 혼합비로 다기능 에폭시 수지와 혼합된다(blended). 메틸 에틸 케톤(Methyl ethyl ketone; "MEK") 솔벤트는 혼합물(blend)에 첨가되어 혼합을 도와주며 적절한 코팅점도를 제공한다.
3. 충진된 수지계는 제1 코어의 하부(전압)측 상에 그리고 제2 코어의 상부(전압)측 상에 약 0.0015" 두께로 롤러 코팅된다. 코팅 후에, 코어는 오븐 내에서 140℃로 5분 동안 건조되어 잔류 MEK를 제거한다.
4. 1 온스의 이중 처리된 구리 호일 시트는 그라운드 플레인 클리어런스 홀 패턴으로 드릴된다.
5. 2개의 코팅된 코어 및 드릴된 구리 호일은 미리 제조된 다른 코어들과 스택 형태로 배열된 다음 188℃, 500 psi에서 90분 동안 적층되어, 집적 삽입형 캐패시턴스 플레인을 갖는 다층 적층물을 제공한다.
최종 구조는 2개의 캐패시턴스 플레인을 병렬로 갖는다. 최종 구조는 두께가 0.001"이고, 유전 상수가 40이며, 캐패시턴스 값이 기판 면적의 평방 인치당 18 나노-패러드이다.
도2는 예 2에 기술된 바와 같이 구성된 인쇄 회로 기판을 도시한다. 도2에서, 2개의 코어는 (52) 및 (54)로 번호 붙여진다. 코어(52)는 상부면 상에 신호 플레인(56)을 포함하고, 하부면 상에는 에칭된 구리 전압 플레인(58)을 포함한다. 코어(54)는 상부에는 에칭된 구리 전압 플레인(60)을 포함하고, 하부에는 신호 플레인(62)를 포함한다. 에칭된 구리 전압 플레인(58 및 60)은 둘다 유전 물질로 코팅되어 층(64 및 66)을 각각 형성한다. 상술한 유전 물질은 BaTiO3파우더의 충진된 수지계, 다기능 에폭시 수지 및 MEK 솔벤트이다. 유전 물질은 롤러 코팅에 의해 도포된다. 유전 물질층(64 및 66)들 사이에는 그라운드 플레인 클리어런스 홀 패턴으로 드릴된 이중 처리된 구리 호일 시트(68)이 있다. 인쇄 회로 기파의 외면은 에폭시 유리(70 및 72)의 2개 층, 및 구리 호일 시트(74 및 76)에 의해 형성된다.
도2의 인쇄 회로 기판은 서로 병렬 관계에 있는 2개의 용량성 플레인(78 및 80)을 갖는다.
이전 예들은 본 발명의 유용성을 예시화하는 단지 2개의 프로세스 및 최종 집적 캐패시턴스 구조에 관한 것이다. 본 발명을 실행하는 데는 여러 가능한 방법 및 변동이 있음을 당업자라면 알 수 있을 것이다. 이들 중 몇몇은 다음을 포함하지만, 이에 국한되지는 않는다.
1. 하이 볼륨(high volume) 프로세스에 있어서, 구리 호일은 롤 대 롤(roll to roll) 공정에서 유전 물질로 코팅된다. 마찬가지로, 구리 호일 내의 클리어런스 홀은 레지스트레이션 및 클리어런스 홀들을 시퀀싱 및 캥 펀칭(sequencing and gang punching)하는 것에 의해, 유전체 코팅 이전 또는 이후에 롤 형태로 제조될 수 있다. 구리 호일의 시팅(sheeting)은 코팅 및 펀칭 동작의 완료 후에 수행된다.
2. 구리 호일의 한 면만을 유전 물질로 코팅하는 대신에, 함께 적층될 호일의 양면은 박막 유전층으로 코팅될 수 있다. 이러한 기술은 유전체 핀홀의 발생 가능성을 최소화시키지만, 전체적 유전체 두께를 현저하게 증가시키지는 않는다.
3. 코팅된 구리 호일은 원하는 캐패시턴스값을 얻기 위해 소정 회수 적층 될 수 있다.
4. 코팅된 호일은 순차적으로 적층되거나, 트리-플레이트 구조(Tri-plate structure)로서 보통 인용되는 구조를 생성하기 위해 단면 전체에 걸쳐 스태거(staggered)될 수 있다. 순차 적층되건 스태거 적층되든 간에, 완성된 구조물 내에서 모든 플레인들은 도금된 스루-홀(plated through-holes)과 병렬로 용량 결합된다.
5. 유전체 코팅은 비변형된 또는 유전 상수가 향상된 시스템에서, 에폭시 수지, 폴리이미드, 폴리테트라플루오르에틸렌, 시안네이트, 에폭시-아크릴레이트 솔더 마스크(epoxy-acrylate solder masks) 등을 포함할 수 있다.
6. 구리가 인쇄 회로 기판용으로 양호한 도전 물질이더라도, 알루미늄, 인바르 등, 및 이들의 조합과 같은 도전성 물질이 사용될 수 있다.
특정 실시예 및 예들이 설명을 목적으로 사용되었지만, 본 발명은 이에 국한 되지 않고, 본 발명의 범위를 벗어나지 않는 한도에서 다양한 변형이 이루어질 수 있다.

Claims (25)

  1. 전자 회로 패키지 내에 삽입된 캐패시터를 생성하는 방법에 있어서, 제1 도전체 호일(first conductor foil)을 선택하는 단계와; 상기 제1 도전체 호일 내에 클리어런스 홀을 정의하는(defining clearance holes)단계와; 유전 물질을 선택하는 단계와; 상기 제1 도전체 호일의 적어도 한 측면 상에 상기 유전 물질을 코팅하는 단계와; 코팅된 호일의 상기 유전 물질의 코팅막(coating) 상부에 클리어런스 홀을 갖는 제2 도전체 호일을 적층하는 단계를 포함하는 전자 회로 패키지 내에 삽입된 캐패시터 생성 방법.
  2. 제1항에 있어서, 상기 제1 및 제2 도전체 호일들은 구리 재료로 구성되는 전자 회로 패키지 내에 삽입된 캐패시터 생성 방법.
  3. 제1항에 있어서, 상기 제1 도전체 호일 상에 상기 유전 물질을 코팅하는 단계는 롤러, 드로우(draw), 파우더(powder), 또는 커튼 코팅(curtain coating), 정전기 또는 전기 이동 피착(electrostatic or electrophoretic deposition), 스크린 프린팅, 스프레잉(spraying), 딥핑(dipping) 또는 건식 필름의 전사(transfer)에 의해 상기 유전 물질을 도포하는 단계를 더 포함하는 전자 회로 패키지 내에 삽입된 캐패시터 생성 방법.
  4. 제1항에 있어서, 상기 제1 도전성 호일 상에 코팅된 상기 유전 물질층은 두께가 0.0001"- 0.003"인 전자 회로 패키지 내에 삽입된 캐패시터 생성 방법.
  5. 제1항에 있어서, 상기 제1 도전체 호일의 양측면은 상기 유전 물질로 코팅되는 전자 회로 패키지 내에 삽입된 캐패시터 생성 방법.
  6. 제1항에 있어서, 상기 제2 도전체 호일의 적어도 한 측면은 상기 유전 물질로 코팅되는 전자 회로 패키지 내에 삽입된 캐패시터 생성 방법.
  7. 제1항에 있어서, 상기 제1 및 제2 도전체 호일들 내의 클리어런스 홀들은 드릴링(drilling)에 의해 정의되는 전자 회로 패키지 내에 삽입된 캐패시터 생성 방법.
  8. 제1항에 있어서, 상기 제1 및 제2 도전체 호일들 내의 클리어런스 홀들은 에칭에 의해 정의되는 전자 회로 패키지 내에 삽입된 캐패시터 생성 방법.
  9. 제1항에 있어서, 상기 제1 및 제2 도전체 호일들 내의 클리어런스 홀들은 펀칭되는(punched) 전자 회로 패키지 내에 삽입된 캐패시터 생성 방법.
  10. 전자 회로 패키지에 있어서, 적층(lamination) 및 회로화(circuitization)에 의해 각각 제조된 제1 코어(core) 및 제2 코어와; 상기 제1 코어와 상기 제2 코어 사이에 끼워져 있는(Interleaved) 1개 이상의 삽입형 캐패시터를 포함하고, 상기 삽입형 캐패시터 각각은 적어도 한 측면이 유전 물질로 코팅되어 있는 제1 도전체 호일과; 상기 제1 도전체 호일 상의 상기 유전 물질의 코팅막 상부에 있는 제2 도전체 호일을 포함하는 전자 회로 패키지.
  11. 제10항에 있어서, 상기 제2 도전체 호일의 적어도 한 측면은 상기 유전 물질로 코팅되어 있는 전자 회로 패키지.
  12. 제10항에 있어서, 상기 제1 도전체 호일의 양측면이 상기 유전 물질로 코팅되어 있는 전자 회로 패키지.
  13. 전자 회로 패키지 내에 삽입된 캐패시터를 생성하는 방법에 있어서, 제1 도전체 호일을 선택하는 단계와; 상기 제1 도전체 호일 내에 클리어런스 홀을 정의하는 단계와; 미립자 및 다기능 에폭시 매트릭스(particulate and multifunctional epoxy matrix)로 이루어진 유전 물질을 선택하는 단계와; 상기 제1 도전체 호일의 제1 전압측 상에(on a first voltage side) 그리고 제2 도전체 호일의 제2 전압측 상에 상기 유전 물질을 롤러 코팅(roller coating)하는 단계와; 처리된(treated) 제3 도전체 호일을 그라운드 플레인 클리어런스 홀 패턴으로 드릴링하는 단계와; 미리 제조된 다른 코어가 있는 스택(stack with other pre-fabricated cores) 내에 상기 코팅된 제1 도전체 호일 및 상기 코팅된 제2 도전체 호일을 상기 드릴된 제3 도전체 호일과 함께 쌓는(stacking) 단계와; 상기 스택을 적층시키는(laminating) 단계를 포함하는 전자 회로 패키지 내에 삽입된 캐패시터 생성 방법.
  14. 제13항에 있어서, 상기 제1 도전체 호일 및 상기 제2 도전체 호일은 구리로 구성되는 전자 회로 패키지 내에 삽입된 캐패시터 생성 방법.
  15. 제13항에 있어서, 상기 유전 물질은 약 0.0015" 두께로 도포되는 전자 회로패키지 내에 삽입된 캐패시터 생성 방법.
  16. 제13항에 있어서, 상기 코팅된 제1 도전체 호일 및 상기 코팅된 제2 도전체 호일은 코팅된 다음 그리고 상기 스택 내에 적층되기 전에 약 140℃로 오븐 내에서 약 5분 동안 건조되는 전자 회로 패키지 내에 삽입된 캐패시터 생성 방법.
  17. 제13항에 있어서, 상기 드릴된 제3 도전체 호일은 구리로 구성되는 전자 회로 패키지 내에 삽입된 캐패시터 생성 방법.
  18. 제13항에 있어서, 상기 유전 물질은 폴리테트라플루오르에틸렌(polytetrafluoroethylene), 시안네이트 에스테르(cyanate ester), BT-에폭시 및 폴리이미드(polyimide)s를 포함하는 그룹으로부터 선택되는 전자 회로 패키지 내에 삽입된 캐패시터 생성 방법.
  19. 인쇄 회로 기판에 있어서, 적층 및 회로화에 의해 각각 제조된 제1 코어 및 제2 코어와; 제1 도전체 호일과; 제2 도전체 호일과; 상기 제1 도전체 호일 및 상기 제2 도전체 호일 각각의 적어도 한 측면 상에 코팅된 유전 물질과; 그라운드 플레인 클리어런스 홀 패턴으로 드릴된 제3 도전체 호일을 포함하는 인쇄 회로 기판.
  20. 제19항에 있어서, 상기 제1 도전체 호일 및 상기 제2 도전체 호일은 구리로 구성되어 있는 인쇄 회로 기판.
  21. 제19항에 있어서, 상기 유전 물질은 대략 0.0015" 두께로 도포되어 있는 인쇄 회로 기판.
  22. 제19항에 있어서, 상기 드릴된 제3 도전체 호일은 구리로 구성되어 있는 인쇄 회로 기판.
  23. 제19항에 있어서, 상기 유전 물질은 폴리테트라플루오르에틸렌, 시안네이트에스테르, BT-에폭시 및 폴리이미드를 포함하는 그룹으로부터 선택되는 인쇄 회로 기판.
  24. 제10항에 있어서, 상기 유전 물질은 대략 0.0015" 두께로 도포되어 있는 인쇄 회로 패키지.
  25. 제10항에 있어서, 상기 유전 물질은 폴리테트라플루오르에틸렌, 시안네이트 에스테르, BT-에폭시 및 폴리이미드를 포함하는 그룹으로부터 선택되는 인쇄 회로 패키지.
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