KR100716824B1

KR100716824B1 - 하이브리드 재료를 이용한 커패시터 내장형 인쇄회로기판및 그 제조방법

Info

Publication number: KR100716824B1
Application number: KR1020050035626A
Authority: KR
Inventors: 김태경; 오준록; 김진철
Original assignee: 삼성전기주식회사
Priority date: 2005-04-28
Filing date: 2005-04-28
Publication date: 2007-05-09
Also published as: JP2006310822A; JP4332536B2; KR20060112906A; US7281321B2; CN1856218B; US20060243479A1; TW200638532A; US20070125574A1; CN1856218A; TWI299900B

Abstract

본 발명은 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판 및 그 제조방법에 관한 것으로, 액정폴리머(Liquid Crystal Polymer)와 세라믹 분말을 포함하여 된 하이브리드 유전체층 재료를 이용한 캐패시터 내장형 인쇄회로기판 및 그 제조방법을 제공한다.

하이브리드, 캐패시터 내장형, 인쇄회로기판, 액정폴리머, 세라믹 분말

Description

하이브리드 재료를 이용한 커패시터 내장형 인쇄회로기판 및 그 제조방법 {Printed circuit board with embedded capacitors using hybrid materials, and manufacturing process thereof}

도 1a 내지 도 1e는 종래기술에 따른 중합체 후막형 캐패시터를 내장한 인쇄회로기판의 제조과정을 설명하기 위한 도면들이다.

도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 캐패시터 내장형 인쇄회로기판의 제조과정을 설명하기 위한 도면들이다.

※ 도면의 주요 부분에 대한 부호의 설명 ※

101 : 절연 수지층

102, 103 : 동박

102a∼102c : 회로 패턴 103a∼103c : 회로 패턴

104 : 하이브리드 유전체층

105, 106 : 동박

105a, 105b : 상부 전극 106a, 106b : 하부 전극

107 : 절연층

108+110, 109+111 : 단면 동박적층판

110a, 110b : 회로 패턴 111a, 111b, 111c, 111d : 회로 패턴

112 : 도통홀

113 : 블라인드 비아 홀

본 발명은 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다. 보다 구체적으로는, 본 발명은 액정폴리머에 고주파 세라믹 분말을 분산시켜 시트 형상으로 형성한 하이브리드 재료로 구성되는 캐패시터층을 기판 내에 내장시킴으로써 종래의 캐패시터 내장형 인쇄회로기판에 비해 온도에 따른 용량값의 변화가 적고, 낮은 유전정접으로 신호 전송시 손실이 적은 캐패시터 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.

캐패시터는 전하의 형태로 에너지를 저장하는 소자로 직류전원의 경우 전하가 축적은 되지만 전류를 흐르지 않으며, 교류의 경우 전하가 충·방전되면서 캐패시터의 용량과 시간에 따른 전압의 변화에 비례하여 전류를 흐르게 하는 특성을 가지고 있다.

캐패시터는 상술한 특성을 이용하여 디지털 회로, 아날로그 회로, 고주파회로 등의 전기·전자회로에서 커플링 및 디커플링(Coupling & Decoupling), 필터 (Filter), 임피던스 매칭(Impedence Matching) 및 신호 매칭(Signal Matching), 차지펌프(Charge Pump) 및 복조(Demodulation) 등 다양한 목적으로 사용되는 필수적인 수동소자이다. 캐패시터는 또한 일반적으로 칩, 디스크 등의 다양한 형태로 제조되어 인쇄회로기판의 표면에 실장되어 사용된다.

이러한 전자회로 내의 캐패시터는 용량 및 온도안정성에 따라, 온도안정성은 낮지만 용량이 큰 B(A)특성 및 F특성 MLCC(Multilayer Ceramic Capacitor)와 같은 캐패시터와, 용량은 작지만 용량이 안정적이고 정확한 C특성 MLCC와 같은 캐패시터 등으로 크게 2종류로 분류할 수 있다. 전자는 주로 디커플링 및 바이패스(Bypass) 등의 목적으로 주로 사용되며, 후자는 신호 매칭 및 임피던스 매칭 등의 목적으로 사용된다.

현재까지 일반적으로 이러한 캐패시터는 칩, 디스크 등의 다양한 형태로 제조되어 목적에 따라 인쇄회로기판의 표면에 실장되어 사용되어 왔으나, 최근 전자기기의 소형화, 복합화에 따라, 인쇄회로기판에 수동소자들이 실장될 수 있는 면적이 작아지고, 또한 전자기기의 고속화에 따라 주파수가 높아짐에 따라, 수동소자와 IC사이에 도체 및 솔더(Solder) 등 여러 가지 요인에 의해 발생하는 기생임피던스(Parasitic Impedence)가 여러 가지 문제를 일으킴에 따라, 이러한 문제점을 해결하기 위해 캐패시터를 인쇄회로기판 내부에 내장하려는 다양한 시도가 인쇄회로기판업체 및 전자·전자부품업체를 중심으로 활발하게 진행되고 있다.

그러나, 현재까지 업체에서 개발된 대부분의 캐패시터 내장형 인쇄회로기판용 재료의 경우, 온도 및 습도 등의 변화에 따른 불안정한 용량값의 한계로 주로 디커플링 및 바이패스 등의 용도로 한정되어 연구 개발되어져 왔다.

이와 관련하여, 도 1a 내지 도 1e에 종래기술의 한 예로서 중합체 후막형 캐패시터를 내장한 인쇄회로기판을 제조하는 과정을 나타내었다. 상기 방법에 따르면, 중합체 캐패시터 페이스트를 도포하고 열 건조(또는 경화)시켜 중합체 후막형 캐패시터가 내장된 인쇄회로기판을 구현하게 되는 바, 이하 도면을 참조하여 설명한다.

제1단계로서, FR-4로 이루어지는 인쇄회로기판(42) 내층의 동박에 드라이 필름(dry film)을 입혀 노광 및 현상 공정을 거친 후에, 상기 동박을 식각하여 양(+)의 전극용 동박 (44a, 44b) 및 음(-)의 전극용 동박(43a, 43b)과 그 틈새(Clearance)를 형성하게 된다(도 1a 참조).

제2단계로서, 상기와 같이 형성된 음(-)의 전극용 동박(43a, 43b)에 높은 유전상수의 세라믹 분말을 함유한 중합체로 이루어진 캐패시터 페이스트(45a, 45b)를 스크린 인쇄(Screen Printing) 기술을 이용하여 도포하고, 이후 이를 건조 또는 경화시킨다(도 1b 참조). 여기서, 스크린 인쇄는 스퀴지(squeeze)로 잉크 등의 매체를 스텐실(stencil) 스크린을 통과시켜서 기판 표면 상에 패턴을 전사하는 방법을 말한다.

이때, 상기 캐패시터 페이스트(45a, 45b)는 상기 양(+)의 전극용 동박(44a, 44b) 및 음(-)의 전극용 동박(43a, 43b)과의 틈새까지 도포하게 된다.

다음에, 제3단계로서, 은(Silver) 및 동(Copper)과 같은 도체 페이스트(Conductive Paste)를 스크린 인쇄 기술을 이용하여 양(+)의 전극(46a, 46b)을 형 성시킨 후 건조 또는 경화시킨다(도 1c 참조).

제4단계로서, 상기 인쇄회로기판(42)의 내층에 전술한 제1단계 내지 제3단계까지 진행된 캐패시터층을 절연체(47a, 47b) 사이에 삽입시킨 후 적층(Lamination)한다(도 1d 참조).

다음에, 제5 단계로서, 상기 적층된 제품에 도통홀(Through Hole; TH) 및 레이저 블라인드 비아홀(Laser Blinded Via Hole; LBVH)(49a, 49b)을 이용하여 기판의 내층에 있는 캐패시터를 기판 외부에 실장되어 있는 집적회로 칩(IC Chip; 52a, 2b)의 양(+)의 단자(51a, 51b)와 음(-)의 단자(50a, 50b)를 연결시켜 내장형 캐패시터 역할을 하게 한다(도 1e 참조).

이 외에도, 세라믹 충전 감광성 수지(Ceramic filled photo-dielectric resin)를 인쇄회로기판에 코팅(coating)하여 개별 내장형 캐패시터(embedded discrete type capacitor)를 구현하는 방법이 존재하는데, 미국 모토롤라(Motorola)사가 관련 특허 기술을 보유하고 있다. 이 방법은 세라믹 분말(Ceramic powder)이 함유된 감광성 수지를 기판에 코팅한 후에 동박(copper foil)을 적층시켜서 각각의 상부전극 및 하부전극을 형성하며, 이후에 회로 패턴을 형성하고 감광성 수지를 식각하여 개별 캐패시터를 구현한다.

또한, 인쇄회로기판의 표면에 실장되던 디커플링 캐패시터를 대체할 수 있도록 인쇄회로기판 내층에 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 캐패시터를 구현하는 방법이 존재하는데, 미국 산미나(Sanmina)사가 관련 특허 기술을 보유하고 있다. 이 방법은 인쇄회로기판의 내층에 전원전극 및 접지전극으로 이루어 진 유전층을 삽입하여 전원 분산형 디커플링 캐패시터(Power distributed decoupling capacitor)를 구현한다.

전술한 기술들 별로 각각 여러 공정이 개발되고 있고, 각각의 공정에 따라 구현 방법에 차이가 있다.

한편, 하워드 등의 미국 특허 제5,079,069호(발명의 명칭: 용량성 인쇄회로기판 및 그 제조 방법에 사용되는 캐패시터 박막)에는 "차용 캐패시터(borrowed capacitor)" 개념을 이용하여 다수의 소자와 연결되며, 도전층 사이에 유전층이 샌드위치된 상태의 리지드한 캐패시터 박막 층을 사용한 인쇄회로기판이 소개되어 있다.

또한, 시슬러 등의 미국 특허 제5,010,641호(발명의 명칭: 다층 인쇄회로기판 제조 방법)에는 파워 플레인과 그라운드 플레인 사이에 샌드위치된 완전 경화된 유전체층과, 반경화된 유전층 외에 회로 패턴이 형성된 컴포넌트를 적층함으로써 바이패스 캐패시터가 불필요하도록 하는 다층 인쇄회로기판 제조방법이 개시되어 있다.

그러나, 전술한 종래기술에 따른 후막은 에폭시 수지에 세라믹 분말이 충진된 형태가 주를 이루며, 박막의 경우 박막공정을 이용하여 티탄산 바륨 등 세라믹을 박막으로 형성하여 주로 디커플링 및 바이패스 등의 용도에 적용되는 캐패시터를 내장하기 위한 목적으로 발명된 재료로서, 상대적으로 높은 용량값을 가지는 반면, 온도변화에 따른 용량값의 편차가 클 뿐만 아니라, 재료의 유전정접 또한 높아 고주파 회로에서 신호 매칭 및 임피던스 매칭 등의 목적으로 인쇄회로기판의 표면 에 실장되는 캐패시터를 내장하는 데에는 한계가 있다.

이에 본 발명에서는 상기와 같은 문제점을 해결하기 위하여 광범위한 연구를 거듭한 결과, 고주파에서 높은 유전특성을 갖는 액정폴리머에 고주파용 세라믹 필러를 첨가하여 제작된 하이브리드 재료를 캐패시터 내장형 인쇄회로기판의 유전체층 재료로 사용함으로써 현재 내장화되지 못하고 인쇄회로기판 상에 실장되어 있는 온도보상형 MLCC(C특성 MLCC) 등을 인쇄회로기판 내부에 내장할 수 있는 캐패시터 내장형 인쇄회로기판을 제작할 수 있었고, 본 발명은 이에 기초하여 완성되었다.

따라서, 본 발명의 목적은 기존의 캐패시터 내장형 인쇄회로기판에 비해 온도 및 습도에 따른 용량값의 변화가 적고, 낮은 유전정접으로 신호의 손실 및 발열을 최소화할 수 있는, 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판 및 그 제조방법을 제공하는데 있다.

본 발명의 다른 목적은 고주파 회로에서 신호 매칭 및 임피던스 매칭 등의 용도로 적용가능한 캐패시터 내장형 인쇄회로기판 및 그 제조방법을 제공하는데 있다.

상기 목적 및 기타 목적을 달성하기 위한 본 발명에 따른 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판은:

(a) 양면 동박 중 어느 하나에는 회로 패턴을 포함하는 제1회로층이 형성되고, 다른 하나에는 회로 패턴을 포함하는 제4회로층이 형성된 양면 동박적층판;

(b) 액정폴리머(Liquid Crystal Polymer)와 세라믹 분말을 포함하는 하이브리드 유전체층의 양면에 동박이 적층되어 형성되며, 여기서 상기 동박 중 어느 하나에는 하부 전극 및 회로 패턴을 포함하는 제2회로층이 형성되고, 다른 하나에는 상부 전극 및 회로 패턴을 포함하는 제3회로층이 형성되며, 여기서 상기 하부 전극과 상부 전극이 서로 대향되도록 상기 제2회로층 및 제3회로층이 형성된 하이브리드 동박적층판;

(c) 상기 제1회로층과 상기 제2회로층을 내층으로 하여 적층되는 상기 (a) 단계의 동박적층판과 상기 (b) 단계의 하이브리드 동박적층판 사이에 적층된 절연층;

(d) 상기 제3회로층 및 제4회로층 상에 적층된 단면 동박적층판;

(e) 상기 단면 동박적층판의 소정 부위에 가공된 블라인드 비아홀 및 도통홀; 및

(f) 상기 블라인드 비아홀 및 도통홀에 도금된 도금층;

을 포함하는 것을 특징으로 한다.

여기서, 상기 액정폴리머는 유전율이 3.5 이하이고, 유전정접이 0.0007∼0.002인 것이 바람직하다.

상기 세라믹 분말은 유전율이 5∼120이고 Q·f값이 1,000∼150,000인 것이 바람직하다.

상기 세라믹 분말은 또한 BaTiO₃-TiO₂, ZnO-MgO-SiO₂, CaCO₃-TiO₂-MgO, BaO-MgO-Ta₂O₅, ZrO₂-SnO₂-TiO₂, BaO-ZnO-Ta₂O₅, CaCO₃-TiO₂-Nd₂O₃-Li₂CO₃, BaTiO₃-TiO₂-Nd₂O₃-Sm₂O₃-Bi₂O₃ 및 CaCO₃-TiO₂-La₂O₃-Al₂O₃으로 이루어진 군으로부터 하나가 선택되는 것이 바람직하다.

상기 세라믹 분말의 평균 입경은 또한 0.5∼2㎛인 것이 바람직하다.

상기 유전체층 중 세라믹 분말의 함량은 5∼55부피%인 것이 좋다. 또한, 상기 유전체층의 두께는 10∼300㎛인 것이 바람직하다.

한편, 상기 유전체층이 형성된 층은 신호 매칭용 캐패시터 또는 임피던스 매칭용 캐패시터 기능을 하는 것을 특징으로 한다.

상기 목적 및 기타 목적을 달성하기 위한 본 발명에 따른 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판의 제조방법은:

(a) 양면 동박적층판의 동박 중 어느 하나에 회로 패턴을 포함하는 제1회로층을 형성하는 단계;

(b) 액정폴리머에 세라믹 분말을 분산시키고 시트 형상으로 형성하여 된 하이브리드 유전체층의 양면에 동박을 적층하는 단계;

(c) 상기 하이브리드 동박적층판의 동박 중 어느 하나에 하부 전극 및 회로 패턴을 포함하는 제2회로층을 형성하는 단계;

(d) 상기 (a) 단계에서 얻어진 동박적층판과 (c) 단계에서 얻어진 하이브리드 동박적층판을 상기 제1회로층과 상기 제2회로층을 내층으로 하여 절연층을 이용 하여 적층하는 단계;

(e) 상기 (d) 단계에서 얻어진 기판의 외층 동박 중 유전체층 상의 동박에 상기 하부 전극에 대향되는 상부 전극, 및 회로 패턴을 포함하는 제3회로층을 형성하는 단계;

(f) 상기 (d) 단계에서 얻어진 기판의 외층 동박 중 다른 하나에 회로 패턴을 포함하는 제4회로층을 형성하는 단계;

(g) 상기 제3회로층 및 제4회로층 상에 단면 동박적층판을 적층하는 단계;

(h) 상기 단면 동박적층판의 소정 부위에 블라인드 비아홀(Blind via-hole; BVH) 및 도통홀(Through hole; TH)을 가공하는 단계; 및

(i) 상기 블라인드 비아홀 및 도통홀을 도금하여 층간을 연결하는 단계;

를 포함하는 것을 특징으로 한다.

여기서, 상기 (b) 단계는 300∼350℃의 온도 및 400∼600N/㎠의 압력 조건하에서 수행되는 것이 바람직하다.

한편, 상기 (g) 단계는 빌드업(Build up) 공정을 이용하여 수행되는 것이 바람직하다.

이하, 본 발명을 첨부된 도면을 참조하여 좀 더 구체적으로 살펴보면 다음과 같다.

전술한 바와 같이, 본 발명은 우수한 고주파 특성을 갖는 액정폴리머에 특정 고주파용 세라믹 필러를 첨가하여 된 하이브리드 유전체층을 적용함으로써 안정한 유전율 및 낮은 유전정접을 가지며, 이러한 특성에 기인하여 고주파 회로에서 신호 매칭 및 임피던스 매칭 등의 목적으로 사용가능한, 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판 및 그 제조방법을 제공한다.

본 발명의 하이브리드 유전체층은 액정폴리머에 고주파용 세라믹 분말 필러를 함침시켜 된다.

액정폴리머는 열가소성 수지로서, 낮은 유전율과 유전정접 특성으로 최근 고주파 회로의 인쇄회로기판용 절연자재로의 적용과 관련하여 연구가 활발히 진행되고 있다. 상기 액정폴리머는 1GHz에서 유전율과 유전정접이 각각 3.5 이하, 0.003 이하로 다른 기판재료에 비해 낮아 고주파 신호의 전송시 잡음 및 신호의 손실이 적고, 유전율의 변화에 영향을 미치는 흡습율 또한 0.04% 이하로 낮다. 뿐만 아니라, 온도변화에 대해 안정된 유전율 특성(TCC≤수백ppm)을 갖는다(TCC: Temperature Coefficient of Capacitance).

본 발명에서 사용되는 액정폴리머는 특별히 한정되는 것은 아니나, 바람직하게는 유전율이 3.5 이하이고 유전정접이 0.0007∼0.002인 것이 소자의 모듈(Module)화 및 신호의 손실을 최소화하는 측면에서 바람직하다.

상기 액정폴리머에 필러로서 함침되는 고주파용 세라믹 분말은 고주파에서의 유전정접이 낮은 것으로서, 그 특성은 주로 Q·f 및 유전율로 표현된다. 여기서, Q는 Quality Factor의 약자로 유전정접의 역수이며 고주파에서의 효율을 의미하며, f는 주파수를 의미한다.

본 발명에서 사용되는 세라믹 분말은 5∼120의 유전율과, 1000이상, 바람직하게는 1,000∼150,000의 Q·f값을 갖는 것이 특성발현 면에서 가장 적합하다. 한 편, 상기 Q·f값이 1,000 미만인 경우에는 고주파에서 신호의 손실 및 열이 발생하는 문제점이 있다.

상기 세라믹 분말은 상술한 범위의 특성값을 갖는 것이라면 특별히 한정되지 않으나, 바람직하게는, ZnO-MgO-SiO₂, CaCO₃-TiO₂-MgO 등의 MCT계, BaTiO₃-TiO₂, ZrO₂-SnO₂-TiO₂ 등의 ZST계, CaCO₃-TiO₂-La₂O₃-Al₂O₃, BaTiO₃-TiO₂-Nd₂O₃-Sm₂O₃-Bi₂O₃, CaCO₃-TiO₂-Nd₂O₃-Li₂CO₃ 외에 BaO-ZnO-Ta₂O₅등의 BZT계와 BaO-MgO-Ta₂O₅등의 BMT계 등의 Ba계 복합 페로브스카이트(perovskite)계 유전체 분말로 이루어진 군으로부터 하나를 선택하여 사용하는 것이 좋다.

이 중에서도 대표적으로 사용가능한 고주파용 세라믹 재료의 종류와 특성을 하기 표 1에 정리하여 나타내었다.

고주파용 세라믹 분말

물질	ZnO MgO SiO₂	CaCO₃ TiO₂ MgO	BaTiO₃ TiO₂	ZrO₂ SnO₂ TiO₂	CaCO₃ TiO₂ La₂O₃ Al₂O₃	BaTiO₃ TiO₂ Nd₂O₃ Sm₂O₃ Bi₂O₃	CaCO₃ TiO₂ Nd₂O₃ Li₂CO₃
소결된 바디 밀도	3.56g/㎤	3.84g/㎤	4.50g/㎤	5.21g/㎤	4.75g/㎤	5.77g/㎤	4.66g/㎤
유전율	6.43	21.09	36.65	37.36	44.88	92.03	117.32
Q'f₀	113,745	57,024	44,436	41,808	41,164	6,712	1,132

상술한 세라믹 분말의 평균 입경은 또한 0.5∼2㎛인 것이 바람직하다. 상기 평균 입경이 0.5㎛ 미만인 경우에는 세라믹 분말의 분산이 어려움이 발생하며, 2㎛를 초과하는 경우에는 동일한 절연층 두께에서 절연파괴 전압이 낮아지는 문제점이 발생한다.

한편, 상기 유전체층 중 세라믹 분말의 함량은 5∼55부피%인 것이 경제성 대비 목적하는 특성발현 측면에서 가장 적합하다.

상술한 바에 따른 본 발명의 하이브리드 유전체층은 다음과 같은 통상의 유전체층 제조방법에 따라 제조될 수 있으나, 특별히 이에 한정되는 것은 아니다.

우선, 세라믹 분말을 액정폴리머와 용제를 함께 분산하여, 슬러리(Slurry)를 만든 다음, 일반적인 시트 성형방법인 테이프 케스팅(Tape Casting)법을 이용하여, 이형제가 코팅된 PET 필름 위에 상기의 슬러리를 목적하는 정전용량 및 가용면적에 따라 10∼300㎛ 두께의 후막을 형성하고, 이를 건조시켜 슬러리 내의 용매를 열을 가해 휘발시켜 건조시킨 후, 이형제가 코팅된 PET 필름을 제거하여 시트 형상으로 성형한다.

본 발명의 보다 바람직한 구체예에 따르면, 1GHz에서 유전율과 유전정접이 각각 2.96 및 0.00099의 값을 가지는 액정폴리머를 사용하여 PFP(Pentafluorophenol), PCP(Pentachlorophenol) 등의 용매에 기계적 교반기(Mechanical Stirrer)를 이용하여 녹여 용액을 만들고, 용액 내에 녹아 있는 액정폴리머의 양을 고려하여 세라믹 분말을 적정량 혼합한 후 바스켓 밀(Basket Mill)을 이용하여 분산시켜 슬러리를 만든다.

여기서 사용된 세라믹 분말은 일반적인 세라믹 분말 제조법인 하소 후 분쇄하는 방법에 따라 제조될 수 있고, 이때의 분말 크기는 1㎛ 정도로 할 수 있다.

상기의 방법으로 제작된 슬러리를 테이프 케스팅법을 통해 이형제가 형성된 PET 필름 위에 후막을 형성한 후 이를 건조시켜 약 20㎛ 두께의 유전체층을 제조하고, 이로부터 얻어진 하이브리드 유전체층의 유전특성을 측정한 결과를 하기 표 2에 정리하여 나타내었다.

하이브리드 재료의 유전특성

	A	B	C	D	E	F	G
세라믹 필러	CaCO₃ TiO₂ MgO	BaTiO₃ TiO₂	ZrO₂ SnO₂ TiO₂	CaCO₃ TiO₂ La₂O₃ Al₂O₃		BaTiO₃ TiO₂ Nd₂O₃ Sm₂O₃ Bi₂O₃
세라믹 분말 첨가량 (부피%)	30	30	30	30	15	30	45
유전율 @1GHz	7.1	7.8	8.6	9.4	7.3	11.2	17.2
손실값(Df) (×10^-3)@1GHz	1.3	1.4	1.8	2.1	2.9	2.4	2.2
두께(㎛)	20	20	20	20	20	20	20
용량 밀도(nF/in²)	1.35	1.49	1.64	1.79	1.39	2.13	3.28
TCC(ppm/℃)	300	370	400	510	480	700	1,000

통상의 캐패시터 내장형 인쇄회로기판의 유전층 재료로 사용되는 중합체 재료 또는 에폭시 수지와 같은 감광성 수지에 세라믹이 충전된 형태의 복합 재료의 경우, 온도의 변화에 따른 유전율의 차이가 크고, 유전정접이 커 신호 매칭용으로 실장된 캐패시터를 대체하는데 어려움이 있다.

이에 반하여, 본 발명에 따른 하이브리드 재료로 된 유전층은 상기 표 2에 나타낸 바와 같이, 온도의 변화에 안정한 유전율(7∼17.2)과 0.003 이하의 유전정접을 가지는 특성을 가져 현재 기판 상에 실장되어 있는 신호 매칭용 캐패시터를 대체 가능하다.

이하, 도 2a 내지 도 2i를 참조하여 상술한 본 발명의 하이브리드 유전체층을 이용한 캐패시터 내장형 인쇄회로기판의 제조방법을 일례를 들어 설명한다.

우선, 절연 수지층(101)의 양면에 동박(102, 103)이 적층된 통상의 양면 동박적층판을 준비한다(도 2a 참조).

이어서, 상기 양면 동박적층판의 동박 중 어느 하나(102)에, 예를 들어, 소정의 패턴으로 드라이 필름을 입히고 노광 및 현상과정을 통해서 에칭하고 싶은 부분만 오픈한 후 에칭액으로 에칭하여 수행되는 통상의 리소그라피 방법을 이용하여, 회로 패턴(102a, 102b, 102c)을 포함하는 제1회로층을 형성한다(도 2b 참조).

다음, 상술한 바에 따라, 액정폴리머에 유전율이 5∼120이고 Q·f값이 1,000∼150,000인 특정 세라믹 분말을 함침시켜 된 시트 형상의 하이브리드 유전체층(104)을 준비한다(도 2c 참조). 바람직하게는, 상기 시트 형상의 하이브리드 유전체층(104)은 액정폴리머, 용매, 세라믹 분말을 혼합하여 슬러리를 만들고, 이를 테이프 케스팅하는 방법에 따라 제작될 수 있으나, 특별히 이에 한정되는 것은 아니다.

이때, 상술한 바에 따라 형성되는 하이브리드 유전체층(104)의 두께는 10∼300㎛인 것이 층간 절연강도를 유지하면서 필요한 정전용량을 구현하는 측면에서 바람직하다.

이어서, 상기 하이브리드 유전체층(104)의 양면에 동박(105, 106)을 적층한다(도 2d 참조). 상기 적층단계는 바람직하게는 고온 진공 프레스를 이용하여 300∼350℃의 온도 및 400∼600N/㎠의 압력 조건하에서 수행된다. 상기 적층조건이 상기 범위를 벗어나는 경우, 즉, 온도가 너무 낮은 경우 열가소성 수지인 액정폴리머가 충분히 용융되지 않아 동박과의 접착력이 떨어지게 되며, 온도가 지나치게 높은 경우 수지 흐름이 심하게 발생되어 동박 외부로 절연층이 흘러 나와 절연층의 두께가 얇아져 설계치와 다른 용량밀도를 나타내는 문제점 등이 발생될 수 있다.

다음, 상기 하이브리드 동박적층판의 동박 중 어느 하나(106)에, 예를 들어, 소정의 패턴으로 드라이 필름을 입히고 노광 및 현상과정을 통해서 에칭하고 싶은 부분만 오픈한 후 에칭액으로 에칭하여 수행되는 통상의 리소그라피 방법을 이용하여, 하부 전극(106a, 106b) 및 회로 패턴(도시되지 않음)을 포함하는 제2회로층을 형성한다(도 2e 참조).

다음, 상기 제1회로층이 형성된 동박적층판과 상기 제2회로층이 형성된 하이브리드 동박적층판을, 상기 회로 패턴(102a, 102b, 102c)을 포함하는 제1회로층과 상기 하부 전극(106a, 106b) 및 회로 패턴(도시되지 않음)을 포함하는 제2회로층을 내층으로 하여, 절연층(107), 예를 들어, 프리프레그를 이용하여 통상의 방법에 따라 고온 진공 프레스하에서 적층한다(도 2f 참조).

이어서, 상기 적층과정을 통해서 얻어진 기판의 외층 동박 중 유전체층(104) 상의 동박(105)에 상기 유전체층(104)을 사이에 두고 하부전극(106a, 106b)과 대향하여 상부전극(105a, 105b)이 형성되도록, 예를 들어, 상기 동박(105) 상에 소정의 패턴으로 드라이 필름을 입히고 노광 및 현상과정을 통해서 에칭하고 싶은 부분만 오픈한 후 에칭액으로 에칭하여 수행되는 통상의 리소그라피 방법을 이용하여, 상기 하부 전극(106a, 106b)에 대향되는 상부 전극(105a, 105b), 및 회로 패턴(도시되지 않음)을 포함하는 제3회로층을 형성한다(도 2g 참조).

또한, 이와 유사하게, 상기 기판의 동박 중 다른 하나(103)에, 예를 들어, 소정의 패턴으로 드라이 필름을 입히고 노광 및 현상과정을 통해서 에칭하고 싶은 부분만 오픈한 후 에칭액으로 에칭하여 수행되는 통상의 리소그라피 방법을 이용하여, 회로 패턴(103a, 103b, 103c)을 포함하는 제4회로층을 형성한다(도 2g 참조).

다음, 상기 상부 전극(105a, 105b) 및 회로 패턴(도시되지 않음)을 포함하는 제3회로층과, 회로 패턴(103a, 103b, 103c)을 포함하는 제4회로층 상에 빌드-업(Build-up) 공정을 이용하여 단면 동박적층판(108+110, 109+111), 예를 들어, 수지 코팅된 동박(Resin Coated Copper; RCC)을 적층한다(도 2h 참조).

이어서, 상기 단면 동박적층판(108+110, 109+111)의 외층(110, 111)에, 예를 들어, 상술한 리소그라피 방법을 이용하여 회로 패턴(110a, 110b, 111a, 111b, 111c, 111d, ...)을 구현하고, 또한 레이저 드릴(Laser drill)을 이용하여 블라인드 비아홀(113)을 형성하고 기계식 드릴(Mechanical drill)을 사용하여 도통홀(112)을 형성한 후 무전해 도금을 하여 상기 비아홀(113) 및 도통홀(112)에 도금하여 층간 회로를 연결한다(도 2i 참조).

전술한 바와 같이, 본 발명에 따르면, 액정폴리머에 특정 고주파 세라믹 분말을 함침시켜 된 하이브리드 재료로 구성되는 캐패시터층을 기판 내에 내장시킴으로써 종래의 캐패시터 내장형 인쇄회로기판에 비해 온도에 따른 용량값의 변화가 적고, 낮은 유전정접으로 신호 전송시 손실이 적은 내장형 캐패시터층을 구현할 수 있다.

또한, 현재 내장화되지 못하고 인쇄회로기판 상에 실장되어 있는 온도보상형 MLCC(C특성 MLCC) 등을 인쇄회로기판 내부에 내장하여 구현함으로써 고주파 회로에서 신호 매칭 및 임피던스 매칭 등의 용도로 적용가능한 캐패시터 내장형 인쇄회로기판을 제공할 수 있다.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

전술한 바와 같이, 본 발명에 따르면, 고주파에서 높은 유전특성을 갖는 액정폴리머에 특정 고주파용 세라믹 필러를 첨가하여 제작된 하이브리드 재료를 캐패시터 내장형 인쇄회로기판용 유전층으로 사용함으로써, 기존 캐패시터 내장형 인쇄회로기판용 유전층에 비해 낮은 유전정접을 가지며, 온도변화에 따른 유전율의 변 화(TCC: Tmperature Coefficient of Capacitance)가 작아 신호 전송시 손실이 적은 내장형 캐패시터층을 구현할 수 있다.

또한, 전극의 면적을 변경시키는 방법 외에 고주파용 세라믹 필러의 종류와 첨가량을 변경시킴으로써 전자 시스템에서 요구되어지는 다양한 정전용량 및 유전정접값에 대응 가능한 장점을 가지고 있다.

이러한 장점을 바탕으로, 유전층의 온도변화에 따른 큰 용량값 편차와 높은 유전정접으로 인쇄회로기판 내부에 내장하지 못하고 인쇄회로기판의 표면에 실장되었던 고주파 회로에서의 신호 매칭 및 임피던스 매칭 등을 목적으로 하는 캐패시터까지 기판 내에 내장 가능하게 한다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

Claims

(a) 양면 동박 중 어느 하나에는 회로 패턴을 포함하는 제1회로층이 형성되고, 다른 하나에는 회로 패턴을 포함하는 제4회로층이 형성된 양면 동박적층판;

(b) 액정폴리머(Liquid Crystal Polymer)와 세라믹 분말을 포함하는 하이브리드 유전체층의 양면에 동박이 적층되어 형성되며, 여기서 상기 동박 중 어느 하나에는 하부 전극 및 회로 패턴을 포함하는 제2회로층이 형성되고, 다른 하나에는 상부 전극 및 회로 패턴을 포함하는 제3회로층이 형성되며, 여기서 상기 하부 전극과 상부 전극이 서로 대향되도록 상기 제2회로층 및 제3회로층이 형성된 하이브리드 동박적층판;

(c) 상기 제1회로층과 상기 제2회로층을 내층으로 하여 적층되는 상기 (a) 단계의 동박적층판과 상기 (b) 단계의 하이브리드 동박적층판 사이에 적층된 절연층;

(d) 상기 제3회로층 및 제4회로층 상에 적층된 단면 동박적층판;

(e) 상기 단면 동박적층판의 소정 부위에 가공되는 블라인드 비아홀 및 도통홀; 및

(f) 상기 블라인드 비아홀 및 도통홀에 도금된 도금층;

을 포함하는 것을 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판.
제1항에 있어서, 상기 액정폴리머는 유전율이 3.5 이하이고 유전정접이 0.0007∼0.002인 것을 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판.
제1항에 있어서, 상기 세라믹 분말은 유전율이 5∼120이고 Q·f값이 1,000∼150,000인 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판.
제1항에 있어서, 상기 세라믹 분말은 BaTiO₃-TiO₂, ZnO-MgO-SiO₂, CaCO₃-TiO₂-MgO, BaO-MgO-Ta₂O₅, ZrO₂-SnO₂-TiO₂, BaO-ZnO-Ta₂O₅, CaCO₃-TiO₂-Nd₂O₃-Li₂CO₃, BaTiO₃-TiO₂-Nd₂O₃-Sm₂O₃-Bi₂O₃ 및 CaCO₃-TiO₂-La₂O₃-Al₂O₃으로 이루어진 군으로부터 하나가 선택되는 것을 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판.
제1항에 있어서, 상기 세라믹 분말의 평균 입경은 0.5∼2㎛인 것을 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판.
제1항에 있어서, 상기 유전체층 중 세라믹 분말의 함량은 5∼55부피%인 것을 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판.
제1항에 있어서, 상기 유전체층의 두께는 10∼300㎛인 것을 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판.
제1항에 있어서, 상기 유전체층이 형성된 층은 신호 매칭용 캐패시터 또는 임피던스 매칭용 캐패시터 기능을 하는 것을 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판.
(a) 양면 동박적층판의 동박 중 어느 하나에 회로 패턴을 포함하는 제1회로층을 형성하는 단계;

(b) 액정폴리머에 세라믹 분말을 분산시키고 시트 형상으로 형성하여 된 하이브리드 유전체층의 양면에 동박을 적층하는 단계;

(c) 상기 하이브리드 동박적층판의 동박 중 어느 하나에 하부 전극 및 회로 패턴을 포함하는 제2회로층을 형성하는 단계;

(d) 상기 (a) 단계에서 얻어진 동박적층판과 (c) 단계에서 얻어진 하이브리드 동박적층판을 상기 제1회로층과 상기 제2회로층을 내층으로 하여 절연층을 이용하여 적층하는 단계;

(e) 상기 (d) 단계에서 얻어진 기판의 외층 동박 중 유전체층 상의 동박에 상기 하부 전극에 대향되는 상부 전극, 및 회로 패턴을 포함하는 제3회로층을 형성 하는 단계;

(f) 상기 (d) 단계에서 얻어진 기판의 외층 동박 중 다른 하나에 회로 패턴을 포함하는 제4회로층을 형성하는 단계;

(g) 상기 제3회로층 및 제4회로층 상에 단면 동박적층판을 적층하는 단계;

(h) 상기 단면 동박적층판의 소정 부위에 블라인드 비아홀(Blind via-hole; BVH) 및 도통홀(Through hole; TH)을 가공하는 단계; 및

(i) 상기 블라인드 비아홀 및 도통홀을 도금하여 층간을 연결하는 단계;

를 포함하는 것을 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판의 제조방법.
제9항에 있어서, 상기 액정폴리머는 유전율이 3.5 이하이고 유전정접이 0.0007∼0.002인 것을 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판의 제조방법.
제9항에 있어서, 상기 세라믹 분말은 유전율이 5∼120이고 Q·f값이 1,000∼150,000인 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판의 제조방법.
제9항에 있어서, 상기 세라믹 분말은 BaTiO₃-TiO₂, ZnO-MgO-SiO₂, CaCO₃-TiO₂-MgO, BaO-MgO-Ta₂O₅, ZrO₂-SnO₂-TiO₂, BaO-ZnO-Ta₂O₅, CaCO₃-TiO₂-Nd₂O₃-Li₂CO₃, BaTiO₃-TiO₂-Nd₂O₃-Sm₂O₃-Bi₂O₃ 및 CaCO₃-TiO₂-La₂O₃-Al₂O₃으로 이루어진 군으로부터 하나가 선택되는 것을 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판의 제조방법.
제9항에 있어서, 상기 세라믹 분말의 평균 입경은 0.5∼2㎛인 것을 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판의 제조방법.
제9항에 있어서, 상기 유전체층 중 세라믹 분말의 함량은 5∼55부피%인 것을 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판의 제조방법.
제9항에 있어서, 상기 유전체층의 두께는 10∼300㎛인 것을 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판의 제조방법.
제9항에 있어서, 상기 (b) 단계는 300∼350℃의 온도 및 400∼600N/㎠의 압력 조건하에서 수행되는 것을 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판의 제조방법.
제9항에 있어서, 상기 (g) 단계는 빌드업(Build up) 공정을 이용하여 수행되는 것을 특징으로 하는 하이브리드 재료를 이용한 캐패시터 내장형 인쇄회로기판의 제조방법.