JP3910387B2 - 半導体パッケージ及びその製造方法並びに半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子を搭載するパッケージ(以下、「半導体パッケージ」という。)として供される多層配線基板の製造技術に係り、より詳細には、配線層上に形成した誘電性の樹脂層を利用してキャパシタ部を内装した半導体パッケージ及びその製造方法並びに半導体装置に関する。
【0002】
【従来の技術】
高密度化が要求されている昨今の半導体パッケージでは、各配線パターンが互いに近接しているため、配線間でクロストークノイズが生じたり、また電源ライン等の電位が変動したりする等の問題が起こり得る。特に、高速のスイッチング動作が要求される高周波用の半導体素子を搭載するパッケージでは、周波数の上昇に伴いクロストークノイズが発生し易くなり、またスイッチング素子が高速にオン/オフすることでスイッチングノイズが発生し、これによって電源ライン等の電位が変動し易くなる。
【0003】
そのため、これに対処するための手段として、従来より、半導体素子を搭載したパッケージにチップキャパシタ等の容量素子を付設して信号ラインや電源ラインを「デカップリング」することが行われている。
【0004】
しかしこの場合、チップキャパシタを設けた分だけ配線パターンの設計自由度が制限されたり、或いはチップキャパシタと半導体素子の電源/グランド端子との間を接続する配線パターンの引き回し距離が長くなってインダクタンスの増大を招くことがある。インダクタンスが大きいと、チップキャパシタによるデカップリング効果が薄れてしまうので、インダクタンスは出来るだけ小さい方が望ましい。つまり、チップキャパシタ等の容量素子は半導体素子に出来るだけ近くに配置することが望ましい。
【0005】
また、チップキャパシタ等の容量素子をパッケージに付設するため、パッケージが全体として大型化し、また重くなるおそれもある。これは、昨今の半導体パッケージの小型化及び軽量化の傾向に逆行するものである。
【0006】
そこで、かかる不都合に対処するために、チップキャパシタ等の容量素子をパッケージに付設する代わりに、同等の容量素子(キャパシタ部)をパッケージに内装することが考えられる。
【0007】
従来、パッケージにキャパシタ部を内装する技術としては、誘電率を高めるための無機フィラーを混入したシート状の部材をキャパシタ部の誘電体層として配線層間に積層する等の方法が採られている程度であった。
【0008】
【発明が解決しようとする課題】
上述したように従来の半導体パッケージにおいては、デカップリング効果を奏するための容量素子(キャパシタ部)をパッケージに内装する場合、高誘電率の材料からなるシート状の部材をキャパシタ部の誘電体層として配線層間に積層していたため、配線層間の絶縁層の膜厚を当該誘電体層の厚みよりも厚くする必要があり、このために層間絶縁層の膜厚を十分に薄くすることができないといった不利があった。
【0009】
このことは、半導体パッケージの薄型化を阻害するものであり、ひいてはパッケージ全体の厚みを薄くして高密度実装の半導体装置を提供したいという時代の要求に反するものである。加えて、膜厚の厚い分だけ層間絶縁層のコストが高くなり、ひいてはパッケージの製造コストが高くなるといった課題があった。
【0010】
本発明は、かかる従来技術における課題に鑑み創作されたもので、パッケージの薄型化を阻害することなく、また製造コストを増大させることなく、デカップリング効果を奏するためのキャパシタ部を内装することができる半導体パッケージ及びその製造方法並びに半導体装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
上述した従来技術の課題を解決するため、本発明の一形態によれば、絶縁性基材の両面に、それぞれキャパシタ部の一方の電極層として供される所要形状にパターニングした第1の配線層を形成する工程と、各第1の配線層の表面に、電着法により、それぞれ当該キャパシタ部の誘電体層として供される樹脂層を形成する工程と、各樹脂層上を含めて前記絶縁性基材の両面に、それぞれ当該キャパシタ部の他方の電極層として供される所要形状にパターニングした第2の配線層を形成する工程と、前記各工程を経て形成された構造体をプリント配線板として、該プリント配線板を所要層数用意し、各プリント配線板をプリプレグを介在させて、真空中で熱プレス接着により積層して積層コア部を形成する工程と、該積層コア部の、前記絶縁性基材上に前記第1の配線層を介して前記樹脂層が形成されている領域であって前記第2の配線層で覆われていない領域と、前記絶縁性基材上に前記第2の配線層が直接形成されている領域とにおいてそれぞれスルーホールを形成する工程と、該スルーホールの内部を導電体で充填する工程と、前記スルーホールの内部が導電体で充填された積層コア部の両面に、所要形状にパターニングされた第3の配線層を形成する工程と、該第3の配線層を含めて積層コア部の両面に絶縁層を形成する工程と、該絶縁層の所要箇所に、前記第3の配線層のパッドに達するビアホールを形成する工程と、必要な層数となるまで順次、パターニングされた配線層、絶縁層及びビアホールの形成を繰り返し、最終的に当該ビアホールの内部を導電体で充填して多層配線基板を形成する工程と、該多層配線基板の両面に保護膜を形成し、各保護膜の、それぞれ前記ビアホール内の導電体の位置に対応する部分に開口部を形成する工程と、一方の保護膜に形成された開口部から露出している前記導電体に外部接続端子を接合する工程とを含むことを特徴とする半導体パッケージの製造方法が提供される。
【0012】
本発明に係る半導体パッケージの製造方法によれば、絶縁性基材の両面にそれぞれ形成された第1の配線層上に電着法により形成した樹脂層を誘電体層として利用し、且つ、各第1の配線層と、各樹脂層上を含めて絶縁性基材の両面に形成した各第2の配線層とをそれぞれ各電極層として利用することにより、絶縁性基材を挟んで両側にそれぞれキャパシタ部を構成することができる。
【0013】
これによって、所要のデカップリング効果(配線間のクロストークノイズの発生や電源ラインの電位の変動等の抑制)を奏することができる。特に、絶縁性基材に対してキャパシタ部を「ダブル」に形成しているので、デカップリング効果の向上に大いに寄与することができる。別の観点から見ると、半導体パッケージに要求されるデカップリング効果が一定であるとするならば、絶縁性基材の片面にのみキャパシタ部を設けた場合と比べて、パッケージのサイズを小さくできるというメリットがある。
さらに、パッケージを構成する部材の一部(第1,第2の配線層及び樹脂層)を当該キャパシタ部の各電極層及び誘電体層として兼用しているので、従来技術に見られたように容量素子としてシート状の部材をパッケージ内に組み込む必要はない。これは、半導体パッケージの薄型化及び製造コストの低減化に寄与するものである。
【0014】
また、本発明の他の形態によれば、上述した半導体パッケージの製造方法により製造されたことを特徴とする半導体パッケージが提供される。
【0015】
また、本発明のさらに他の形態によれば、上述した半導体パッケージにおいて前記外部接続端子が接合されている側と反対側の面に、半導体素子が、該半導体素子の電極端子が前記保護膜に形成された開口部から露出している前記導電体に電気的に接続されるように搭載されていることを特徴とする半導体装置が提供される。
【0016】
【発明の実施の形態】
図1は本発明の一実施形態に係る半導体パッケージの構成を断面図の形態で模式的に示したものである。
【0017】
図中、10は本実施形態に係る半導体パッケージを示し、後述するように所要層数のプリント配線板を積層して形成される積層コア部10aと、この積層コア部10aの両面にビルドアップ法により所要層数積層して形成されるビルドアップ配線部10bとを有している。この半導体パッケージ10には、破線で示すように半導体素子(チップ)1がその電極端子2(はんだバンプや金(Au)バンプ等)を介して搭載される。
【0018】
半導体パッケージ10において、11a,11b,11cは後述する各プリント配線板のコア材としての絶縁性基材、12a,12b,12cはそれぞれ絶縁性基材11a,11b,11cの両面にパターニングにより形成された配線層、13a,13b,13cはそれぞれ配線層12a,12b,12cの表面に電着法(後述)により形成された樹脂層、14a,14b,14cはそれぞれ樹脂層13a,13b,13c上を含めて絶縁性基材11a,11b,11cの両面にパターニングにより形成された配線層、15は各プリント配線板を積層する際に接着層として機能するプリプレグ層(絶縁層)、16は積層コア部10aの所要箇所に形成されたスルーホールに充填された導電体、17は導電体16に電気的に接続されて絶縁層15上にパターニングにより形成された配線層(パッドを含む)、18は配線層17及び絶縁層15上に形成された樹脂層(絶縁層)、19は配線層17のパッドに達するように樹脂層18に形成されたビアホール、20はビアホール19の内部を充填して樹脂層18上にパターニングにより形成された配線層(パッドを含む)、21は配線層20及び樹脂層18上に形成された樹脂層(絶縁層)、22は配線層20のパッドに達するように樹脂層18に形成されたビアホール、23はビアホール22に充填された導電体、24は導電体23の部分を除いて多層配線基板の両面を覆うように形成された保護膜(絶縁層)としてのソルダレジスト層、25はソルダレジスト層24の開口部から露出している導電体23上に形成されたニッケル(Ni)/金(Au)のめっき膜、26は本パッケージ10をマザーボード等に実装する際に外部接続端子として供されるピン、27は下側のソルダレジスト層24の開口部から露出している導電体23上のめっき膜25にピン26を接合するためのはんだを示す。
【0019】
なお、上側のソルダレジスト層24の開口部から露出している導電体23上のめっき膜25には、本パッケージ10に半導体チップ1を搭載する際にその電極端子2(はんだバンプ等)が接合される。
【0020】
本実施形態に係る半導体パッケージ10は、基本的には、キャパシタ部を内装したことを特徴とし、特定的には、プリント配線板のコア材として用いた絶縁性基材11a,11b,11cの両面に形成した配線層12a,12b,12c上に、後述する電着法により樹脂層13a,13b,13cを形成し、これら樹脂層をそれぞれキャパシタ部の誘電体層として利用したことを特徴とする。
【0021】
また、キャパシタ部を設けたプリント配線板を所要層数重ね、各プリント配線板を積層して積層コア部10aを形成し、さらに、積層コア部10aの両面にビルドアップ法により所要層数(図示の例では2層)積層してビルドアップ配線部10bを形成し、多層配線構造としたことを特徴とする。
【0022】
各樹脂層13a,13b,13cはそれぞれキャパシタ部の誘電体層を構成するため、キャパシタの特性上、高誘電率の材料からなっていることが望ましい。本実施形態では、樹脂層13a,13b,13cを、高誘電率(例えば誘電率が20以上)の無機フィラーが配合されたポリイミド樹脂によって形成している。また、各配線層12a,12b,12cに導電体16、各配線層17,20、導電体23及びめっき膜25を介して電気的に接続されたピン26はキャパシタ部の一方の電極を構成し、各樹脂層13a,13b,13c上に形成された各配線層14a,14b,14cに導電体16、各配線層17,20、導電体23及びめっき膜25を介して電気的に接続されたピン26はキャパシタ部の他方の電極を構成する。
【0023】
誘電率が20以上の無機フィラー(誘電材)としては、例えば粒径が5μm以下のセラミック粉末が用いられ、好適にはペロブスカイト型構造のセラミック粉末(BaTiO3 、PZT、SrTiO3 等)が用いられる。これら誘電材粉末は、市販品のものを用いることができるが、加熱処理を施してから使用するのが望ましい。例えば、誘電材粉末としてSrTiO3 を用いる場合、大気中において600℃以上の加熱温度で1時間以上の処理を行うことが望ましい。
【0024】
なお、絶縁性基材11a,11b,11cには、例えば、ガラス布に絶縁性樹脂(エポキシ樹脂、ポリイミド樹脂、BT樹脂、PPE樹脂等)を含浸させたものや、両面にポリイミド系の熱可塑性接着剤を塗布したポリイミドフィルム等が用いられる。また、プリプレグ層15には、ガラス布に熱硬化性のエポキシ樹脂等を含浸させ、半硬化のBステージ状態にしたシート状のものが用いられる。また、配線層12a,12b,12c,14a,14b,14c,17,20及び導電体16,23の材料としては銅(Cu)が用いられ、ピン26の材料としては、例えば、コバール〔登録商標名〕にNi/Auめっきを施したものが用いられる。
【0025】
以下、本実施形態に係る半導体パッケージ10を製造する方法について、その製造工程を順に示す図2〜図8を参照しながら説明する。
【0026】
先ず最初の工程では(図2(a)参照)、プリント配線板のコア材として供される絶縁性基材11aを用意し、その両面にそれぞれフォトリソグラフィにより所要形状の配線パターン(配線層12a)を形成する。
【0027】
具体的には、絶縁性基材11aとして、例えばガラス布に絶縁性樹脂(エポキシ樹脂、ポリイミド樹脂、BT樹脂等)を含浸させたシート状部材を用い、このシート状部材の両面に銅箔を熱プレス接着したもの(いわゆる「銅張積層板」)を用意し、この銅張積層板の両面に感光性のレジストとして例えばドライフィルムを熱圧着により貼り付け、所要形状に従うようにマスクを用いて露光及び現像(ドライフィルムのパターニング)を行い、ドライフィルムの、所要形状に対応する部分以外の部分に開口部を形成した後、例えば酸性の溶液を用いたウェットエッチングにより開口部の領域に対応する部分の銅箔を除去し、最後にドライフィルムを剥離することにより、所要形状の配線パターン(配線層12a)が形成され得る。このようにして形成された配線層12aは、キャパシタ部の一方の電極層を構成する。
【0028】
次の工程では(図2(b)参照)、配線層12aの表面に、電着法により、ポリイミド樹脂を被覆して樹脂層13aを形成する。
【0029】
すなわち、図中右側に例示するように、電解槽40において溶剤(例えば、エタノール)中にポリイミド樹脂(無機フィラー配合)をコロイド状に分散させたものを用意し、前工程で作製された構造体(絶縁性基材11aの両面に配線層12aが形成されたもの)を電解槽40中に浸漬し、電解槽40と配線層12aをそれぞれ電極として両者間に所定の大きさの電界(電源41)をかけ、この電界によりコロイドが電気泳動して配線層12aの表面にポリイミド樹脂が被覆される(樹脂層13aの形成)。このようにして形成された樹脂層13aは、キャパシタ部の誘電体層を構成する。
【0030】
次の工程では(図2(c)参照)、樹脂層13a上を含めて絶縁性基材11aの両面にそれぞれフォトリソグラフィにより所要形状の配線パターン(配線層14a)を形成する。
【0031】
具体的には、先ず、絶縁性基材11a及び樹脂層13aの全面に、Cuのスパッタリング又は無電解めっきにより薄膜状のCu層を形成し、この薄膜状Cu層を給電層としてCuの電解めっきにより薄膜状Cu層上に導体層を形成した後、この導体層を所要形状にパターニングして配線層14aを形成する。
【0032】
この配線層14aの形成は、図2(a)の工程で行った処理と同様にして行うことができる。すなわち、絶縁性基材11a及び樹脂層13a上に形成された導体層(Cu層)上に感光性のドライフィルムを貼り付け、所要形状に従うようにマスクを用いて露光及び現像(ドライフィルムのパターニング)を行い、ドライフィルムの、所要形状に対応する部分以外の部分に開口部を形成した後、例えばウェットエッチングにより、開口部の領域に対応する部分のCu層を除去し、最後にドライフィルムを剥離することにより、所要形状の配線パターン(配線層14a)が形成され得る。このようにして形成された配線層14aは、キャパシタ部の他方の電極層を構成する。
【0033】
以上の工程により、キャパシタ部(配線層12a,14a及び樹脂層13a)を設けたプリント配線板30aが作製されたことになる。
【0034】
次の工程では(図3(a)参照)、図2(a)〜図2(c)の工程で行った処理と同様にして所要層数(図示の例では3層)のプリント配線板30a,30b及び30cを用意し、各プリント配線板30a,30b及び30cを位置合わせして、それぞれプリプレグ15で挟み込むように交互に積み重ねる。
【0035】
次の工程では(図3(b)参照)、プリプレグ15を介在して積み重ねられた各プリント配線板30a,30b及び30cを、真空中で熱プレス接着により積層して積層コア部10aとする。
【0036】
次の工程では(図4(a)参照)、前工程で形成された積層コア部10aの所要箇所に、例えば機械的ドリルやレーザによる穴明け処理により、スルーホール31を形成する。レーザとしては、YAGレーザ、CO2 レーザ、エキシマレーザ等が用いられる。
【0037】
スルーホール31は、後述するように、その内部に充填される導電体16を介して各プリント配線板(図3(a)の30a,30b,30c)の対応する配線層同士(キャパシタ部の一方の電極層を構成する配線層12a,12b,12c同士、キャパシタ部の他方の電極層を構成する配線層14a,14b,14c同士)を電気的に接続するために設けられる。従って、スルーホール31を形成する位置は、絶縁性基材11a(図2(c)参照)上に配線層12aを介して樹脂層13aが形成されている領域であって配線層14aで覆われていない領域と、絶縁性基材11a上に配線層14aが直接形成されている領域とにおいて選定される。さらに、図示の例では、絶縁性基材11a上に配線層12a,14aが形成されていない領域にもスルーホール31が形成される。
【0038】
次の工程では(図4(b)参照)、スルーホール31の内壁を含めて積層コア部10aの全面に、Cuのスパッタリング又は無電解めっきにより薄膜状のCu層32を形成する。
【0039】
次の工程では(図4(c)参照)、スルーホール31の内部を導電体16(この場合、Cu)で充填する。これは、電解めっき法又は印刷法を用いて行う。
【0040】
例えば電解めっき法の場合、前工程で形成された薄膜状Cu層32を給電層としてCuの電解めっきにより、スルーホール31の内部を充填して薄膜状Cu層32上にCu層16を形成する。一方、印刷法の場合には、スクリーン印刷によりCuペーストを塗布してスルーホール31の内部を充填する。
【0041】
なお、この工程においてスルーホール31の内部を充填したとき、図示のようにスルーホール31の位置に対応する部分のCu層16の表面に僅かな窪みができる。つまり、Cu層16の表面に凹凸部分が残る。
【0042】
次の工程では(図5(a)参照)、Cu層16の表面の凹凸部分を例えば機械研磨等により研磨し、プリプレグ層(絶縁層)15の表面が露出するまで積層コア部10aの両面を平坦化する。
【0043】
次の工程では(図5(b)参照)、スルーホールの内部が導電体16で充填された積層コア部10aの両面に、所要形状の配線パターン(配線層17)を形成する。
【0044】
具体的には、積層コア部10aの両面に、Cuの無電解めっきにより薄膜状のCu層を形成した後、この薄膜状Cu層を給電層としてCuの電解めっきにより全面にCu層を形成し、このCu層をフォトリソグラフィにより所要形状にパターニングして配線層17(パッドを含む)を形成する。この配線層17は、積層コア部10aを挟んで上下のビルドアップ配線部10bの各1層目の配線層を構成する。
【0045】
次の工程では(図6(a)参照)、絶縁層15及び配線層17の全面に熱硬化性のポリイミド樹脂等を塗布し、加熱により硬化させて樹脂層(絶縁層)18を形成する。
【0046】
次の工程では(図6(b)参照)、図4(a)の工程で行ったレーザによる穴明け処理と同様にして、樹脂層18の所要箇所に、その下層のパッド(配線層17)に達するビアホール19を円錐台状に形成する。
【0047】
次の工程では(図7(a)参照)、図5(b)〜図6(b)の工程で行った処理と同様にして、順次、配線層20、樹脂層(絶縁層)21及びビアホール22を形成し、最終的にビアホール22の内部を導電体23で充填して多層配線基板10cを形成する。
【0048】
すなわち、ビアホール19の内部を含めて樹脂層18上にパターニングされた配線層20(パッドを含む)を形成し、樹脂層18及び配線層20上に樹脂層21を形成し、樹脂層21の所要箇所にその下層のパッド(配線層20)に達するビアホール22を円錐台状に形成し、最終的にビアホール22の内部を導電体23(この場合、Cu)で充填する。この充填は、電解めっき法又は印刷法を用いて行うことができる。
【0049】
ここに、配線層20は、積層コア部10aを挟んで上下のビルドアップ配線部10bの各2層目の配線層を構成すると共に、ビアホール19に充填された導電体(Cu)を介して1層目の配線層17に電気的に接続されている。
【0050】
次の工程では(図7(b)参照)、多層配線基板10cの両面に保護膜としてのソルダレジスト層24を形成し、各ソルダレジスト層24の、その下層の導電体23の位置に対応する部分に開口部24aを形成する。
【0051】
具体的には、多層配線基板10cの両面に、例えばスクリーン印刷により感光性のソルダレジストを塗布し(ソルダレジスト層24の形成)、各ソルダレジスト層24に対し、それぞれ所要形状にパターニングされたマスク(図示せず)を用いて露光及び現像(ソルダレジスト層24のパターニング)を行い、各ソルダレジスト層24の、その下層の導電体23の位置に対応する部分を開口する(開口部24aの形成)。これによって、当該開口部24aから導電体23のみが露出し、他の部分はソルダレジスト層24によって覆われたことになる。
【0052】
次の工程では(図8(a)参照)、ソルダレジスト層24の開口部24aから露出している導電体23上に、導電体23を給電層としてNiとAuの電解めっきを順次施し、Ni/Auめっき膜25を形成する。
【0053】
かかるNi/Auめっき膜25の形成は、導電体(Cu)23との密着性を向上させると共に、次の工程でピン26を接合したときの導電性と、後の段階で半導体チップ1の電極端子2を接合したときの導電性とを高めるのに寄与する。
【0054】
最後の工程では(図8(b)参照)、下側のソルダレジスト層24の開口部から露出している各導電体23上のNi/Auめっき膜25に外部接続端子としてのピン26を接合する。
【0055】
すなわち、各導電体23上のNi/Auめっき膜25上に、適量のペースト状のはんだ27を載せ、その上に径大の頭部を有するT字状のピン26をその頭部を下にして(図示の例では「上」にして)配置し、さらにリフローによりはんだ27を固め、ピン26を固定する。
【0056】
以上の工程により、本実施形態に係る半導体パッケージ10(図1参照)が作製されたことになる。
【0057】
なお、上述した半導体パッケージ10の製造方法では、本発明の特徴事項であるキャパシタ部の内装を例示するためにスルーホール31の内部を導電体16で充填しているが(図4(c)参照)、キャパシタ部以外の領域に設けられたスルーホールについては、必ずしも導電体で充填する必要はなく、当該スルーホールの内部を絶縁体(例えば、熱硬化性のポリイミド樹脂、エポキシ樹脂等の樹脂)で充填してもよい。
【0058】
本実施形態に係る半導体パッケージ10に半導体チップ1を搭載して半導体装置を得る場合、パッケージ10の上側のソルダレジスト層24の開口部から露出している各導電体23上のめっき膜25に半導体チップ1の電極端子2(はんだバンプ等)が電気的に接続されるように当該チップ1を実装する。この実装はフリップチップ実装により行うことができ、例えば、異方性導電膜(ACF)を用いたACF実装により行うことができる。
【0059】
また、本パッケージ10をマザーボード等の実装用基板に実装する場合には、当該基板の対応する導電部(パッド)上に適量のペースト状のはんだを載せ、その上にピン26の脚部を当ててリフローによりはんだを固めることで、両者間の電気的接続を行う。
【0060】
以上説明したように、本実施形態に係る半導体パッケージ10及びその製造方法によれば、絶縁性基材11a,11b,11c上の配線層12a,12b,12cの表面に電着法により形成した樹脂層13a,13b,13cを誘電体層とし、各配線層12a,12b,12cに導電体16、配線層17,20、導電体23及びめっき膜25を介して電気的に接続されたピン26を一方の電極とし、且つ、樹脂層13a,13b,13c上を含めて絶縁性基材11a,11b,11c上に形成した各配線層14a,14b,14cに導電体16、配線層17,20、導電体23及びめっき膜25を介して電気的に接続されたピン26を他方の電極としてキャパシタ部が構成されているので、配線間のクロストークノイズの発生や電源ラインの電位の変動等の抑制を図ることができる(デカップリング効果)。特に本実施形態では、各絶縁性基材11a,11b,11cを挟んでその両側にそれぞれキャパシタ部を「ダブル」に形成しているので、デカップリング効果のより一層の向上に寄与することができる。別の観点から見ると、本パッケージ10に要求されるデカップリング効果が一定であるとするならば、絶縁性基材の片面にのみキャパシタ部を設けた場合と比べて、パッケージのサイズを小型化できるというメリットがある。
【0061】
また、半導体パッケージ10を構成する部材の一部(配線層12a,12b,12c及び配線層14a,14b,14cと樹脂層13a,13b,13c)をキャパシタ部の各電極層及び誘電体層として兼用しているので、従来技術に見られたように容量素子としてシート状の部材をパッケージ内にわざわざ組み込む必要はない。このことは、半導体パッケージ10の薄型化と共に製造コストの低減化に寄与するものである。
【0062】
上述した実施形態では、半導体パッケージ10をマザーボード等に実装するための外部接続端子としてピン26を用いた場合について説明したが、外部接続端子の形態はこれに限定されないことはもちろんである。例えば、BGA等において見られるようなボール状の形態とすることも可能である。その一例を図9に示す。
【0063】
図9は外部接続端子としてはんだボール28を用いた場合の半導体パッケージ50の構成を断面図の形態で模式的に示したものである。他の構成については、図1の実施形態の場合と同じであるので、その説明は省略する。
【0064】
また、上述した各実施形態に係る半導体パッケージ10,50では、キャパシタ部を設けた各プリント配線板を積層して積層コア部10aを形成し、更にその両面にビルドアップ法によりビルドアップ配線部10bを形成して多層配線構造とした場合について説明したが、パッケージの形態はこれに限定されないことはもちろんである。本発明の要旨(絶縁性基材上に形成した配線層上に電着法により樹脂層を形成し、この樹脂層をキャパシタ部の誘電体層として利用すること)からも明らかなように、パッケージの形態が複数のプリント配線板の熱プレスによる積層に基づいたものであるか否かにかかわらず、またビルドアップ法により多層配線構造とするか否かにかかわらず、本発明は同様に適用することが可能である。
【0065】
【発明の効果】
以上説明したように本発明によれば、パッケージを構成する部材の一部を利用してキャパシタ部を構成することにより、パッケージの薄型化を阻害することなく、また製造コストを増大させることなく、デカップリング効果を奏するキャパシタ部を内装することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る半導体パッケージの構成を示す断面図である。
【図2】図1の半導体パッケージの製造工程(その1)を示す断面図である。
【図3】図1の半導体パッケージの製造工程(その2)を示す断面図である。
【図4】図1の半導体パッケージの製造工程(その3)を示す断面図である。
【図5】図1の半導体パッケージの製造工程(その4)を示す断面図である。
【図6】図1の半導体パッケージの製造工程(その5)を示す断面図である。
【図7】図1の半導体パッケージの製造工程(その6)を示す断面図である。
【図8】図1の半導体パッケージの製造工程(その7)を示す断面図である。
【図9】本発明の他の実施形態に係る半導体パッケージの構成を示す断面図である。
【符号の説明】
1…半導体素子(チップ)、
2…電極端子、
10,50…半導体パッケージ、
10a…積層コア部、
10b…ビルドアップ配線部、
10c…多層配線基板、
11a,11b,11c…絶縁性基材(プリント配線板のコア材)、
12a,12b,12c…配線層(キャパシタ部の一方の電極層)、
13a,13b,13c…樹脂層(キャパシタ部の誘電体層)、
14a,14b,14c…配線層(キャパシタ部の他方の電極層)、
15…プリプレグ層(絶縁層)、
16,23…導電体(Cu層)、
17,20…配線層、
18,21…樹脂層(絶縁層)、
19,22…ビアホール、
24…ソルダレジスト層(保護膜/絶縁層)、
25…Ni/Auめっき膜、
26…ピン(外部接続端子)、
27…はんだ、
28…はんだボール(外部接続端子)、
30a,30b,30c…プリント配線板、
31…スルーホール、
32…薄膜状のCu層。
Claims (8)
- 絶縁性基材の両面に、それぞれキャパシタ部の一方の電極層として供される所要形状にパターニングした第1の配線層を形成する工程と、
各第1の配線層の表面に、電着法により、それぞれ当該キャパシタ部の誘電体層として供される樹脂層を形成する工程と、
各樹脂層上を含めて前記絶縁性基材の両面に、それぞれ当該キャパシタ部の他方の電極層として供される所要形状にパターニングした第2の配線層を形成する工程と、
前記各工程を経て形成された構造体をプリント配線板として、該プリント配線板を所要層数用意し、各プリント配線板をプリプレグを介在させて、真空中で熱プレス接着により積層して積層コア部を形成する工程と、
該積層コア部の、前記絶縁性基材上に前記第1の配線層を介して前記樹脂層が形成されている領域であって前記第2の配線層で覆われていない領域と、前記絶縁性基材上に前記第2の配線層が直接形成されている領域とにおいてそれぞれスルーホールを形成する工程と、
該スルーホールの内部を導電体で充填する工程と、
前記スルーホールの内部が導電体で充填された積層コア部の両面に、所要形状にパターニングされた第3の配線層を形成する工程と、
該第3の配線層を含めて積層コア部の両面に絶縁層を形成する工程と、
該絶縁層の所要箇所に、前記第3の配線層のパッドに達するビアホールを形成する工程と、
必要な層数となるまで順次、パターニングされた配線層、絶縁層及びビアホールの形成を繰り返し、最終的に当該ビアホールの内部を導電体で充填して多層配線基板を形成する工程と、
該多層配線基板の両面に保護膜を形成し、各保護膜の、それぞれ前記ビアホール内の導電体の位置に対応する部分に開口部を形成する工程と、
一方の保護膜に形成された開口部から露出している前記導電体に外部接続端子を接合する工程とを含むことを特徴とする半導体パッケージの製造方法。 - 前記保護膜に開口部を形成する工程と前記外部接続端子を接合する工程との間に、各保護膜の開口部から露出している前記導電体にめっき膜を形成する工程を含むことを特徴とする請求項1に記載の半導体パッケージの製造方法。
- 前記電着法を用いて行う樹脂層の形成は、電解槽において溶剤中に有機樹脂をコロイド状に分散させたものを用意し、該電解槽中に前記第1の配線層が形成された絶縁性基材を浸漬し、該第1の配線層と該電解槽の間に電界をかけ、該電界によるコロイドの電気泳動を利用して行うことを特徴とする請求項1に記載の半導体パッケージの製造方法。
- 前記有機樹脂に、高誘電率材料からなる無機フィラーを配合したものを用いることを特徴とする請求項3に記載の半導体パッケージの製造方法。
- 前記有機樹脂としてポリイミド樹脂を用いることを特徴とする請求項4に記載の半導体パッケージの製造方法。
- 前記無機フィラーとしてペロブスカイト構造のセラミック粉末を用いることを特徴とする請求項4に記載の半導体パッケージの製造方法。
- 請求項1又は2に記載の半導体パッケージの製造方法により製造されたことを特徴とする半導体パッケージ。
- 請求項7に記載の半導体パッケージにおいて前記外部接続端子が接合されている側と反対側の面に、半導体素子が、該半導体素子の電極端子が前記保護膜に形成された開口部から露出している前記導電体に電気的に接続されるように搭載されていることを特徴とする半導体装置。
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