KR101042464B1 - 전력 코어 장치 및 그 제조 방법 - Google Patents

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윌리암 보랜드
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이 아이 듀폰 디 네모아 앤드 캄파니
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Abstract

본 발명은 전력 코어를 포함하는 장치에 관한 것으로, 상기 전력 코어는 적어도 하나의 매립된 개별화 커패시터를 포함하고, 상기 매립된 개별화 커패시터는 적어도 제1 전극 및 제2 전극을 포함하며, 상기 매립된 개별화 커패시터는 반도체 장치의 적어도 하나의 Vcc(전력) 단자 및 적어도 하나의 Vss(접지) 단자가 각각 적어도 하나의 제1 전극 및 적어도 하나의 제2 전극에 직접 연결될 수 있도록 전력 코어의 외층에 위치되고, 개별화 커패시터의 제1 및 제2 전극은 각각 인쇄 배선 마더보드 내에 매립된 외부 평면 커패시터의 제1 및 제2 전극에 상호 연결된다.
인쇄 배선 기판, 커패시터, 전극, 반도체 장치, 포일 구조체

Description

전력 코어 장치 및 그 제조 방법{POWER CORE DEVICES AND METHODS OF MAKING THEREOF}
본 출원은 2005년 10월 21일자로 출원된 미국 가특허 출원 제60/729275호의 우선권을 주장하는 2006년 8월 31일자로 출원된 미국 특허 출원 제11/514094호의 우선권을 주장하는 출원이다.
본 기술 분야는 낮은 인덕턴스 및 높은 커패시턴스의 기능 둘 모두를 갖는 장치와, 그러한 장치를 유기 유전체 라미네이트 및 인쇄 배선 기판을 비롯한 전력 코어 패키지에 합체시키는 방법에 관한 것이다.
집적 회로(IC)를 포함하는 반도체 장치가 점점 더 높은 주파수 및 데이터 속도(data rate)로 그리고 더 낮은 전압으로 작동되므로, 전력 및 접지(복귀(return)) 라인에서의 노이즈 발생과 더 빠른 회로 스위칭(circuit switching)을 수용하기에 충분한 전류를 공급할 필요성이 점점 더 중요한 문제가 되고 있다. 낮은 노이즈 및 안정된 전력을 IC에 제공하기 위해서, 배전 시스템에서의 낮은 임피던스가 요구된다. 종래의 회로에서, 상호 병렬 연결된 추가적인 표면 실장 커패시터들을 사용함으로써 임피던스가 감소된다. 더 높은 작동 주파수(더 빠른 IC 스위칭 속도)는 IC에 대한 전압 응답 시간이 더 빨라져야 한다는 것을 의미한다. 더 낮은 작동 전압은 허용가능한 전압 변동(리플(ripple)) 및 노이즈가 더 작아질 것을 필요로 한다. 예를 들어, 마이크로프로세서 IC가 스위칭되어 작동을 시작함에 따라, 그것은 스위칭 회로를 지원하기 위한 전력을 필요로 한다. 만일 전압 공급 장치의 응답 시간이 너무 느리면, 마이크로프로세서는 허용가능한 리플 전압 및 노이즈 마진(noise margin)을 초과하는 전압 강하 또는 전력 저하(power droop)를 겪을 것이며 IC는 오작동할 것이다. 또한, IC에 전원이 공급될 때, 느린 응답 시간은 전력 오버슈트(power overshoot)로 이어질 것이다. 전력을 적절한 응답 시간 내에 제공 또는 흡수하기 위해 IC에 충분히 근접한 커패시터들을 사용함으로써 전력 저하 및 오버슈트가 허용가능한 한계치 내로 제어되어야 한다.
임피던스 감소 및 전력 저하 최소화 또는 오버슈트 감쇠를 위한 커패시터가 일반적으로 회로 성능을 개선하기 위해 가급적 IC에 근접하게 배치된다. 커패시터 배치에 대한 종래의 설계에 따르면, 커패시터가 IC 주위에 군집된 인쇄 배선 기판(PWB)의 표면에 실장된다. 대용량 커패시터(large value capacitor)는 전원 공급 장치 부근에 배치되고, 중용량 커패시터(mid-range value capacitor)는 IC와 전원 공급 장치 사이의 지점에 배치되고, 소용량 커패시터(small value capacitor)는 IC에 아주 가깝게 배치된다. 이러한 커패시터 분포는 전력이 전원 공급 장치로부터 IC로 이동할 때 전압 응답 시간을 줄이도록 설계된다.
도 1은 전형적인 커패시터 배치의 개략도이다. 전원 공급 장치, IC, 및 전술한 바와 같이 임피던스 감소와 전력 저하 최소화 및 오버슈트 감쇠에 각각 사용되는 대용량, 중용량 및 소용량 커패시터를 나타내는 커패시터(4, 6, 8)가 도시되 어 있다.
도 2는 PWB의 기판의 전력면 및 접지면으로의 표면 실장 기술(SMT) 커패시터(50, 60) 및 IC 장치(40)의 연결을 도시하는 정단면도이다. IC 소자(40)는 솔더 필렛(solder filet; 44)에 의해 랜드(land; 41)에 연결된다. 랜드(41)는 회로 라인(72, 73)에 의해 비아(via; 90, 100)의 패드(82)를 거쳐 도금 도통 홀 (plated-through hole)에 연결된다. 비아(90)는 도체 평면(120)에 전기적으로 연결되며, 비아(100)는 도체 평면(122)에 전기적으로 연결된다. 도체 평면(120, 122)은 하나가 전원 공급 장치의 전력 또는 전압 측에 연결되고 다른 하나가 전원 공급 장치의 접지 또는 복귀 측에 연결된다. 소용량 커패시터(50, 60)는 IC 소자(40)에 전기적으로 병렬 연결되는 방법으로 비아 및 도체 평면(120, 122)에 유사하게 전기적으로 연결된다. 모듈, 인터포저(interposer) 또는 패키지에 배치된 IC 소자들의 경우에, 그 모듈, 인터포저 또는 패키지가 부착되는 인쇄 배선 마더보드(printed wiring motherboard) 상에 대용량 및 중용량 커패시터가 존재할 수 있다.
상호 병렬 연결된 다수의 커패시터들이 전력 시스템 임피던스를 감소시키는 데 종종 필요하다. 이는 복잡한 전기적 라우팅(electrical routing)을 필요로 하며, 이는 회로 루프 인덕턴스의 증가로 이어진다. 이는 다시 임피던스를 증가시켜 전류 흐름을 억제시키고, 이럼으로써 표면 실장 커패시터의 유리한 효과를 저하시킨다. 주파수가 상승되고 작동 전압이 계속 강하됨에 따라, 증가된 전력이 더 빠른 속도로 공급되어야 하며, 이는 점점 더 낮은 인덕턴스 및 임피던스 레벨을 필요로 한다.
임피던스를 최소화하기 위해 상당한 노력이 있어 왔다. 호워드(Howard) 등에게 허여된 미국 특허 제5,161,086호는 임피던스 및 "노이즈"를 최소화하기 위한 한가지 방안을 제공하고 있다. 호워드 등의 특허는 커패시터 라미네이트(평면 커패시터)가 라미네이팅된 기판의 다수의 층들 내에 배치된 용량성 인쇄 회로 기판을 개시하고 있으며, 여기서 집적 회로와 같은 다수의 소자들은 차용 또는 공유 커패시턴스(borrowed or shared capacitance)를 이용하는 용량성 기능을 제공하도록 기판에 실장 또는 형성되고 커패시터 라미네이트(또는 다수의 커패시터 라미네이트)와 작동가능하게 결합된다. 그러나, 그러한 커패시터 배치에 대한 방안은 높은 커패시턴스를 제공하지 않으며 전압 응답을 반드시 향상시키지는 않는다. 향상된 전압 응답을 위해서는 커패시터가 IC에 더 근접하게 배치될 것을 필요로 한다. 더욱이, 커패시터 라미네이트를 단순히 IC에 더 근접하게 배치시키는 것은 높은 커패시턴스를 제공하는 만족스러운 기술적 해결책이 아닌데, 왜냐하면 이용가능한 총 커패시턴스가 불충분할 수 있기 때문이다.
차크라보르티(Chakravorty)에게 허여된 미국 특허 제6,611,419호는 스위칭 노이즈를 감소시키기 위해 커패시터를 매립하는 대안적인 방식을 개시하고 있다. 집적 회로 다이의 전력 공급 단자는 다층 세라믹 기판의 적어도 하나의 매립된 커패시터의 각각의 단자에 결합될 수 있다.
따라서, 본 발명자는 더 빠른 IC 스위칭 속도를 수용하도록 향상된 전압 응답과 조합하여 임피던스 감소를 가능하게 하는 전력 코어의 설계 및 제조 방법을 제공하고자 하였다. 본 발명은 그러한 장치 및 그러한 장치의 제조 방법을 제공한 다.
본 발명은 외층을 갖고 적어도 하나의 매립된 개별화 커패시터를 포함하는 전력 코어를 포함하는 전력 코어 장치에 관한 것으로, 상기 매립된 개별화 커패시터는 적어도 제1 매립된 개별화 커패시터 전극 및 제2 매립된 개별화 커패시터 전극을 포함하고, 상기 매립된 개별화 커패시터는 상기 전력 코어의 상기 외층에 위치되고, 상기 제1 매립된 개별화 커패시터 전극 및 상기 제2 매립된 개별화 커패시터 전극은 각각 반도체 장치의 적어도 하나의 Vcc(전력) 단자 및 적어도 하나의 Vss(접지) 단자에 직접 연결되고, 상기 제1 매립된 개별화 커패시터 전극 및 상기 제2 매립된 개별화 커패시터 전극은 각각 인쇄 배선 마더보드 내에 매립된 외부 평면 커패시터의 제1 외부 평면 커패시터 전극 및 제2 외부 평면 커패시터 전극에 상호 연결된다.
상세한 설명은 다음의 도면들을 참조할 것이며, 여기서 동일한 도면 부호는 동일한 요소를 가리킨다.
도 1은 임피던스 감소 및 전력 저하 감소 또는 오버슈트 감쇠를 위한 커패시터의 전형적인 종래 기술의 사용에 대한 개략도.
도 2는 임피던스 감소 및 전력 저하 감소 또는 오버슈트 감쇠에 사용되는 종래 기술의 표면 실장(SMT) 커패시터를 갖는 인쇄 배선 기판 조립체의 정단면도.
도 3은 펜티엄(Pentium)(등록상표) 4 프로세서 패키지와 같은 BGA 조립체의 레이아웃의 전형적인 Vcc(전력) 및 Vss(접지) 연결부 배치를 도시한 도면.
도 4는 개별화 커패시터의 전극 패드가 도 3에 도시된 레이아웃에 정렬되는 방법을 도시한 제1 실시예에 따른 전력 코어 장치의 일부의 평면도.
도 5는 외층의 커패시터의 전극이 인쇄 배선 마더보드 내의 평면 커패시터 라미네이트의 전극에 병렬로 연결되어 있는, 제1 실시예에 따른 전력 코어 장치의 일부의 정면도로서 도 4의 선 a-a를 따라 취한 단면도.
도 6은 외층의 커패시터의 전극이 인쇄 배선 마더보드 내의 평면 커패시터 라미네이트의 전극에 병렬로 연결되어 있는, 제1 실시예에 따른 전력 코어 장치의 일부의 정면도로서 도 4의 선 b-b를 따라 취한 단면도.
도 7은 외층의 커패시터의 전극이 인쇄 배선 마더보드 내의 평면 커패시터 라미네이트의 전극에 병렬로 연결되어 있는, 제1 실시예에 따른 전력 코어 장치의 일부의 정면도로서 도 4의 선 c-c를 따라 취한 단면도.
도 8A 내지 도 8G는 PWB의 금속 외층에 있는 포일상 소성된(fired-on-foil) 개별화 박막(thin-film) 커패시터를 제조하고 이 커패시터를 PWB 코어에 라미네이팅하는 방법을 도시한 도면.
도 9는 개별화 커패시터가 전력 코어 장치의 금속 외층에 있고 전력 코어 장치의 바닥 표면 상의 패드에 마이크로비아(microvia)에 의해 상호 연결되어 있는, 도 8 내지 도 8G의 방법에 따른 완성된 전력 코어 구조체의 정단면도.
본 명세서에 사용되는 바와 같이, "포일상 소성된 커패시터"(fired-on-foil capacitor)는 유전 상수가 높은 층을 형성하기 위해 증착된 유전층을 고온에서 금속성 포일 상에서 소성하여 유전체를 결정화 및 소결시킴으로써 형성되는 커패시터를 말한다. 커패시터를 형성하기 위해 유전체를 소성하기 전 또는 후에 상부 전극이 증착될 수 있다. 매립된 개별화 커패시터는 다른 방법에 의해 형성될 수 있으며 간단히 포일상 형성된다. 전형적으로, 소성 공정이 사용되며 따라서 "포일상 소성된"이라는 용어가 실시예에 사용되지만 그로 한정되는 것은 아니다.
본 명세서에 사용되는 바와 같이, "인쇄 배선 기판(PWB) 코어"라는 용어는 회로를 포함할 수 있는 적어도 하나의 프리프레그(prepreg)/금속 층을 포함하는 적어도 하나의 내층 PWB 라미네이트 구조체로부터 형성되는 인쇄 배선 기판 구조체를 말한다. PWB 코어는 전형적으로 코어에 빌드업되거나(built up) 순차적으로 추가되는 추가적인 금속/유전체 층들에 대한 기재(base)로서 사용된다.
본 명세서에 사용되는 바와 같이, "높은 유전 상수의 재료" 또는 "높은 K의 박막 커패시터 유전 재료"라는 용어는 벌크 유전 상수(bulk dielectric constant)가 500 초과이고 일반식 ABO3의 페로브스카이트형(perovskite-type) 강유전성 조성물을 포함할 수 있는 재료를 말한다. 그러한 조성물의 예는 BaTiO3, BaSrTiO3, PbTiO3, PbTiZrO3, BaZrO3, SrZrO3, 및 그 혼합물을 포함한다. A 및/또는 B 위치로 대안적인 원소를 치환함으로써, Pb(Mg1/3 Nb2/3)O3, Pb(Zn1/3 Nb2/3)O3 및 그 혼합물과 같은 다른 조성물도 또한 가능하다. 상기 조성물의 혼합 금속 변형(version)도 또한 적합하다.
본 명세서에 사용되는 바와 같이, "인쇄 배선 기판", "PWB" 또는 "인쇄 배선 기판 장치"라는 용어는 인터포저, 멀티칩 모듈, 에리어 어레이 패키지(area array package), 반도체 패키지, 시스템 온 패키지(system-on package), 시스템 인 패키지(system-in package) 등, 또는 그와 같이 사용되는 장치를 말한다.
본 명세서에 사용되는 바와 같이, "인쇄 배선 마더보드"라는 용어는 위에서 정의한 인쇄 배선 기판이 일반적으로 그 상에 배치되어 그에 상호 연결되는 큰 인쇄 배선 기판을 말한다. 인쇄 배선 마더보드는 전력 코어 외부의 평면 커패시터로서 기능하고 전력 코어의 매립된 개별화 커패시터(들)에 상호 연결되어 그에 전력을 공급하는 적어도 하나의 평면 커패시터(즉, 외부 평면 커패시터)를 포함한다. 인쇄 배선 마더보드 평면 커패시터는 제1 인쇄 배선 마더보드 평면 커패시터 전극 및 제2 인쇄 배선 마더보드 평면 커패시터 전극을 포함한다. 본 명세서에 사용되는 바와 같이 마더보드, 마더 보드 또는 인쇄 배선 마더보드는 기판 또는 카드를 포함한다.
본 명세서에 사용되는 바와 같이, "반도체 장치"라는 용어는 마이크로프로세서, 프로세서, 그래픽 프로세서, 메모리 컨트롤러, 입력/출력 컨트롤러, ASIC, 게이트 어레이 및 유사 기능을 수행하는 장치를 포함한다. 반도체 장치는 적어도 하나의 Vcc(전력) 단자 및 적어도 하나의 Vss(접지) 단자를 포함한다.
본 명세서에 사용되는 바와 같이, "전력 코어"라는 용어는 적어도 하나의 매립된 개별화 커패시터를 포함하며, 여기서 상기 전력 코어는 외층을 갖는다. 전력 코어의 외층은 반도체 장치에 가장 근접하게 배치된 전력 코어의 최외측 표면을 말 한다.
본 명세서에 사용되는 바와 같이, "평면 커패시터"라는 용어는 포일/유전체/포일 라미네이트 커패시터 구조체를 말하며, 여기서 양 포일은 공통 전극이다.
본 명세서에 사용되는 바와 같이, "개별화 커패시터"는 금속 포일 상에 형성된 개별 커패시터를 말한다. 다수의 개별화 커패시터들은 하나의 공통 전극을 구비하거나 구비하지 않을 수 있다.
본 명세서에 사용되는 바와 같이, "포일"이라는 용어는 일반적인 금속층, 도금 금속, 스퍼터링된 금속 등을 포함한다.
제1 실시예에 따르면, 전력 코어의 외층의 개별화 커패시터의 전극이 전력 코어 외부의 그리고 인쇄 배선 마더보드 내의 평면 커패시터의 전극에 병렬 연결되는 전력 코어 장치의 설계가 개시된다.
전력 코어 구조체의 개별화 커패시터는 마이크로프로세서와 같은 반도체 장치의 Vcc(전력) 단자 및 Vss(접지) 단자가 개별화 커패시터의 제1 및 제2 전극과 정렬되어 그에 직접 연결될 수 있도록 장치의 외층에 있도록 설계된다. 개별화 커패시터의 제2 전극은 공통일 수 있거나 또는 분리될 수 있다. 개별화 커패시터를 외층에 배치시킴으로써 낮은 인덕턴스 연결이 또한 제공된다.
이어서, 개별화 커패시터의 제1 및 제2 전극은 각각 인쇄 배선 마더보드에 매립된 외부 평면 커패시터의 전력면 및 접지면에 연결된다. 평면 커패시터는 전력면-접지면으로서 사용되며, 전력면-접지면 간격(separation)은 개별화 커패시터의 신속한 충전을 위해 커패시턴스 밀도를 최대화하도록 얇게 된다. 평면 커패시터 가 커서 개별화 커패시터에 상당한 전력을 공급하는 능력을 갖도록, 마더 보드는 개별화 커패시터가 존재하는 PWB에 비해 상당히 크다.
도 3은 펜티엄 4(등록상표) 프로세서 패키지와 같은 BGA 조립체용 인쇄 배선 기판으로의 Vcc(전력) 및 Vss(접지) 연결부의 전형적인 기계적 배치를 도시하고 있다. Vcc/Vss 단자는 전력 코어에 대한 집중 영역(area of focus)이다.
도 4는 본 실시예에 따른 전력 코어 장치의 관련 부분의 평면도를 도시하고 있다. 개별화 커패시터의 제1 전극(272) 및 제2 전극(270)의 둘 모두가 도 4에 윤곽이 도시되어 있다. 전극(272, 270)은 아래에 있는 금속 포일에 형성된 트렌치(trench; 265)에 의해 분리되며, 전력 코어 장치의 표면에 있게 된다. 제1 전극(272)은 프로세서 패키지의 Vcc(전력) 단자에 직접 연결되도록 설계된다. 제2 전극(270)은 프로세서 패키지의 Vss(접지) 단자에 직접 연결되도록 설계되며, 공통이다. 전극 패드(273, 271)의 크기는 전력 코어 장치의 표면에 도시된 솔더마스크(soldermask; 215)에 의해 한정된다.
도 5 내지 도 7은 각각 도 4의 선 a-a, 선 b-b 및 선 c-c를 따른 전력 코어 구조체의 상부의 정단면도이다. 도 5는 제1 실시예에 따른 인쇄 배선 마더보드 내의 평면 커패시터와 상호 연결되는 마이크로프로세서와 같은 부착된 반도체 장치를 갖는 전력 코어 장치의 정면도에서 선 a-a를 따른 부분 단면도이다. 반도체 장치(201)의 Vcc(전력) 단자는 개별화 커패시터의 제1 전극(272)의 솔더마스크(215) 형성 패드(273)(도 4에 도시됨)에 연결되며, 이러한 제1 전극은 이어서 전력 코어의 마이크로비아(241) 및 인쇄 배선 마더보드의 비아(242)에 의해 인쇄 배선 마더 보드 내의 평면 커패시터(340)의 전력면(285)에 연결된다. 반도체 장치(201)의 Vss(접지) 단자는 개별화 커패시터의 제2 전극(270)의 솔더마스크(215) 형성 패드(271)(도 4에 도시됨)에 연결되며, 이러한 제2 전극은 이어서 인쇄 배선 마더보드 내의 평면 커패시터(340)의 접지면(280)에 연결된다. 도 6은 제1 실시예에 따른 인쇄 배선 마더보드 내의 평면 커패시터와 상호 연결되는 부착된 반도체 장치를 갖는 전력 코어 장치의 정면도에서 선 b-b를 따른 부분 단면도이다. 마이크로프로세서(201)의 Vcc(전력) 단자는 개별화 커패시터의 제1 전극(272)의 솔더마스크(215) 형성 패드(231)(도 4에 도시됨)에 연결되며, 이러한 제1 전극은 이어서 전력 코어의 마이크로비아(241) 및 인쇄 배선 마더보드의 비아(242)에 의해 인쇄 배선 마더보드 내의 평면 커패시터(340)의 전력면(285)에 연결된다. 도 7은 제1 실시예에 따른 인쇄 배선 마더보드 내의 평면 커패시터와 상호 연결되는 부착된 마이크로프로세서를 갖는 전력 코어 장치의 정면도에서 선 c-c를 따른 부분 단면도이다. 반도체 장치(201)의 Vss(접지) 단자는 개별화 커패시터의 공통 제2 전극(270)의 솔더마스크(215) 형성 패드(271)(도 4에 도시됨)에 연결되며, 이러한 제2 전극은 이어서 전력 코어의 마이크로비아(241) 및 인쇄 배선 마더보드의 비아(242)에 의해 인쇄 배선 마더보드 내의 평면 커패시터(340)의 접지면(280)에 연결된다.
전술한 전력 코어는 개별화 커패시터를 포함한 포일이 여러 가지 재료들로 형성될 수 있게 한다. 일반적으로, 포일상 소성 기술은 바람직하게는 비교적 높은 온도(전형적으로, 700℃ 내지 1400℃)에서 소성되어 소결된 세라믹 커패시터를 형성하는 세라믹 조성물을 사용하여 포일 상에 개별화 세라믹 커패시터를 제조하는 데 이용될 수 있다. 그러한 커패시터는 박막 또는 후막 방식으로 형성될 수 있다. 상기 포일상 소성된 커패시터를 포함하는 포일은 표준 인쇄 배선 기판 라미네이션 공정을 이용하여 PWB 코어에 라미네이팅되어 전력 코어 구조체를 형성할 수 있다.
상기의 전력 코어는 인쇄 배선 마더보드 내에 매립된 평면 커패시터에 상호 연결된다. 인쇄 배선 마더보드는 일반적으로 개별화 커패시터를 포함하는 PWB보다 상당히 크고, 따라서 평면 커패시터는 면적이 크게 형성될 수 있어서 개별화 커패시터에 더 많은 향상된 전력 공급을 지원할 수 있다.
평면 커패시터는 여러 가지 재료들을 사용하여 형성될 수 있다. 그러한 재료는 금속 포일-유전체-금속 포일 라미네이트 구조체를 포함할 수 있으며, 여기서 유전체는 유기층, 세라믹 충전 유기층 또는 세라믹 층을 포함할 수 있다. 다수의 평면 커패시터 층들도 또한 사용될 수 있다. 그러한 유전체는 향상된 커패시턴스 밀도를 위해 예컨대 4 마이크로미터 내지 25 마이크로미터의 얇은 층으로서 제조될 것이다. 평면 커패시터는 일반적으로 대칭을 위해 인쇄 배선 마더보드의 상부층 및 하부층에 위치할 것이다. 적합한 평면 커패시터 라미네이트는 이. 아이. 듀폰 디 네모아 앤드 컴퍼니(E. I. du Pont de Nemours and Company)로부터 구매가능한 인테라((Interra™) HK 04 시리즈와, 이. 아이. 듀폰 디 네모아 앤드 컴퍼니로부터 구매가능한 인테라 HK 11 시리즈와, 산미나(Sanmina)에 의해 면허를 받은 라미네이트 제조업자(laminators)로부터 구매가능한 BC-2000 및 BC-1000과, 오크-미쯔이 테크놀로지즈(Oak-Mitsui Technologies)로부터 구매가능한 파라드플렉스(FaradFlex) 시리즈와, 롬 앤드 하스 일렉트로닉 머티리얼즈(Rohm and Haas Electronic Materials)로부터 구매가능한 인사이트 임베디드 커패시터(InSite™ Embedded Capacitor) 시리즈와, 고울드 일렉트로닉스(Gould Electronics)로부터 구매가능한 티씨씨(TCC™)와, 쓰리엠(3M)의 씨-플라이(C-Ply)를 포함한다.
상기의 실시예에 따르면, 낮은 임피던스 및 높은 커패시턴스 기능 둘 모두는 단일 전력 코어 구조체에 합체될 수 있어, 감소된 전압 리플을 갖는 더 낮은 전압에서 고속 IC의 작동을 가능하게 한다. 또한, 개별화 커패시터에 전력을 공급하는 인쇄 배선 마더보드 내의 평면 커패시터는 개별화 커패시터를 포함하는 PWB에 비해 클 수 있다. 더욱이, SMT 장치와 관련되는 솔더 조인트를 제거할 수 있어 신뢰도를 향상시킬 수 있다.
일반적으로, 도면의 여러 특징부들은 반드시 축척대로 도시되지는 않는다. 여러 특징부들의 치수는 본 발명의 실시예를 더욱 명확하게 예시하기 위해 확대 또는 축소될 수 있다.
도 8A 내지 도 8G는 포일상 소성된 개별화 커패시터를 제조하여 이들을 PWB 코어 구조체에 라미네이팅하는 방법을 도시하고 있다. 도 8D는 포일상 소성된 커패시터의 평면도이다. 도 8G는 포일 에칭 후의 개별화 커패시터의 평면도로서, 아래에서 그리고 PWB 내에서 본 평면도이다. 커패시터 레이아웃을 예시하기 위해, 도 3 및 도 4의 선 a-a, 선 b-b 및 선 c-c가 도 8G의 평면도에 도시되어 있다. 도 8A 내지 도 8G는 유전체가 단지 원하는 영역에서만 금속 포일 상으로 선택적으로 증착되는 방법을 도시하고 있다. 전력 코어의 대안적인 설계는 상기 개별화 커패시터를 대안적인 방식으로 형성하는 것을 포함할 수 있다. 예를 들어, 유전체는 금속 포일의 전체에 걸쳐 증착될 수 있고, 상부 전극은 일련의 평행판 개별화 커패시터들을 형성하도록 상기 유전체에 걸쳐 증착될 수 있다. 그러한 방식은 반도체 장치의 단자들을 각각의 전극에 연결시키기 위해 다양한 에칭 패터닝 및 비아 형성 방식을 필요로 할 것이다. 전극들은 동일한 방법으로 비아에 의해 마더 보드의 각각의 평면 커패시터 평면과 연결될 것이다. 이와 같은 대안적인 방법은 동일한 설계 요건을 달성할 수 있다.
본 발명의 일 실시예를 예시하기 위해 포일상 소성된 커패시터의 특정 예를 아래에서 설명한다.
도 8A는 개별화 커패시터를 제조하는 제1 단계의 측면도이다. 도 8A에서, 금속 포일(210)이 제공된다. 포일(210)은 본 산업 분야에서 일반적으로 입수가능한 유형일 수 있다. 예를 들어, 포일(210)은 구리, 구리-인바(invar)-구리, 인바, 니켈, 니켈 코팅 구리, 또는 유전체의 소성 온도를 초과하는 융점을 갖는 다른 금속일 수 있다. 바람직한 포일은 주로 구리 또는 니켈로 구성된 포일을 포함한다. 포일(210)의 두께는 예컨대 약 1 내지 100 마이크로미터, 바람직하게는 3 내지 75 마이크로미터, 가장 바람직하게는 약 9.4 g (1/3 oz) 내지 28.3 g (1 oz)의 구리 포일에 해당하는 12 내지 36 마이크로미터의 범위일 수 있다. 적합한 구리 포일의 일례는 오크-미쯔이로부터 얻을 수 있는 PLSP 등급의 1 온스 구리 포일이다. 적합한 니켈 포일의 일례는 올포일즈(Allfoils)로부터 얻을 수 있는 니켈 포일(Nickel Foil) 201이다.
도 8B에서, 커패시터 유전 재료가 금속 포일(210) 상으로 증착되어 커패시터 유전층(220)을 형성한다. 커패시터 유전 재료는 예컨대 적합한 높은 유전 상수의 재료를 마스크를 통해 스퍼터링함으로써 증착되어 유전 영역을 형성할 수 있다. 다른 증착 방법은 높은 유전 상수의 재료의 화학 용액을 사용하여 포일의 원하는 영역을 코팅하는 것을 포함한다. 다른 방법들도 적절할 수 있다.
높은 유전 상수의 (K가 높은) 재료는 500 초과의 벌크 유전 상수를 갖고 일반식 ABO3의 페로브스카이트형 강유전성 조성물을 포함할 수 있는 재료로서 기술될 수 있다. 그러한 조성물의 예는 BaTiO3, SrTiO3, PbTiO3, PbTiZrO3, BaZrO3 SrZrO3, 및 그 혼합물을 포함하지만 그로 한정되지는 않는다. A 및/또는 B 위치로 대안적인 원소를 치환함으로써, Pb(Mg1/3 Nb2/3)O3, Pb(Zn1/3 Nb2/3)O3 및 그 혼합물과 같은 다른 조성물도 또한 가능하다. 높은 K의 적합한 재료는 티탄산바륨(BaTiO3)이다. 상기의 조성물의 도핑 및 혼합된 금속 변형도 또한 적합하다. 도핑 및 혼합은 우선적으로 재료가 "X7R" 또는 "Z5U" 표준과 같은 산업 규정(industry definition)을 충족하도록, 예를 들어 필요로 하는 커패시턴스 온도 계수(temperature coefficient of capacitance; TCC)와 같은 필요로 하는 최종 사용 특성 사양(specification)을 달성토록 수행된다.
이어서, 커패시터 유전층(220)이 소성된다. 소성 온도는 700℃ 내지 1400℃의 범위일 수 있다. 소성 온도는 아래에 있는 금속 포일의 융점 및 유전체에 요망되는 미세구조 형성에 좌우된다. 예를 들어, 구리와 니켈의 융점으로 인해, 구리에 대해 적합한 상한 소성 온도는 대략 1050℃이지만 니켈에 대해서는 1400℃만큼 높을 수 있다. 소성 중, 유전체는 500 내지 700℃의 온도 범위에서 결정화되며, 추가적인 가열은 유전체를 치밀화시켜 결정립 성장을 촉진시킨다. 소성은 금속 포일의 산화 방지에 충분할 만큼 산소 함량이 낮은 보호 또는 환원 분위기(protective or reducing atmosphere) 하에서 수행된다. 선택되는 정확한 분위기는 온도 및 아래에 있는 금속성 포일에 좌우될 것이다. 그러한 보호 분위기는 문헌[publication " F. D.Richardson and J.H.E. Jeffes, J. Iron Steel Inst., 160, 261 (1948)]에 개시된 온도 계산치 또는 다이어그램의 함수로서 산화물 형성 표준 자유 에너지(standard free energy of formation of oxide)로부터 열역학적으로 유도될 수 있다. 예를 들어, 아래에 있는 금속성 포일로서 구리를 사용하여 700℃, 900℃ 및 1050℃에서 소성하는 것은 구리의 산화 방지를 위해 각각 대략 4.1E-6 ㎩ (4 × 10-11 atm), 0.0037 ㎩ (3.7 × 10-8 atm) 및 0.16 ㎩ (1.6 × 10-6 atm) 미만의 산소(PO2) 분압을 필요로 할 것이다.
도 8C에서, 전극(230)이 유전층(220) 상에 형성된다. 전극(230)은 예컨대 스퍼터링에 의해 형성될 수 있지만, 다른 방법도 가능하다. 일반적으로, 유전층(220)의 표면적은 전극(230)의 표면적보다 커야 한다. 전극(230)은 전형적으로 유전체의 소성 후에 증착된다. 그러나, 몇몇 경우에, 전극은 유전체의 소성 전에 증착될 수도 있다.
도 8D는 도 8C의 물품의 평면도이다. 도 8D에, 포일(210) 상의 4개의 유전층(220) 및 4개의 전극(230)이 도시되어 있다. 그러나, 반도체 장치의 전력 및 접 지 단자에 부합되는 여러 가지 패턴에서 임의의 개수의 유전층(220) 및 전극(230)이 포일(210) 상에 배열될 수 있다.
포일상 커패시터(capacitor-on-foil) 구조체는 전도될 수 있으며, 유전층(220) 및 전극층(230)을 포함하는 포일의 구성요소 면이 프리프레그(360) 및 금속 포일(310)을 포함하는 PWB 코어에 라미네이팅되어, 도 8E에 도시된 전력 코어 구조체를 형성한다. 라미네이션은 예컨대 표준 인쇄 배선 기판 공정에서 FR4 에폭시 프리프레그를 사용하여 수행될 수 있다. 일 실시예에서, 에폭시 프리프레그 타입 106이 사용될 수 있다. 적합한 라미네이션 조건은 94.8 ㎪ (28 수은주 인치)로 소기된 진공 챔버에서 1시간 동안 1.43 ㎫ (208 psig)에서 185℃일 수 있다. 에폭시가 라미네이션 판과 함께 접착되는 것을 방지하기 위해서, 실리콘 고무 프레스 패드 및 평활한 PTFE 충전 유리 이형 시트가 포일(210, 310)과 접촉될 수 있다. 유전체 프리프레그 및 라미네이트 재료는 예를 들어 표준 에폭시, 높은 Tg의 에폭시, 폴리이미드, 폴리테트라플루오로에틸렌, 시아네이트 에스테르 수지, 충전된 수지 시스템, BT 에폭시, 및 전기 절연을 제공하는 다른 수지 및 라미네이트와 같은 임의의 유형의 유전 재료일 수 있다. 에폭시가 회로층들 사이에서 라미네이션 판과 함께 접착되는 것을 방지하기 위해서 이형 시트가 포일과 접촉할 수 있다. 생성된 구조체는 일측에서 포일(210)에 의해 그리고 타측에서 포일(310)에 의해 봉지된다.
도 8F에 의하면, 라미네이션 후, 포토레지스트(photo-resist)가 (도 8E에 도시된 바와 같은) 포일(210, 310)에 도포된다. 포토레지스트가 이미지화되어 현상 되며, 금속 포일이 에칭되고, 포토레지스트가 표준 인쇄 배선 기판 공정 조건을 이용하여 박리된다. 에칭은 포일(210)에 트렌치(265)를 형성하며, 이러한 트렌치는 제1 전극(230)과 포일(210) 간의 전기 접촉을 차단시켜, 포일(210)로부터 2개의 표면 전극(270, 272)을 생성한다. 이때, 마이크로비아(241)가 또한 천공되고 도금된다. 신호 또는 전력 분배 회로로서 사용될 수 있는 임의의 관련 회로가 또한 포일(210)로부터 생성된다. 에칭은 또한 포일(310)로부터 패드(275) 및 임의의 관련 회로를 생성한다.
도 8G는 포일 에칭 후의 개별화 커패시터의 평면도이다. 도 8G는 도 8F의 PWB 내에서 그리고 아래에서 본 도면이다. 도 3 및 도 4의 선 a-a, 선 b-b 및 선 c-c가 마이크로프로세서 단자에 대한 유전층(220), 전극(270, 272) 및 마이크로비아(241)의 레이아웃을 도시하기 위해 평면도에 도시되어 있다.
도 9는 전력 코어(5000)의 최종 실시예의 포토마스크 형성 패드(271, 272)의 형성을 위해 솔더마스크(215)가 도 8F에 도시된 물품에 추가된 후의 정단면도를 도시하고 있다.
전력 코어 구조체(5000)는 적어도 하나의 신호층과 상호 연결될 수 있다. 따라서, 전력 코어 구조체는 또한 반도체 장치 신호 단자와 정렬된 신호 연결 패드를 표면에 구비할 수 있다.
전력 코어(5000)는 추가의 층 및 회로를 포함할 수 있고, 라미네이션 및 빌드업(build-up) 공정의 조합과 같은 다른 시퀀스(sequence)에 의해 형성될 수 있는 것으로 이해되어야 한다.
본 발명의 전력 코어 장치는 적어도 하나의 신호층을 통해 상호 연결되는 전력 코어 구조체를 포함한다. 이러한 장치는 하나 초과의 신호층을 포함할 수 있으며, 여기서 신호층은 전도성 비아를 통해 연결된다.
층들이 개별적으로 형성되어 한 단계로 라미네이팅되는 수직 상호 연결부(interconnect)의 예(비아 충전, 인쇄된, 에칭된, 도금된 범프(bump))가 본 발명에 사용될 수 있다.

Claims (9)

  1. 외층을 갖고 다수의 매립된 개별화 커패시터를 포함하는 적어도 하나의 매립된 개별화 커패시터 층을 포함하는 전력 코어를 포함하며, 상기 다수의 매립된 개별화 커패시터는 적어도 제1 매립된 개별화 커패시터 전극 및 제2 매립된 개별화 커패시터 전극을 포함하는 커패시터를 각각 포함하고, 상기 다수의 매립된 개별화 커패시터는 상기 전력 코어의 상기 외층에 위치되고, 상기 적어도 하나의 매립된 개별화 커패시터 층의 상기 다수의 매립된 개별화 커패시터의 상기 제1 매립된 개별화 커패시터 전극 및 상기 제2 매립된 개별화 커패시터 전극은 각각 반도체 장치의 적어도 하나의 Vcc(전력) 단자 및 적어도 하나의 Vss(접지) 단자에 각각 직접 연결되고, 상기 적어도 하나의 매립된 개별화 커패시터 층의 상기 다수의 매립된 개별화 커패시터의 상기 제1 매립된 개별화 커패시터 전극 및 상기 제2 매립된 개별화 커패시터 전극은 각각 상기 전력 코어가 위치한 인쇄 배선 마더보드 내에 매립된 외부 평면 커패시터의 제1 외부 평면 커패시터 전극 및 제2 외부 평면 커패시터 전극에 각각 상호 연결되고, 상기 인쇄 배선 마더보드는 상기 다수의 매립된 개별화 커패시터에 전하를 공급하는 역할을 하는, 인쇄 배선 기판 장치.
  2. 제1항에 있어서, 상기 반도체 장치는 마이크로프로세서인 인쇄 배선 기판 장치.
  3. 제1항에 있어서, 상기 전력 코어는 적어도 하나의 신호층에 상호 연결되는 인쇄 배선 기판 장치.
  4. 포일 면 및 구성요소 면을 구비한 적어도 하나의 포일상 소성된 개별화 커패 시터(fired-on-foil singulated capacitor)를 포함하는 적어도 하나의 포일 구조체를 제공하는 단계,
    상기 포일 구조체의 상기 구성요소 면을 인쇄 배선 기판 코어에 라미네이팅하는 단계,
    상기 포일 구조체의 상기 포일 면을 에칭하는 단계, 및
    상기 개별화 커패시터가 마더 보드의 평면 커패시터에 연결될 수 있도록 마이크로비아(microvia) 및 패드를 형성하는 단계를 포함하는 인쇄 배선 기판 장치의 제조 방법.
  5. 제3항에 있어서, 신호층은 커패시터 포일을 에칭함으로써 또는 추가의 금속층을 전력 코어 내에 합체시킴으로써 형성되는 인쇄 배선 기판 장치.
  6. 제5항에 있어서, 층들이 전도성 비아(via)를 통해서 상호연결되는 인쇄 배선 기판 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 추가의 수동 구성요소가 상기 전력 코어의 외부에서 전력 코어에 연결되는 인쇄 배선 기판 장치.
  8. 제1항에 있어서, 적어도 하나의 매립된 개별화 커패시터 층을 포함하는 전력 코어가 상기 적어도 하나의 매립된 개별화 커패시터 층의 다수의 매립된 개별화 커패시터가 각각 상호 연결되는 인쇄 배선 마더보드 내에 매립된 외부 평면 커패시터보다 더 작은 면적을 가지는 인쇄 배선 기판 장치.
  9. 제1항에 있어서, 상기 적어도 하나의 매립된 개별화 커패시터 층의 다수의 매립된 개별화 커패시터가 각각 포일상 소성된 세라믹 커패시터인 인쇄 배선 기판 장치.
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