JP3400677B2 - プリント回路基板内に埋め込まれたキャパシタを作製する方法、及びその埋め込まれたキャパシタを有するプリント回路基板 - Google Patents
プリント回路基板内に埋め込まれたキャパシタを作製する方法、及びその埋め込まれたキャパシタを有するプリント回路基板Info
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Description
【０００１】
【発明の属する技術分野】本発明は、埋込み減結合容量
を有するプリント回路基板及びそのプリント基板を作成
する方法に関する。より詳細には、本発明は、予め穴あ
けまたはエッチングされ誘電材料で被覆された導体箔を
積層することによって作成される集積度の極めて高い減
結合容量を有するプリント回路基板に関する。予め穴あ
けまたはエッチングされた導体箔は、電圧面または接地
面の形である。導体箔を、誘電材料で被覆した後、電圧
面と接地面が交互になるように積み重ねる。交互のスタ
ックを、次に、他の信号面と貼り合わせて、所望の多層
回路基板を形成する。
を有するプリント回路基板及びそのプリント基板を作成
する方法に関する。より詳細には、本発明は、予め穴あ
けまたはエッチングされ誘電材料で被覆された導体箔を
積層することによって作成される集積度の極めて高い減
結合容量を有するプリント回路基板に関する。予め穴あ
けまたはエッチングされた導体箔は、電圧面または接地
面の形である。導体箔を、誘電材料で被覆した後、電圧
面と接地面が交互になるように積み重ねる。交互のスタ
ックを、次に、他の信号面と貼り合わせて、所望の多層
回路基板を形成する。
【０００２】
【従来の技術】電子回路は、抵抗、キャパシタ、インダ
クタ、ダイオード、電気機械式スイッチ、トランジスタ
など多数（膨大な数になることもある）の部品を含む。
電子部品の高密度実装は、コンピュータ内の大量のデー
タへの高速アクセスを可能にするのに特に重要である。
また、高密度の電子回路パッケージは、高周波装置や通
信装置においても重要である。部品を接続して回路を形
成し、回路を接続して機能装置を形成する。接続によっ
て電力と信号が分配される。多層電子回路パッケージに
おいては、装置の動作要件に応じて、パッケージのいく
つかの層が電力面として働き、他の層が信号面として働
く。装置は、機械的支持と構造的保護を必要とする。回
路自体は、動作するために電気エネルギーを必要とす
る。しかし、動作中の装置は、熱または熱エネルギーを
発生し、装置が機能を停止しないようにこれを放散しな
ければならない。さらに、多数の部品からなる高密度パ
ッケージは、装置の性能を高めることができるが、電力
消費部品によって発生する熱が、装置の性能及び信頼性
に悪影響を及ぼすことがある。悪影響は、抵抗率の増大
のような電気的問題と、温度上昇によって生じる熱応力
のような機械的問題から生じる。
クタ、ダイオード、電気機械式スイッチ、トランジスタ
など多数（膨大な数になることもある）の部品を含む。
電子部品の高密度実装は、コンピュータ内の大量のデー
タへの高速アクセスを可能にするのに特に重要である。
また、高密度の電子回路パッケージは、高周波装置や通
信装置においても重要である。部品を接続して回路を形
成し、回路を接続して機能装置を形成する。接続によっ
て電力と信号が分配される。多層電子回路パッケージに
おいては、装置の動作要件に応じて、パッケージのいく
つかの層が電力面として働き、他の層が信号面として働
く。装置は、機械的支持と構造的保護を必要とする。回
路自体は、動作するために電気エネルギーを必要とす
る。しかし、動作中の装置は、熱または熱エネルギーを
発生し、装置が機能を停止しないようにこれを放散しな
ければならない。さらに、多数の部品からなる高密度パ
ッケージは、装置の性能を高めることができるが、電力
消費部品によって発生する熱が、装置の性能及び信頼性
に悪影響を及ぼすことがある。悪影響は、抵抗率の増大
のような電気的問題と、温度上昇によって生じる熱応力
のような機械的問題から生じる。
【０００３】高密度パッケージでは、必然的に、多層電
子回路パッケージ内の層間の配線密度を上げ絶縁被覆を
薄くする必要がある。多層パッケージ内の層は、ビア及
びスルーホールによって電気的に接続される。「ビア」
という用語は、多層電子回路パッケージ内の隣接した層
の間の導電性経路に使用される。「スルーホール」とい
う用語は、隣接していない層まで延びる導電性経路に使
用される。高密度パッケージにおいて、スルーホールは
直径が次第に小さくなり、各層のスルーホールは正確に
位置合わせしなければならない。
子回路パッケージ内の層間の配線密度を上げ絶縁被覆を
薄くする必要がある。多層パッケージ内の層は、ビア及
びスルーホールによって電気的に接続される。「ビア」
という用語は、多層電子回路パッケージ内の隣接した層
の間の導電性経路に使用される。「スルーホール」とい
う用語は、隣接していない層まで延びる導電性経路に使
用される。高密度パッケージにおいて、スルーホールは
直径が次第に小さくなり、各層のスルーホールは正確に
位置合わせしなければならない。
【０００４】したがって、チップ、モジュール、回路カ
ード、回路基板及びこれらの組合せなどの電子回路パッ
ケージは、最適な性能を得るためにいくつかの要件に適
合しなければならない。パッケージは、部品及び配線を
支持し保護できるよう構造的に十分丈夫でなければなら
ない。さらに、パッケージは、熱を放散できなければな
らず、部品の熱膨張率と調和する熱膨張率をもたなけれ
ばならない。最後に、商業的に有用であるには、パッケ
ージは安価に作成でき保守が容易でなければならない。
ード、回路基板及びこれらの組合せなどの電子回路パッ
ケージは、最適な性能を得るためにいくつかの要件に適
合しなければならない。パッケージは、部品及び配線を
支持し保護できるよう構造的に十分丈夫でなければなら
ない。さらに、パッケージは、熱を放散できなければな
らず、部品の熱膨張率と調和する熱膨張率をもたなけれ
ばならない。最後に、商業的に有用であるには、パッケ
ージは安価に作成でき保守が容易でなければならない。
【０００５】電子回路パッケージは、デジタル回路でも
アナログ回路でも使用されるが、デジタル回路に最も利
用される。デジタル回路においては、第１の離散電圧値
近くの狭い帯域が論理値「０」に対応し、第２の離散電
圧値近くの別の狭い帯域が論理値「１」に対応する。こ
のような特性を有する信号が、「デジタル信号」であ
る。デジタル情報の処理は、このようなデジタル信号の
伝送、蓄積及び追加に依存する。
アナログ回路でも使用されるが、デジタル回路に最も利
用される。デジタル回路においては、第１の離散電圧値
近くの狭い帯域が論理値「０」に対応し、第２の離散電
圧値近くの別の狭い帯域が論理値「１」に対応する。こ
のような特性を有する信号が、「デジタル信号」であ
る。デジタル情報の処理は、このようなデジタル信号の
伝送、蓄積及び追加に依存する。
【０００６】デジタル情報の処理において、信号が、あ
る２進レベルから別の２進レベルに変化する。この変化
は、理想的には、「階段関数」として伝送される。しか
し、この理想的な階段関数は、その伝送線やパッケージ
内のその他の伝送線における抵抗、容量、インダクタン
ス、伝送線効果のために歪む。さらに、この階段関数
は、理想的なものでも歪んだものでも、回路パッケージ
内の他の伝送線上に、他のひずみ及びスプリアス信号、
すなわち雑音及び誘導信号を引き起こす。したがって、
デジタル回路から雑音をフィルタリングしなければなら
ない。
る２進レベルから別の２進レベルに変化する。この変化
は、理想的には、「階段関数」として伝送される。しか
し、この理想的な階段関数は、その伝送線やパッケージ
内のその他の伝送線における抵抗、容量、インダクタン
ス、伝送線効果のために歪む。さらに、この階段関数
は、理想的なものでも歪んだものでも、回路パッケージ
内の他の伝送線上に、他のひずみ及びスプリアス信号、
すなわち雑音及び誘導信号を引き起こす。したがって、
デジタル回路から雑音をフィルタリングしなければなら
ない。
【０００７】フィルタリングは、デジタル回路パッケー
ジ内では、適当なＲＣ時定数及び帯域通過特性の内部Ｒ
Ｃフィルタ回路を設け、それにより、信号線を、たとえ
ば電力線や接地線または他の信号線と容量的に結合また
は減結合することによって達成できる。
ジ内では、適当なＲＣ時定数及び帯域通過特性の内部Ｒ
Ｃフィルタ回路を設け、それにより、信号線を、たとえ
ば電力線や接地線または他の信号線と容量的に結合また
は減結合することによって達成できる。
【０００８】埋込み減結合容量を提供する試みは、当技
術分野で周知である。たとえば、ラウファ（Lauffer）
他の米国特許第５０２７２５３号では、第１の信号コア
に電線で接続された第１の電極と、第２の信号コアに電
線で接続された第２の電極とを含む集積埋込みキャパシ
タが提供されている。第２の電極は、第１の電極と、少
なくとも部分的に重なっているが誘電材料の薄膜によっ
て分離されている。２つの電極と誘電材料の薄膜が、集
積埋込みキャパシタを画定する。
術分野で周知である。たとえば、ラウファ（Lauffer）
他の米国特許第５０２７２５３号では、第１の信号コア
に電線で接続された第１の電極と、第２の信号コアに電
線で接続された第２の電極とを含む集積埋込みキャパシ
タが提供されている。第２の電極は、第１の電極と、少
なくとも部分的に重なっているが誘電材料の薄膜によっ
て分離されている。２つの電極と誘電材料の薄膜が、集
積埋込みキャパシタを画定する。
【０００９】ルーカス（Lucas）の米国特許第５２６１
１５３号では、プリント回路基板の内部にキャパシタ素
子を形成する方法が提供されている。この特許は、導体
箔を両側に貼りつけて、プリント回路基板内に１つの層
として組み込んで未硬化誘電体シートを配置することを
開示している。
１５３号では、プリント回路基板の内部にキャパシタ素
子を形成する方法が提供されている。この特許は、導体
箔を両側に貼りつけて、プリント回路基板内に１つの層
として組み込んで未硬化誘電体シートを配置することを
開示している。
【００１０】上記特許の方法は、導体箔のクリアランス
・ホールを各導体箔上のパターン形成されたフォトレジ
スト材料を介して個別にエッチングすることにより画定
しなければならない。本発明は、多量の箔を一緒に積み
重ねて同時に穴あけまたは打ち抜きすることを可能に
し、それにより、低コストのパッケージを作成する。さ
らに、上記特許の方法は、薄い誘電材料のガラス・ファ
イバに沿った樹枝状銅メッキによって面と面とが短絡す
る信頼性の問題が生じる。本発明の非ガラス誘電体は、
画定された樹枝状銅経路を含まない。
・ホールを各導体箔上のパターン形成されたフォトレジ
スト材料を介して個別にエッチングすることにより画定
しなければならない。本発明は、多量の箔を一緒に積み
重ねて同時に穴あけまたは打ち抜きすることを可能に
し、それにより、低コストのパッケージを作成する。さ
らに、上記特許の方法は、薄い誘電材料のガラス・ファ
イバに沿った樹枝状銅メッキによって面と面とが短絡す
る信頼性の問題が生じる。本発明の非ガラス誘電体は、
画定された樹枝状銅経路を含まない。
【００１１】
【発明が解決しようとする課題】本発明の一目的は、適
切なスイッチング刺激を提供するために、減結合された
接地バス（buss）と電力バスを有するプリント回路基板
を提供することである。
切なスイッチング刺激を提供するために、減結合された
接地バス（buss）と電力バスを有するプリント回路基板
を提供することである。
【００１２】本発明のもう１つの目的は、極めて高い減
結合容量値を有するプリント回路基板を提供することで
ある。
結合容量値を有するプリント回路基板を提供することで
ある。
【００１３】本発明の第３の目的は、集積された減結合
容量を有するプリント回路基板の製造方法を提供するこ
とである。
容量を有するプリント回路基板の製造方法を提供するこ
とである。
【００１４】
【課題を解決しようとする手段】したがって、第１の導
体箔を選択する段階と、誘電材料を選択する段階と、第
１の導体箔の少なくとも片面を誘電材料で被覆する段階
と、この被覆した箔を、誘電材料の被覆上の第２の導体
箔と一緒に積層する段階とを含む、電子回路パッケージ
に埋め込むキャパシタを作製する方法を提供する。ま
た、本発明に従って製作された埋込みキャパシタを少な
くとも１つ組み込んだ電子回路パッケージも特許請求す
る。
体箔を選択する段階と、誘電材料を選択する段階と、第
１の導体箔の少なくとも片面を誘電材料で被覆する段階
と、この被覆した箔を、誘電材料の被覆上の第２の導体
箔と一緒に積層する段階とを含む、電子回路パッケージ
に埋め込むキャパシタを作製する方法を提供する。ま
た、本発明に従って製作された埋込みキャパシタを少な
くとも１つ組み込んだ電子回路パッケージも特許請求す
る。
【００１５】本発明の利点は、提供されるキャパシタが
電子回路パッケージ内に埋め込まれ、面実装キャパシタ
の必要が削減または解消されることである。
電子回路パッケージ内に埋め込まれ、面実装キャパシタ
の必要が削減または解消されることである。
【００１６】さらに他の利点は、適切なスイッチング刺
激を提供するため、提供される埋込みキャパシタが接地
バス及び電力バスを減結合することである。
激を提供するため、提供される埋込みキャパシタが接地
バス及び電力バスを減結合することである。
【００１７】さらに他の利点は、提供される埋込みキャ
パシタを使用することにより、極めて高い減結合容量値
を有するプリント回路基板が得られることである。
パシタを使用することにより、極めて高い減結合容量値
を有するプリント回路基板が得られることである。
【００１８】本発明のその他の特徴及び利点は、添付の
図面及び実施形態に関して行う本発明の好ましい実施形
態について以下の説明において明らかになるであろう。
図面及び実施形態に関して行う本発明の好ましい実施形
態について以下の説明において明らかになるであろう。
【００１９】
【発明の実施の形態】本発明は、埋込み減結合容量を有
するプリント回路基板及びそれを作成する方法に関す
る。本発明において、予め穴あけまたはエッチングされ
誘電材料で被覆された導体箔をプリント回路基板内で積
層することによって、集積度の極めて高い減結合容量を
有するプリント回路基板が作成される。予め穴あけまた
はエッチングされた導体箔は、電圧面または接地面の形
である。誘電材料で被覆後、これらの導体箔を交互に積
み重ね（すなわち電圧面／接地面／電圧面）、他の信号
面と貼り合わせて、最終的な多層回路基板を作成する。
するプリント回路基板及びそれを作成する方法に関す
る。本発明において、予め穴あけまたはエッチングされ
誘電材料で被覆された導体箔をプリント回路基板内で積
層することによって、集積度の極めて高い減結合容量を
有するプリント回路基板が作成される。予め穴あけまた
はエッチングされた導体箔は、電圧面または接地面の形
である。誘電材料で被覆後、これらの導体箔を交互に積
み重ね（すなわち電圧面／接地面／電圧面）、他の信号
面と貼り合わせて、最終的な多層回路基板を作成する。
【００２０】本発明の好ましい実施形態では、導体箔の
材料は銅である。他の適切な導体箔は、銅／アンバー／
銅、アンバー、アルミニウム、及び絶縁体に予め貼り付
けた銅を含むが、そこだけに限られるものではない。
材料は銅である。他の適切な導体箔は、銅／アンバー／
銅、アンバー、アルミニウム、及び絶縁体に予め貼り付
けた銅を含むが、そこだけに限られるものではない。
【００２１】誘電体被覆は、標準の液体エポキシ、ポリ
イミド、テフロン、シアナート樹脂、粉末樹脂材料、ま
たは高い誘電率を有する充填剤入り樹脂系のうちの任意
の誘電材料でよい。導体箔の誘電材料による被覆は、ロ
ーラ、圧伸、粉末またはカーテン・コーティング、静電
または電気泳動付着、スクリーン印刷、吹付け、浸漬、
乾燥塗膜の転写など、当業界で周知のさまざまな方法で
行われる。これらの被覆方法はいずれも、均一で薄い
（０．００２５ｍｍ〜０．０７６ｍｍ（０．０００１イ
ンチ〜０．００３インチ））フィルムを提供することが
できる。複数の層を貼り合わせた後は、これらの被覆し
たフィルムの厚さはガラス布材料によって制限されな
い。
イミド、テフロン、シアナート樹脂、粉末樹脂材料、ま
たは高い誘電率を有する充填剤入り樹脂系のうちの任意
の誘電材料でよい。導体箔の誘電材料による被覆は、ロ
ーラ、圧伸、粉末またはカーテン・コーティング、静電
または電気泳動付着、スクリーン印刷、吹付け、浸漬、
乾燥塗膜の転写など、当業界で周知のさまざまな方法で
行われる。これらの被覆方法はいずれも、均一で薄い
（０．００２５ｍｍ〜０．０７６ｍｍ（０．０００１イ
ンチ〜０．００３インチ））フィルムを提供することが
できる。複数の層を貼り合わせた後は、これらの被覆し
たフィルムの厚さはガラス布材料によって制限されな
い。
【００２２】本発明を以下の２つの実施例によってさら
に説明する。第１の実施例では、高性能はんだマスク
（ＡＳＭ）の乾燥塗膜材料を使用して、本発明による集
積容量スタックを有する複合多層プリント回路基板を形
成した。従来の信号−信号コア及び信号−電圧コアを、
貼合せ及び回路化によって製作した。このような回路化
したコアを、酸化銅工程にかけて、複合体の貼合せ接着
力を強化した。さらに、本発明による銅箔／誘電体構造
物を、以下のように予め作成しておいた。
に説明する。第１の実施例では、高性能はんだマスク
（ＡＳＭ）の乾燥塗膜材料を使用して、本発明による集
積容量スタックを有する複合多層プリント回路基板を形
成した。従来の信号−信号コア及び信号−電圧コアを、
貼合せ及び回路化によって製作した。このような回路化
したコアを、酸化銅工程にかけて、複合体の貼合せ接着
力を強化した。さらに、本発明による銅箔／誘電体構造
物を、以下のように予め作成しておいた。
【００２３】１．３枚の１オンス両面処理済み銅箔を、
加工穴位置決めスロットを使って打ち抜いた。
加工穴位置決めスロットを使って打ち抜いた。
【００２４】２．３枚の銅シートに穴を開けた。このう
ち２枚のシート、スタックの一番上と一番下のシート
を、穴あけ機の上に積み重ねて、接地面のクリアランス
・ホール・パターンで穴あけした。３枚目のシートは、
多層プリント回路基板の中心で使用するために、電圧面
のクリアランス・パターンで穴あけした。
ち２枚のシート、スタックの一番上と一番下のシート
を、穴あけ機の上に積み重ねて、接地面のクリアランス
・ホール・パターンで穴あけした。３枚目のシートは、
多層プリント回路基板の中心で使用するために、電圧面
のクリアランス・パターンで穴あけした。
【００２５】３．誘電材料として、マイラー（Mylar）
・キャリア・シート付きの厚さ０．０５１ｍｍ（０．０
０２インチ）のＡＳＭ乾燥塗膜を選択した。この誘電材
料を、上側接地面銅箔の上面と、下側接地面銅箔の下面
と、中央の電圧面銅箔の両面に、熱間圧延によって貼り
合わせた。
・キャリア・シート付きの厚さ０．０５１ｍｍ（０．０
０２インチ）のＡＳＭ乾燥塗膜を選択した。この誘電材
料を、上側接地面銅箔の上面と、下側接地面銅箔の下面
と、中央の電圧面銅箔の両面に、熱間圧延によって貼り
合わせた。
【００２６】４．すべてのＡＳＭ被覆からマイラー・キ
ャリア・シートを剥がし、銅箔／ＡＳＭ構造物を、１５
０℃の炉に３０分間入れて、ＡＳＭから溶剤を除去し
た。
ャリア・シートを剥がし、銅箔／ＡＳＭ構造物を、１５
０℃の炉に３０分間入れて、ＡＳＭから溶剤を除去し
た。
【００２７】５．これらの銅箔／ＡＳＭ構造物を、予め
作製しておいたコア、ガラス布及び外部銅箔と共に位置
合わせピンの上に積み重ね、このスタックを１９０℃圧
力５００ｐｓｉの真空貼合せ工程にかけて、最終的な複
合多層基板を作成した。次に、この複合基板を、従来の
穴あけ、メッキ及び外部回路作成工程で処理し、互いに
平行な４つの容量面を有する完成基板を作成した。
作製しておいたコア、ガラス布及び外部銅箔と共に位置
合わせピンの上に積み重ね、このスタックを１９０℃圧
力５００ｐｓｉの真空貼合せ工程にかけて、最終的な複
合多層基板を作成した。次に、この複合基板を、従来の
穴あけ、メッキ及び外部回路作成工程で処理し、互いに
平行な４つの容量面を有する完成基板を作成した。
【００２８】乾燥し貼り合わせた後の完成基板のＡＳＭ
厚さは、一層あたり０．０２５ｍｍ（０．００１イン
チ）であった。基板の誘電率は３．５であった。得られ
た基板容量は、基板１ｃｍ2あたり２０．６ナノファラ
ッドであった。
厚さは、一層あたり０．０２５ｍｍ（０．００１イン
チ）であった。基板の誘電率は３．５であった。得られ
た基板容量は、基板１ｃｍ2あたり２０．６ナノファラ
ッドであった。
【００２９】図１は、実施例１で説明したようにして構
成したプリント回路基板を示す。図１において、穴あけ
した３枚の銅シートがそれぞれ、１０、１２、１４で示
されている。銅シート１０及び１４は、接地面のクリア
ランス・ホール・パターンで穴あけした。銅シート１２
は、電圧面のクリアランス・ホール・パターンで穴あけ
した。次に、ＡＳＭ乾燥塗膜シート１６を銅シート１０
の上面に貼り合わせた。ＡＳＭ乾燥塗膜シート１８及び
２０を、それぞれ銅シート１２の上面と下面に貼り合わ
せた。また、ＡＳＭ乾燥塗膜シート２２を、銅シート１
４の下面に貼り合わせた。次に、これらの銅シート／Ａ
ＳＭ乾燥塗膜構造物を、前述のように処理し、図１に示
したように積み重ねた。図１はまた、２つの回路付きコ
ア２４及び２６をそれぞれ示す。回路付きコア２４は、
上面に信号面２８を有し、下面にエッチングした銅箔シ
ート３０を有する。銅箔シート３０は、電圧パターンに
エッチングされている。プリント回路基板全体の上と下
の外側面は、エポキシ・ガラス３６及び３８と銅箔シー
ト４０及び４２の２つの層で囲まれる。
成したプリント回路基板を示す。図１において、穴あけ
した３枚の銅シートがそれぞれ、１０、１２、１４で示
されている。銅シート１０及び１４は、接地面のクリア
ランス・ホール・パターンで穴あけした。銅シート１２
は、電圧面のクリアランス・ホール・パターンで穴あけ
した。次に、ＡＳＭ乾燥塗膜シート１６を銅シート１０
の上面に貼り合わせた。ＡＳＭ乾燥塗膜シート１８及び
２０を、それぞれ銅シート１２の上面と下面に貼り合わ
せた。また、ＡＳＭ乾燥塗膜シート２２を、銅シート１
４の下面に貼り合わせた。次に、これらの銅シート／Ａ
ＳＭ乾燥塗膜構造物を、前述のように処理し、図１に示
したように積み重ねた。図１はまた、２つの回路付きコ
ア２４及び２６をそれぞれ示す。回路付きコア２４は、
上面に信号面２８を有し、下面にエッチングした銅箔シ
ート３０を有する。銅箔シート３０は、電圧パターンに
エッチングされている。プリント回路基板全体の上と下
の外側面は、エポキシ・ガラス３６及び３８と銅箔シー
ト４０及び４２の２つの層で囲まれる。
【００３０】図１において、互いに平行な４つの容量面
をそれぞれ４４、４６、４８、５０で示す。各容量面は
それぞれ、２つの導電性金属（銅）シートの間に誘電材
料を有する。
をそれぞれ４４、４６、４８、５０で示す。各容量面は
それぞれ、２つの導電性金属（銅）シートの間に誘電材
料を有する。
【００３１】第２の実施例では、８５重量％のＢａＴｉ
Ｏ3粒子／多官能性エポキシ樹脂系を使って、集積埋込
み容量を有する多層複合回路基板構造を作製した。プリ
ント回路基板を、以下のように製造した。
Ｏ3粒子／多官能性エポキシ樹脂系を使って、集積埋込
み容量を有する多層複合回路基板構造を作製した。プリ
ント回路基板を、以下のように製造した。
【００３２】１．信号−電圧コアと信号−信号コアを、
従来の貼合せ技術とサブトラクティブ・エッチング技術
によって作製した。
従来の貼合せ技術とサブトラクティブ・エッチング技術
によって作製した。
【００３３】２．粒子サイズ５ミクロン未満のＢａＴｉ
Ｏ3の粉末を、混合物の８５重量％の多官能性エポキシ
樹脂と混ぜた。混合を助け適切な被覆粘度を得るため
に、この混合物にメチルエチルケトン（「ＭＥＫ」）溶
剤を加えた。
Ｏ3の粉末を、混合物の８５重量％の多官能性エポキシ
樹脂と混ぜた。混合を助け適切な被覆粘度を得るため
に、この混合物にメチルエチルケトン（「ＭＥＫ」）溶
剤を加えた。
【００３４】３．第１のコアの下側（電圧）と第２のコ
アの上側（電圧）に、充填材入り樹脂系を厚さ約０．０
３８ｍｍ（０．００１５インチ）にローラ被覆した。被
覆後、コアを１４０℃の炉に５分間入れて残りのＭＥＫ
を除去した。
アの上側（電圧）に、充填材入り樹脂系を厚さ約０．０
３８ｍｍ（０．００１５インチ）にローラ被覆した。被
覆後、コアを１４０℃の炉に５分間入れて残りのＭＥＫ
を除去した。
【００３５】４．１オンス両面処理銅箔シートに、接地
面のクリアランス・ホール・パターンで穴あけした。
面のクリアランス・ホール・パターンで穴あけした。
【００３６】５．次に、被覆済みの２つのコアと穴あけ
した銅箔を、予め作製しておいた他のコアと共にスタッ
クに配置し、１８８℃、５００ｐｓｉで９０分間貼り合
わせ、集積埋込み容量面を有する多層積層物を作成し
た。
した銅箔を、予め作製しておいた他のコアと共にスタッ
クに配置し、１８８℃、５００ｐｓｉで９０分間貼り合
わせ、集積埋込み容量面を有する多層積層物を作成し
た。
【００３７】得られた構造物は、平行な２つの容量面を
有する。この得られた構造物は、厚さ０．０２５ｍｍ
（０．００１インチ）、誘電率４０、容量値基板面積１
ｍ2あたり１１．６マイクロファラッド（１平方インチ
あたり１８ナノファラッド）を有する。
有する。この得られた構造物は、厚さ０．０２５ｍｍ
（０．００１インチ）、誘電率４０、容量値基板面積１
ｍ2あたり１１．６マイクロファラッド（１平方インチ
あたり１８ナノファラッド）を有する。
【００３８】図２は、実施例２で説明したように構成し
たプリント回路基板を示す。図２において、２つのコア
は番号５２と５４が付けてある。コア５２は、上面に信
号面５６を有し、下面にエッチングされた銅電圧面５８
を有する。コア５４は、上側にエッチングされた銅電圧
面６０を有し、下側に信号面６２を有する。エッチング
された銅電圧面５８及び６０は共に、誘電材料で被覆さ
れてそれぞれ層６４及び６６を形成する。前述のよう
に、誘電材料は、ＢａＴｉＯ3粉末、多官能エポキシ樹
脂、及びＭＥＫ溶剤の充填材入り樹脂系である。誘電材
料は、ローラ被覆によって付着した。誘電材料層６４と
６６の間には、接地面のクリアランス・ホール・パター
ンで穴あけした両面処理銅箔シート６８がある。プリン
ト回路基板の外面は、エポキシ・ガラス７０及び７２と
銅箔シート７４及び７６の２つの層によって形成され
る。
たプリント回路基板を示す。図２において、２つのコア
は番号５２と５４が付けてある。コア５２は、上面に信
号面５６を有し、下面にエッチングされた銅電圧面５８
を有する。コア５４は、上側にエッチングされた銅電圧
面６０を有し、下側に信号面６２を有する。エッチング
された銅電圧面５８及び６０は共に、誘電材料で被覆さ
れてそれぞれ層６４及び６６を形成する。前述のよう
に、誘電材料は、ＢａＴｉＯ3粉末、多官能エポキシ樹
脂、及びＭＥＫ溶剤の充填材入り樹脂系である。誘電材
料は、ローラ被覆によって付着した。誘電材料層６４と
６６の間には、接地面のクリアランス・ホール・パター
ンで穴あけした両面処理銅箔シート６８がある。プリン
ト回路基板の外面は、エポキシ・ガラス７０及び７２と
銅箔シート７４及び７６の２つの層によって形成され
る。
【００３９】図２のプリント回路基板は、互いに平行な
２つの容量面７８及び８０を有する。
２つの容量面７８及び８０を有する。
【００４０】以上の実施例は、本発明の有用性を例示す
るプロセスとその結果得られる集積容量構造を２つだけ
示したものである。本発明を実施するために多くの方法
及び変形例が可能なことは当業者には明らかである。そ
の一部として以下のものが含まれるが、それだけに限ら
れるものではない。
るプロセスとその結果得られる集積容量構造を２つだけ
示したものである。本発明を実施するために多くの方法
及び変形例が可能なことは当業者には明らかである。そ
の一部として以下のものが含まれるが、それだけに限ら
れるものではない。
【００４１】１．高容積プロセスでは、銅箔をロール・
ツー・ロール法により誘電材料で被覆することができ
る。同様に、銅箔のクリアランス・ホールは、誘電体被
覆の前でも後でも、レジストレーション・ホール及びク
リアランス・ホールの順位付けと連動穿孔によって、ロ
ール形式で作製することができる。銅箔の圧延は、被覆
操作と打ち抜き操作の完了後に行うことになる。
ツー・ロール法により誘電材料で被覆することができ
る。同様に、銅箔のクリアランス・ホールは、誘電体被
覆の前でも後でも、レジストレーション・ホール及びク
リアランス・ホールの順位付けと連動穿孔によって、ロ
ール形式で作製することができる。銅箔の圧延は、被覆
操作と打ち抜き操作の完了後に行うことになる。
【００４２】２．誘電材料で銅箔の一面だけを被覆せず
に、貼り合わせる箔の両面を薄い誘電体層で被覆するこ
ともできる。この技術は、誘電体全体の厚さはあまり増
やさずに、誘電材料のピンホールの発生を最小限に抑え
る。
に、貼り合わせる箔の両面を薄い誘電体層で被覆するこ
ともできる。この技術は、誘電体全体の厚さはあまり増
やさずに、誘電材料のピンホールの発生を最小限に抑え
る。
【００４３】３．被覆銅箔を任意の数だけ積み重ねて所
望の容量値を達成することができる。
望の容量値を達成することができる。
【００４４】４．被覆箔を順に積み重ねるか、断面全体
を互い違いにして、一般にトリ・プレート構造と呼ばれ
るものを作製することができる。順次スタックでも互い
違いになったスタックでも、最終構造物内のメッキされ
たスルーホールによってすべての面が並列に容量結合さ
れる。
を互い違いにして、一般にトリ・プレート構造と呼ばれ
るものを作製することができる。順次スタックでも互い
違いになったスタックでも、最終構造物内のメッキされ
たスルーホールによってすべての面が並列に容量結合さ
れる。
【００４５】５．誘電体被覆は、未変性（unmodified）
樹脂または誘電率を高めた樹脂系中に、エポキシ樹脂、
ポリイミド、テフロン、シアナート（cyanates）、エポ
キシ・アクリレートはんだマスクなどを含むことができ
る。
樹脂または誘電率を高めた樹脂系中に、エポキシ樹脂、
ポリイミド、テフロン、シアナート（cyanates）、エポ
キシ・アクリレートはんだマスクなどを含むことができ
る。
【００４６】６．銅はプリント回路基板用の好ましい導
電性材料であるが、アルミニウム、アンバー及びこれら
を組み合わせた導電性材料を利用することもできる。
電性材料であるが、アルミニウム、アンバー及びこれら
を組み合わせた導電性材料を利用することもできる。
【００４７】本明細書では、説明のために特定の実施形
態及び実施例を記載したが、本発明の精神または範囲か
ら逸脱せずにさまざまな修正を加えることができる。
態及び実施例を記載したが、本発明の精神または範囲か
ら逸脱せずにさまざまな修正を加えることができる。
【００４８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４９】（１）電子回路パッケージ内に埋め込まれ
たキャパシタを作製する方法であって、第１の導体箔を
選択する段階と、第１の導体箔中でクリアランス・ホー
ルを画定する段階と、誘電材料を選択する段階と、第１
の導体箔の少なくとも片面を前記誘電材料で被覆する段
階と、被覆した前記箔を、前記誘電材料の被覆の上にク
リアランス・ホールを置いて第２の導体箔と共に積層す
る段階とを含む方法。 （２）第１及び第２の導体箔が、銅材料からなることを
特徴とする上記（１）に記載の方法。 （３）第１の導体箔上に誘電材料を被覆する段階が、さ
らに、誘電材料を、ローラ、圧伸、粉末またはカーテン
・コーティング、静電または電気泳動付着、スクリーン
印刷、吹付け、浸漬、または乾燥塗膜の転写によって付
着させることを特徴とする上記（１）に記載の方法。 （４）第１の導体箔上に被覆された誘電材料の層が、厚
さ０．０２５〜０．０７６ｍｍ（０．００１インチ〜
０．００３インチ）であることを特徴とする上記（１）
に記載の方法。 （５）第１の導体箔の両面が誘電材料で被覆されている
ことを特徴とする上記（１）に記載の方法。 （６）第２の導体箔の少なくとも片面が誘電材料で被覆
されていることを特徴とする上記（１）に記載の方法。 （７）第１及び第２の導体箔のクリアランス・ホール
が、穴あけによって画定されることを特徴とする上記
（１）に記載の方法。 （８）第１及び第２の導体箔のクリアランス・ホール
が、エッチングによって画定されることを特徴とする上
記（１）に記載の方法。 （９）第１及び第２の導体箔のクリアランス・ホール
が、打ち抜きによって画定されることを特徴とする上記
（１）に記載の方法。 （１０）貼合せ及び回路化によってそれぞれ作製した第
１のコア及び第２のコアと、第１のコアと第２のコアの
間に挟まれた１つまたは複数の埋込みキャパシタとを含
み、前記埋込みキャパシタが、少なくとも片面を誘電材
料で被覆した第１の導体箔と、第１の導体箔上の誘電材
料被覆の上にある第２の導体箔とを含むことを特徴とす
る電子回路パッケージ。 （１１）第２の導体箔の少なくとも片面が誘電材料で被
覆されていることを特徴とする上記（１０）に記載の電
子回路パッケージ。 （１２）第１の導体箔の両面が誘電材料で被覆されてい
ることを特徴とする上記（１０）に記載の電子回路パッ
ケージ。 （１３）電子回路パッケージ内に埋め込まれたキャパシ
タを作製する方法であって、第１の導体箔を選択する段
階と、第１の導体箔中にクリアランス・ホールを画定す
る段階と、粒子と多官能性エポキシ基材からなる誘電材
料を選択する段階と、第１の導体箔の第１の電圧側と第
２の導体箔の第２の電圧側に誘電材料をローラ塗布する
段階と、処理済みの第３の導体箔を、接地面のクリアラ
ンス・ホール・パターンで穴あけする段階と、被覆され
た第１の導体箔及び被覆された第２の導体箔を、穴あけ
された第３の導体箔と共に、予め作製した他のコアを含
むスタックに積み重ねる段階と、スタックを貼り合わせ
る段階とを含む方法。 （１４）第１の導体箔と第２の導体箔が銅からなること
を特徴とする上記（１３）に記載の方法。 （１５）誘電材料を、厚さ約０．０３８１ｍｍ（０．０
０１５インチ）に付着することを特徴とする上記（１
３）に記載の方法。 （１６）被覆された第１の導体箔及び被覆された第２の
導体箔を、被覆後かつスタックに貼り合わせる前に、約
１４０℃の炉内で約５分間乾燥することを特徴とする上
記（１３）に記載の方法。 （１７）穴あけされた第３の導体箔が、銅からなること
を特徴とする上記（１３）に記載の方法。 （１８）誘電材料が、テフロン、シアン酸エステル、Ｂ
Ｔエポキシ及びポリイミドを含む群から選択されること
を特徴とする上記（１３）に記載の方法。 （１９）貼合せ及び回路化によってそれぞれ作製された
第１のコア及び第２のコアと、第１の導体箔と、第２の
導体箔と、第１の導体箔と第２の導体箔のそれぞれの少
なくとも片面に被覆された誘電材料と、接地面のクリア
ランス・ホール・パターンで穴あけされた第３の導体箔
と、を含むプリント回路基板。 （２０）第１の導体箔及び第２の導体箔が、銅からなる
ことを特徴とする上記（１９）に記載のプリント回路基
板。 （２１）誘電材料が、約０．０３８１ｍｍ（０．００１
５インチ）の厚さに付着されることを特徴とする上記
（１９）に記載のプリント回路基板。 （２２）穴あけされた第３の導体箔が、銅からなること
を特徴とする上記（１９）に記載のプリント回路基板。 （２３）誘電材料が、テフロン、シアン酸エステル、Ｂ
Ｔエポキシ及びポリイミドを含む群から選択されること
を特徴とする上記（１９）に記載のプリント回路基板。
たキャパシタを作製する方法であって、第１の導体箔を
選択する段階と、第１の導体箔中でクリアランス・ホー
ルを画定する段階と、誘電材料を選択する段階と、第１
の導体箔の少なくとも片面を前記誘電材料で被覆する段
階と、被覆した前記箔を、前記誘電材料の被覆の上にク
リアランス・ホールを置いて第２の導体箔と共に積層す
る段階とを含む方法。 （２）第１及び第２の導体箔が、銅材料からなることを
特徴とする上記（１）に記載の方法。 （３）第１の導体箔上に誘電材料を被覆する段階が、さ
らに、誘電材料を、ローラ、圧伸、粉末またはカーテン
・コーティング、静電または電気泳動付着、スクリーン
印刷、吹付け、浸漬、または乾燥塗膜の転写によって付
着させることを特徴とする上記（１）に記載の方法。 （４）第１の導体箔上に被覆された誘電材料の層が、厚
さ０．０２５〜０．０７６ｍｍ（０．００１インチ〜
０．００３インチ）であることを特徴とする上記（１）
に記載の方法。 （５）第１の導体箔の両面が誘電材料で被覆されている
ことを特徴とする上記（１）に記載の方法。 （６）第２の導体箔の少なくとも片面が誘電材料で被覆
されていることを特徴とする上記（１）に記載の方法。 （７）第１及び第２の導体箔のクリアランス・ホール
が、穴あけによって画定されることを特徴とする上記
（１）に記載の方法。 （８）第１及び第２の導体箔のクリアランス・ホール
が、エッチングによって画定されることを特徴とする上
記（１）に記載の方法。 （９）第１及び第２の導体箔のクリアランス・ホール
が、打ち抜きによって画定されることを特徴とする上記
（１）に記載の方法。 （１０）貼合せ及び回路化によってそれぞれ作製した第
１のコア及び第２のコアと、第１のコアと第２のコアの
間に挟まれた１つまたは複数の埋込みキャパシタとを含
み、前記埋込みキャパシタが、少なくとも片面を誘電材
料で被覆した第１の導体箔と、第１の導体箔上の誘電材
料被覆の上にある第２の導体箔とを含むことを特徴とす
る電子回路パッケージ。 （１１）第２の導体箔の少なくとも片面が誘電材料で被
覆されていることを特徴とする上記（１０）に記載の電
子回路パッケージ。 （１２）第１の導体箔の両面が誘電材料で被覆されてい
ることを特徴とする上記（１０）に記載の電子回路パッ
ケージ。 （１３）電子回路パッケージ内に埋め込まれたキャパシ
タを作製する方法であって、第１の導体箔を選択する段
階と、第１の導体箔中にクリアランス・ホールを画定す
る段階と、粒子と多官能性エポキシ基材からなる誘電材
料を選択する段階と、第１の導体箔の第１の電圧側と第
２の導体箔の第２の電圧側に誘電材料をローラ塗布する
段階と、処理済みの第３の導体箔を、接地面のクリアラ
ンス・ホール・パターンで穴あけする段階と、被覆され
た第１の導体箔及び被覆された第２の導体箔を、穴あけ
された第３の導体箔と共に、予め作製した他のコアを含
むスタックに積み重ねる段階と、スタックを貼り合わせ
る段階とを含む方法。 （１４）第１の導体箔と第２の導体箔が銅からなること
を特徴とする上記（１３）に記載の方法。 （１５）誘電材料を、厚さ約０．０３８１ｍｍ（０．０
０１５インチ）に付着することを特徴とする上記（１
３）に記載の方法。 （１６）被覆された第１の導体箔及び被覆された第２の
導体箔を、被覆後かつスタックに貼り合わせる前に、約
１４０℃の炉内で約５分間乾燥することを特徴とする上
記（１３）に記載の方法。 （１７）穴あけされた第３の導体箔が、銅からなること
を特徴とする上記（１３）に記載の方法。 （１８）誘電材料が、テフロン、シアン酸エステル、Ｂ
Ｔエポキシ及びポリイミドを含む群から選択されること
を特徴とする上記（１３）に記載の方法。 （１９）貼合せ及び回路化によってそれぞれ作製された
第１のコア及び第２のコアと、第１の導体箔と、第２の
導体箔と、第１の導体箔と第２の導体箔のそれぞれの少
なくとも片面に被覆された誘電材料と、接地面のクリア
ランス・ホール・パターンで穴あけされた第３の導体箔
と、を含むプリント回路基板。 （２０）第１の導体箔及び第２の導体箔が、銅からなる
ことを特徴とする上記（１９）に記載のプリント回路基
板。 （２１）誘電材料が、約０．０３８１ｍｍ（０．００１
５インチ）の厚さに付着されることを特徴とする上記
（１９）に記載のプリント回路基板。 （２２）穴あけされた第３の導体箔が、銅からなること
を特徴とする上記（１９）に記載のプリント回路基板。 （２３）誘電材料が、テフロン、シアン酸エステル、Ｂ
Ｔエポキシ及びポリイミドを含む群から選択されること
を特徴とする上記（１９）に記載のプリント回路基板。
【図１】本発明の多層プリント回路基板の単一層を示す
図である。
図である。
【図２】本発明の多層プリント回路基板の単一層の第２
の代替実施形態を示す図である。
の代替実施形態を示す図である。
１０ 銅シート
１２ 銅シート
１４ 銅シート
１６ ＡＳＭ乾燥塗膜シート
１８ ＡＳＭ乾燥塗膜シート
２０ ＡＳＭ乾燥塗膜シート
２２ ＡＳＭ乾燥塗膜シート
２４ コア
２６ コア
２８ 信号面
３０ エッチングした銅箔シート
３６ エポキシ・ガラス
３８ エポキシ・ガラス
４０ 銅箔シート
４２ 銅箔シート
４４ 容量面
４６ 容量面
４８ 容量面
５０ 容量面
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 コンスタンティノス・パパトマス
アメリカ合衆国13760 ニューヨーク州
エンディコット コヴェントリー・ロー
ド 75
(56)参考文献 特開 平２−34990（ＪＰ，Ａ)
特開 昭62−47199（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H05K 1/16
Claims (10)
- 【請求項１】プリント回路基板内に埋め込まれたキャパ
シタを作製する方法であって、 第１の導体箔及び第２の導体箔を選択する段階と、 第１の導体箔中及び第２の導体箔にクリアランス・ホー
ルを形成する段階と、 ＢａＴｉＯ3などの強誘電性物質の粒子と多官能性エポ
キシ基材からなりる混合物であって、被覆粘度を得るた
めにメチルエチルケトン（ＭＥＫ）溶剤を加えられた誘
電材料を選択する段階と、 第１の導体箔の第１の電圧側と第２の導体箔の第２の電
圧側に厚さ約０．０３８１ｍｍ（０．００１５インチ）
の前記誘電材料を被覆する段階と、 被覆された前記第１の導体箔及び被覆された前記第２の
導体箔を、約１４０℃の炉内で約５分間入れて前記ＭＥ
Ｋ溶剤を除去して乾燥する段階と、 処理済みの第３の導体箔を、接地面のクリアランス・ホ
ール・パターンで穴あけする段階と、 被覆された第１の導体箔及び被覆された第２の導体箔
を、穴あけされた第３の導体箔と共に、予め作製した他
のコアを含むスタックに積み重ねる段階と、 その後前記スタックを貼り合わせる段階とを含み、 前記第３の導体箔と前記第１の導体箔及び前記第２の導
体箔との間に、２つのキャパシタが形成されることを特
徴とする方法。 - 【請求項２】前記貼り合わせる段階は、１８８℃、５０
０ｐｓｉで９０分間行うことを特徴とする請求項１に記
載の方法。 - 【請求項３】第１の導体箔の両面が誘電材料で被覆され
ていることを特徴とする請求項１に記載の方法。 - 【請求項４】第２の導体箔の少なくとも片面が誘電材料
で被覆されていることを特徴とする請求項１に記載の方
法。 - 【請求項５】第１及び第２の導体箔のクリアランス・ホ
ールが、穴あけによって画定されることを特徴とする請
求項１に記載の方法。 - 【請求項６】第１及び第２の導体箔のクリアランス・ホ
ールが、エッチングによって画定されることを特徴とす
る請求項１に記載の方法。 - 【請求項７】第１及び第２の導体箔のクリアランス・ホ
ールが、打ち抜きによって画定されることを特徴とする
請求項１に記載の方法。 - 【請求項８】貼合せ及び回路化によってそれぞれ作製さ
れた第１のコア及び第２のコアと、 第１の導体箔と、 第２の導体箔と、 第１の導体箔と第２の導体箔のそれぞれの少なくとも片
面に被覆された誘電材料と、 接地面のクリアランス・ホール・パターンで穴あけされ
た第３の導体箔とを含み、 誘電材料は、約０．０３８１ｍｍ（０．００１５イン
チ）の厚さに付着され、テフロン、シアン酸エステル、
ＢＴエポキシ及びポリイミドを含む群から選択され、 被覆された第１の導体箔及び被覆された第２の導体箔を
穴あけされた第３の導体箔と積み重ね、第３の導体箔と
前記第１の導体箔及び前記第２の導体箔との間に２つの
キャパシタが有する ことを特徴とするプリント回路基
板。 - 【請求項９】第１の導体箔及び第２の導体箔が、銅から
なることを特徴とする請求項８に記載のプリント回路基
板。 - 【請求項１０】穴あけされた第３の導体箔が、銅からな
ることを特徴とする請求項８に記載のプリント回路基
板。
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