JP3608990B2 - 多層回路基板およびその製造方法 - Google Patents
多層回路基板およびその製造方法 Download PDFInfo
- Publication number
- JP3608990B2 JP3608990B2 JP29712699A JP29712699A JP3608990B2 JP 3608990 B2 JP3608990 B2 JP 3608990B2 JP 29712699 A JP29712699 A JP 29712699A JP 29712699 A JP29712699 A JP 29712699A JP 3608990 B2 JP3608990 B2 JP 3608990B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- circuit board
- ferroelectric
- multilayer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
- H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0137—Materials
- H05K2201/0175—Inorganic, non-metallic layer, e.g. resist or dielectric for printed capacitor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0137—Materials
- H05K2201/0179—Thin film deposited insulating layer, e.g. inorganic layer for printed capacitor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0388—Other aspects of conductors
- H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
- H05K3/002—Etching of the substrate by chemical or physical means by liquid chemical etching
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49126—Assembling bases
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
- Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Inorganic Insulating Materials (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は多層回路基板およびその製造方法に関する。
【０００２】
【従来の技術】
半導体チップを搭載する多層回路基板では、ノイズの吸収をするためキャパシタを取り付けている。従来はこのキャパシタは、チップキャパシタを多層回路基板の外部に取り付けることにより対処している。
【０００３】
【発明が解決しようとする課題】
しかるに、上記のように、チップキャパシタを多層回路基板の外部に取り付けたのでは、半導体チップとチップキャパシタの距離が大きくなり、ノイズの吸収が十分でないという課題がある。また、チップキャパシタを含めた装置全体が大型化するという課題もある。
【０００４】
そこで本発明は上記課題を解決すべくなされたものであり、その目的とするところは、ノイズの吸収に優れ、小型化が可能な多層回路基板およびその製造方法を提供するにある。
【０００５】
【課題を解決するための手段】
本発明は上記目的を達成するため次の構成を備える。
【０００６】
すなわち、絶縁層を介して配線パターンが多層に形成された多層回路基板において、前記絶縁層の厚み内に、該絶縁層よりも誘電率が大きく、絶縁層よりも厚さの薄い強誘電体層が形成され、この強誘電体層を両側から挟む位置の前記絶縁層上に電極膜が形成されたキャパシタが内蔵されていることを特徴としている。キャパシタが内蔵されることにより、ノイズの吸収に優れ、良好な電気特性を発揮すると共に、全体装置の小型化も図れる。
【０００７】
また、前記電極膜のうちの一方の電極膜、および前記強誘電体層が形成される絶縁層上の前記一方の電極膜が存在する側の前記配線パターンをグランド層に形成すると好適である。
また、前記強誘電体層を、チタン酸ストロンチウム、チタン酸ジルコニウム鉛、チタン酸バリウム、酸化タンタルもしくは酸化アルミニウムで形成することができる。
【０００８】
本発明に係る多層回路基板の製造方法では、絶縁層を介して配線パターンが多層に形成された多層回路基板の製造方法において、エッチングにより除去可能な材料よりなる支持体上に第１の導体層が形成された母材の該第１の導体層上に、前記絶縁層よりも誘電率の大きな強誘電体層を形成する工程と、該強誘電体層の一部を除去して、所要パターンの強誘電体層に形成する工程と、該パターンに形成した強誘電体層および露出した前記第１の導体層を覆って絶縁層を形成する工程と、該絶縁層を研磨して前記強誘電体層の表面を露出させる研磨工程と、該研磨した絶縁層上に第２の導体層を形成する工程と、前記支持体を除去するエッチング工程と、前記第１および第２の導体層をエッチングして所要の前記配線パターンおよび前記強誘電体層を両側から挟む電極膜を形成するエッチング工程とを含むことを特徴としている。
【０００９】
さらに本発明に係る多層回路基板の製造方法では、絶縁層を介して配線パターンが多層に形成された多層回路基板の製造方法において、エッチングにより除去可能な材料よりなる支持体上に前記絶縁層よりも誘電率の大きな強誘電体層を形成する工程と、該強誘電体層上に第１の絶縁層を形成する工程と、該第１の絶縁層上に第３の導体層を形成する工程と、前記支持体を除去するエッチング工程と、前記強誘電体層の一部を除去して、所要パターンの強誘電体層に形成する工程と、該パターンに形成した強誘電体層および露出した前記第１の絶縁層を覆って第２の絶縁層を形成する工程と、該第２の絶縁層上に第４の導体層を形成する工程と、前記第３および第４の導体層をエッチングして、所要の前記配線パターンを形成すると共に、前記強誘電体層を両側から挟む位置の前記第１および第２の絶縁層上に電極膜を形成する工程とを含むことを特徴としている。
【００１０】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。
図１は多層回路基板１０の部分断面図を示す。
多層回路基板１０は、絶縁層１１、１２を介して配線パターン１３、１４、１５が多層に形成されてなる。
図１は２層の絶縁層１１、１２で示したが、もちろんそれ以上の多層に形成されてもよい。多層に形成するには公知のビルドアップ法により絶縁層および配線パターンを多層に形成すればよい。
【００１１】
絶縁層１１中に、該絶縁層１１よりも誘電率の大きな強誘電体層１６が表裏面を絶縁層１１の表裏面と面一にして形成されている。
そして、この強誘電体層１６を挟んで両側に電極膜１７、１８が形成されることによりキャパシタ１９が内蔵された多層回路基板１０に形成されているのである。
【００１２】
昨今の回路基板では、配線パターン１３、１５の信号線等の線幅は数μｍ程度の極めて微細なものとなってきている。
このように信号線が微細なものになると、インピーダンスをマッチングさせるために、絶縁層１１、１２の厚さも必然的に薄いものになってくる。
本実施の形態では、この絶縁層が薄いものになってくるのを利用して、回路基板内に高容量のキャパシタ１９を内蔵させることができたものである。
【００１３】
すなわち、キャパシタ１９の強誘電体層１６を絶縁層１１と同一の厚さにし、絶縁層１１の中に、絶縁層１１と表裏を面一にして組み込んでいる。このようにして、強誘電体層１６が絶縁層１１と同じ厚さの極めて薄いものとなるので、それだけキャパシタ１９の容量を大きくできる。
また強誘電体層１６には、樹脂製の絶縁層１１よりも誘電率の大きな、例えばチタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸ジルコニウム鉛（ＰｂＺｒｘ Ｔｉ１−ｘ Ｏ３）、チタン酸バリウム（ＢａＴｉＯ３）、酸化タンタル（Ｔａ２ Ｏ５）、酸化アルミニウム（Ａｌ２ Ｏ３）などの強誘電体を用いることにより、高容量のキャパシタ１９に形成できるのである。
このように、高容量のキャパシタ１９を回路基板内に組み込んでしまったので、それだけ装置全体の小型化が図れると共に、ノイズの吸収特性に優れた多層回路基板を提供できる。
なお、一方の電極膜１８、および該一方の電極膜１８が存在する側の配線パターン１５をグランド層に形成することにより、より電気特性を向上させることができる。
【００１４】
図２に示す多層回路基板２０は、絶縁層１１の厚み内に、絶縁層１１よりも誘電率の大きな強誘電体層１６を形成し、この強誘電体層１６を両側から挟む位置の絶縁層１１上に電極膜１７、１８を形成して、キャパシタ１９を形成したものである。
この多層回路基板２０でも、一方の電極膜１８、および該一方の電極膜１８が存在する側の配線パターン１４をグランド層に形成すると好適である。
強誘電体層１６は前記と同様にチタン酸ストロンチウム、チタン酸ジルコニウム鉛、チタン酸バリウム、酸化タンタル、酸化アルミニウムなどで形成することができる。
この実施の形態に係る多層回路基板２０でも、高容量のキャパシタ１９を回路基板内に組み込んでしまったので、それだけ装置全体の小型化が図れると共に、ノイズの吸収特性に優れた多層回路基板を提供できる。
【００１５】
図３（ａ）〜図３（ｉ）は図１に示す多層回路基板１０の製造工程の一例を示す。
まず、同図（ａ）に示すように、アルミニウム等の、エッチングにより除去可能な材料よりなる支持体２１上に銅等からなる第１の導体層２２が形成された母材２３の該第１の導体層２２上に、樹脂材よりも誘電率の大きな強誘電体層２４を形成する。強誘電体層２４は、スパッタリングやＣＶＤにより形成するようにするとよい。
なお、第１の導体層２２は支持体２１上に、銅めっきや銅箔を接着することにより形成できる。
【００１６】
次に、同図（ｂ）に示すように、強誘電体層２４の一部を除去して、所要パターンの強誘電体層１６に形成する。この工程はフォトリソグラフィーのエッチングにより行える。
【００１７】
次いで同図（ｃ）に示すように、該パターン形成した強誘電体層１６を覆って前記第１の導体層２２上に絶縁層１１を形成する。絶縁層１１はポリイミドやポリフェニレンエーテル等の樹脂を塗布、またはこれらの樹脂シートを接着して形成する。次に同図（ｄ）に示すように、絶縁層１１を研磨して強誘電体層１６の表面を露出させる。すなわち、絶縁層１１の表面と強誘電体層１６の表面とを面一にする。
【００１８】
次いで同図（ｅ）に示すように、この絶縁層１１にビア孔８を形成する。このビア孔８はレーザー加工により形成する。なお、感光性のポリイミド樹脂を用いて絶縁装置１１を形成することもできる。この場合は、感光性樹脂の露光、現像によりビア孔８を形成できる。
次に同図（ｆ）に示すように、無電解銅めっき、次いで電解銅めっきを施して、ビア孔８内および絶縁層１１上に第２の導体層２６を形成する。なお、
次に同図（ｇ）に示すように、アルミニウム等からなる支持体２１をエッチングによって除去する。
絶縁層１１の両側に第１の導体層２２、第２の導体層２６が形成されるので、支持体２１を除去しても強度的には十分である。
【００１９】
次いで、同図（ｈ）に示すように、第１および第２の導体層２２、２６をエッチングして配線パターン１３、１４および強誘電体層１６を両側から挟む電極膜１７、１８を形成する。これによりキャパシタ１９が作り込まれる。配線パターン１３と配線パターン１４とは、ビア孔８に形成されためっき皮膜によって電気的に導通している。一方の配線パターン１４と電極膜１８とはグランドに接続される構造にすると好適である。
【００２０】
同図（ｉ）はさらにビルドアップ法により、絶縁層１２を介して配線パターン１５を形成した状態を示す。
このようにしてビルドアップ法とスパッタリングを併用して、キャパシタ１９が内蔵された多層回路基板１０に形成できる。
キャパシタ１９は任意の層中に任意の個数形成できることはもちろんである。もちろん搭載される半導体チップ（図示せず）の近くに配置するのがノイズ吸収の観点から好適である。
【００２１】
図４（ａ）〜（ｆ）は図２に示す多層回路基板２０の製造工程の一例を示す。まず同図（ａ）に示すように、アルミニウム等のエッチングにより除去可能な材料よりなる支持体３０上に樹脂材よりも誘電率の大きな強誘電体層２４を形成する。強誘電体層２４は、スパッタリングやＣＶＤにより形成するようにするとよい。
【００２２】
次いで、同図（ｂ）に示すように、強誘電体層２４上に第１の絶縁層３１を形成し、この第１の絶縁層３１上に、無電解銅めっき、電解銅めっき等により第３の導体層３２を形成する。第１の絶縁層３１はポリイミドやポリフェニレンエーテル等の樹脂を塗布、またはこれらの樹脂シートを接着して形成する。感光性樹脂等の樹脂を塗布あるいは接着して形成する。
【００２３】
次いで、同図（ｃ）に示すように、支持体３０をエッチングにより除去する。
また、強誘電体層２４の一部を除去して、所要パターンの強誘電体層１６に形成する。この工程はフォトリソグラフィーのエッチングにより行える。
強誘電体層２４上に、第１の絶縁層３１、第３の導体層３２が形成されるので、支持体３０を除去しても、強度的には十分となる。
【００２４】
次に、同図（ｄ）に示すように、強誘電体層１６および第１の絶縁層３１を覆って第２の絶縁層３４を形成した後、第１および第２の絶縁層３１、３４の所要個所にビア孔３３をレーザー加工により形成する。
なお、第１および第２の絶縁層３１，３４を感光性樹脂で形成し、露光、現像してビア孔３３を形成してもよい。
次いで同図（ｅ）に示すように、第２の絶縁層３４上およびビア孔３３内に無電解銅めっき、電解銅めっきにより第４の導体層３５を形成する。
【００２５】
次いで同図（ｆ）に示すように、第３および第４の導体層３２、３５をエッチングして、配線パターン１３、１４を形成すると共に、強誘電体層１６を両側から挟む位置の第１および第２の絶縁層３１、３４上に電極膜１７、１８を形成する。これによりキャパシタ１９が作り込まれる。配線パターン１３と配線パターン１４とは、ビア孔に形成されためっき皮膜によって電気的に導通している。一方の配線パターン１４と電極膜１８とはグランドに接続される構造にすると好適である。
そして、さらに必要に応じてビルドアップ法により絶縁層を介して配線パターンを多層に形成することにより多層回路基板２０に形成できる。
【００２６】
このようにしてビルドアップ法とスパッタリングを併用して、キャパシタ１９が内蔵された多層回路基板２０に形成できる。
キャパシタ１９は任意の層中に任意の個数形成できることはもちろんである。もちろん搭載される半導体チップ（図示せず）の近くに配置するのがノイズ吸収の観点から好適である。
【００２７】
以上、好適な実施の形態を説明したが、本発明は上記実施の形態のみに限定されるものでないことはもちろんである。
【００２８】
【発明の効果】
以上のように本発明によれば、信号線が微細なものになると、インピーダンスをマッチングさせるために、絶縁層の厚さも必然的に薄いものになってくるのを利用して、回路基板内に高容量のキャパシタを内蔵させることができたものであり、小型化と電気特性に優れる多層回路基板を提供できる。
【図面の簡単な説明】
【図１】第１の実施の形態による多層回路基板の部分断面図である。
【図２】第２の実施の形態による多層回路基板の部分断面図である。
【図３】図１の多層回路基板の製造工程図である。
【図４】図２の多層回路基板の製造工程図である。
【符号の説明】
８ ビア孔
１０、２０ 多層回路基板
１１、１２ 絶縁層
１３、１４、１５ 配線パターン
１６ 強誘電体層
１７、１８ 電極膜
１９ キャパシタ
２１ 支持体
２２ 第１の導体層
２３ 母材
２４ 強誘電体層
２６ 第２の導体層
３０ 支持体
３１ 第１の絶縁層
３２ 第３の導体層
３３ ビア孔
３４ 第２の絶縁層
３５ 第４の導体層
【発明の属する技術分野】
本発明は多層回路基板およびその製造方法に関する。
【０００２】
【従来の技術】
半導体チップを搭載する多層回路基板では、ノイズの吸収をするためキャパシタを取り付けている。従来はこのキャパシタは、チップキャパシタを多層回路基板の外部に取り付けることにより対処している。
【０００３】
【発明が解決しようとする課題】
しかるに、上記のように、チップキャパシタを多層回路基板の外部に取り付けたのでは、半導体チップとチップキャパシタの距離が大きくなり、ノイズの吸収が十分でないという課題がある。また、チップキャパシタを含めた装置全体が大型化するという課題もある。
【０００４】
そこで本発明は上記課題を解決すべくなされたものであり、その目的とするところは、ノイズの吸収に優れ、小型化が可能な多層回路基板およびその製造方法を提供するにある。
【０００５】
【課題を解決するための手段】
本発明は上記目的を達成するため次の構成を備える。
【０００６】
すなわち、絶縁層を介して配線パターンが多層に形成された多層回路基板において、前記絶縁層の厚み内に、該絶縁層よりも誘電率が大きく、絶縁層よりも厚さの薄い強誘電体層が形成され、この強誘電体層を両側から挟む位置の前記絶縁層上に電極膜が形成されたキャパシタが内蔵されていることを特徴としている。キャパシタが内蔵されることにより、ノイズの吸収に優れ、良好な電気特性を発揮すると共に、全体装置の小型化も図れる。
【０００７】
また、前記電極膜のうちの一方の電極膜、および前記強誘電体層が形成される絶縁層上の前記一方の電極膜が存在する側の前記配線パターンをグランド層に形成すると好適である。
また、前記強誘電体層を、チタン酸ストロンチウム、チタン酸ジルコニウム鉛、チタン酸バリウム、酸化タンタルもしくは酸化アルミニウムで形成することができる。
【０００８】
本発明に係る多層回路基板の製造方法では、絶縁層を介して配線パターンが多層に形成された多層回路基板の製造方法において、エッチングにより除去可能な材料よりなる支持体上に第１の導体層が形成された母材の該第１の導体層上に、前記絶縁層よりも誘電率の大きな強誘電体層を形成する工程と、該強誘電体層の一部を除去して、所要パターンの強誘電体層に形成する工程と、該パターンに形成した強誘電体層および露出した前記第１の導体層を覆って絶縁層を形成する工程と、該絶縁層を研磨して前記強誘電体層の表面を露出させる研磨工程と、該研磨した絶縁層上に第２の導体層を形成する工程と、前記支持体を除去するエッチング工程と、前記第１および第２の導体層をエッチングして所要の前記配線パターンおよび前記強誘電体層を両側から挟む電極膜を形成するエッチング工程とを含むことを特徴としている。
【０００９】
さらに本発明に係る多層回路基板の製造方法では、絶縁層を介して配線パターンが多層に形成された多層回路基板の製造方法において、エッチングにより除去可能な材料よりなる支持体上に前記絶縁層よりも誘電率の大きな強誘電体層を形成する工程と、該強誘電体層上に第１の絶縁層を形成する工程と、該第１の絶縁層上に第３の導体層を形成する工程と、前記支持体を除去するエッチング工程と、前記強誘電体層の一部を除去して、所要パターンの強誘電体層に形成する工程と、該パターンに形成した強誘電体層および露出した前記第１の絶縁層を覆って第２の絶縁層を形成する工程と、該第２の絶縁層上に第４の導体層を形成する工程と、前記第３および第４の導体層をエッチングして、所要の前記配線パターンを形成すると共に、前記強誘電体層を両側から挟む位置の前記第１および第２の絶縁層上に電極膜を形成する工程とを含むことを特徴としている。
【００１０】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。
図１は多層回路基板１０の部分断面図を示す。
多層回路基板１０は、絶縁層１１、１２を介して配線パターン１３、１４、１５が多層に形成されてなる。
図１は２層の絶縁層１１、１２で示したが、もちろんそれ以上の多層に形成されてもよい。多層に形成するには公知のビルドアップ法により絶縁層および配線パターンを多層に形成すればよい。
【００１１】
絶縁層１１中に、該絶縁層１１よりも誘電率の大きな強誘電体層１６が表裏面を絶縁層１１の表裏面と面一にして形成されている。
そして、この強誘電体層１６を挟んで両側に電極膜１７、１８が形成されることによりキャパシタ１９が内蔵された多層回路基板１０に形成されているのである。
【００１２】
昨今の回路基板では、配線パターン１３、１５の信号線等の線幅は数μｍ程度の極めて微細なものとなってきている。
このように信号線が微細なものになると、インピーダンスをマッチングさせるために、絶縁層１１、１２の厚さも必然的に薄いものになってくる。
本実施の形態では、この絶縁層が薄いものになってくるのを利用して、回路基板内に高容量のキャパシタ１９を内蔵させることができたものである。
【００１３】
すなわち、キャパシタ１９の強誘電体層１６を絶縁層１１と同一の厚さにし、絶縁層１１の中に、絶縁層１１と表裏を面一にして組み込んでいる。このようにして、強誘電体層１６が絶縁層１１と同じ厚さの極めて薄いものとなるので、それだけキャパシタ１９の容量を大きくできる。
また強誘電体層１６には、樹脂製の絶縁層１１よりも誘電率の大きな、例えばチタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸ジルコニウム鉛（ＰｂＺｒｘ Ｔｉ１−ｘ Ｏ３）、チタン酸バリウム（ＢａＴｉＯ３）、酸化タンタル（Ｔａ２ Ｏ５）、酸化アルミニウム（Ａｌ２ Ｏ３）などの強誘電体を用いることにより、高容量のキャパシタ１９に形成できるのである。
このように、高容量のキャパシタ１９を回路基板内に組み込んでしまったので、それだけ装置全体の小型化が図れると共に、ノイズの吸収特性に優れた多層回路基板を提供できる。
なお、一方の電極膜１８、および該一方の電極膜１８が存在する側の配線パターン１５をグランド層に形成することにより、より電気特性を向上させることができる。
【００１４】
図２に示す多層回路基板２０は、絶縁層１１の厚み内に、絶縁層１１よりも誘電率の大きな強誘電体層１６を形成し、この強誘電体層１６を両側から挟む位置の絶縁層１１上に電極膜１７、１８を形成して、キャパシタ１９を形成したものである。
この多層回路基板２０でも、一方の電極膜１８、および該一方の電極膜１８が存在する側の配線パターン１４をグランド層に形成すると好適である。
強誘電体層１６は前記と同様にチタン酸ストロンチウム、チタン酸ジルコニウム鉛、チタン酸バリウム、酸化タンタル、酸化アルミニウムなどで形成することができる。
この実施の形態に係る多層回路基板２０でも、高容量のキャパシタ１９を回路基板内に組み込んでしまったので、それだけ装置全体の小型化が図れると共に、ノイズの吸収特性に優れた多層回路基板を提供できる。
【００１５】
図３（ａ）〜図３（ｉ）は図１に示す多層回路基板１０の製造工程の一例を示す。
まず、同図（ａ）に示すように、アルミニウム等の、エッチングにより除去可能な材料よりなる支持体２１上に銅等からなる第１の導体層２２が形成された母材２３の該第１の導体層２２上に、樹脂材よりも誘電率の大きな強誘電体層２４を形成する。強誘電体層２４は、スパッタリングやＣＶＤにより形成するようにするとよい。
なお、第１の導体層２２は支持体２１上に、銅めっきや銅箔を接着することにより形成できる。
【００１６】
次に、同図（ｂ）に示すように、強誘電体層２４の一部を除去して、所要パターンの強誘電体層１６に形成する。この工程はフォトリソグラフィーのエッチングにより行える。
【００１７】
次いで同図（ｃ）に示すように、該パターン形成した強誘電体層１６を覆って前記第１の導体層２２上に絶縁層１１を形成する。絶縁層１１はポリイミドやポリフェニレンエーテル等の樹脂を塗布、またはこれらの樹脂シートを接着して形成する。次に同図（ｄ）に示すように、絶縁層１１を研磨して強誘電体層１６の表面を露出させる。すなわち、絶縁層１１の表面と強誘電体層１６の表面とを面一にする。
【００１８】
次いで同図（ｅ）に示すように、この絶縁層１１にビア孔８を形成する。このビア孔８はレーザー加工により形成する。なお、感光性のポリイミド樹脂を用いて絶縁装置１１を形成することもできる。この場合は、感光性樹脂の露光、現像によりビア孔８を形成できる。
次に同図（ｆ）に示すように、無電解銅めっき、次いで電解銅めっきを施して、ビア孔８内および絶縁層１１上に第２の導体層２６を形成する。なお、
次に同図（ｇ）に示すように、アルミニウム等からなる支持体２１をエッチングによって除去する。
絶縁層１１の両側に第１の導体層２２、第２の導体層２６が形成されるので、支持体２１を除去しても強度的には十分である。
【００１９】
次いで、同図（ｈ）に示すように、第１および第２の導体層２２、２６をエッチングして配線パターン１３、１４および強誘電体層１６を両側から挟む電極膜１７、１８を形成する。これによりキャパシタ１９が作り込まれる。配線パターン１３と配線パターン１４とは、ビア孔８に形成されためっき皮膜によって電気的に導通している。一方の配線パターン１４と電極膜１８とはグランドに接続される構造にすると好適である。
【００２０】
同図（ｉ）はさらにビルドアップ法により、絶縁層１２を介して配線パターン１５を形成した状態を示す。
このようにしてビルドアップ法とスパッタリングを併用して、キャパシタ１９が内蔵された多層回路基板１０に形成できる。
キャパシタ１９は任意の層中に任意の個数形成できることはもちろんである。もちろん搭載される半導体チップ（図示せず）の近くに配置するのがノイズ吸収の観点から好適である。
【００２１】
図４（ａ）〜（ｆ）は図２に示す多層回路基板２０の製造工程の一例を示す。まず同図（ａ）に示すように、アルミニウム等のエッチングにより除去可能な材料よりなる支持体３０上に樹脂材よりも誘電率の大きな強誘電体層２４を形成する。強誘電体層２４は、スパッタリングやＣＶＤにより形成するようにするとよい。
【００２２】
次いで、同図（ｂ）に示すように、強誘電体層２４上に第１の絶縁層３１を形成し、この第１の絶縁層３１上に、無電解銅めっき、電解銅めっき等により第３の導体層３２を形成する。第１の絶縁層３１はポリイミドやポリフェニレンエーテル等の樹脂を塗布、またはこれらの樹脂シートを接着して形成する。感光性樹脂等の樹脂を塗布あるいは接着して形成する。
【００２３】
次いで、同図（ｃ）に示すように、支持体３０をエッチングにより除去する。
また、強誘電体層２４の一部を除去して、所要パターンの強誘電体層１６に形成する。この工程はフォトリソグラフィーのエッチングにより行える。
強誘電体層２４上に、第１の絶縁層３１、第３の導体層３２が形成されるので、支持体３０を除去しても、強度的には十分となる。
【００２４】
次に、同図（ｄ）に示すように、強誘電体層１６および第１の絶縁層３１を覆って第２の絶縁層３４を形成した後、第１および第２の絶縁層３１、３４の所要個所にビア孔３３をレーザー加工により形成する。
なお、第１および第２の絶縁層３１，３４を感光性樹脂で形成し、露光、現像してビア孔３３を形成してもよい。
次いで同図（ｅ）に示すように、第２の絶縁層３４上およびビア孔３３内に無電解銅めっき、電解銅めっきにより第４の導体層３５を形成する。
【００２５】
次いで同図（ｆ）に示すように、第３および第４の導体層３２、３５をエッチングして、配線パターン１３、１４を形成すると共に、強誘電体層１６を両側から挟む位置の第１および第２の絶縁層３１、３４上に電極膜１７、１８を形成する。これによりキャパシタ１９が作り込まれる。配線パターン１３と配線パターン１４とは、ビア孔に形成されためっき皮膜によって電気的に導通している。一方の配線パターン１４と電極膜１８とはグランドに接続される構造にすると好適である。
そして、さらに必要に応じてビルドアップ法により絶縁層を介して配線パターンを多層に形成することにより多層回路基板２０に形成できる。
【００２６】
このようにしてビルドアップ法とスパッタリングを併用して、キャパシタ１９が内蔵された多層回路基板２０に形成できる。
キャパシタ１９は任意の層中に任意の個数形成できることはもちろんである。もちろん搭載される半導体チップ（図示せず）の近くに配置するのがノイズ吸収の観点から好適である。
【００２７】
以上、好適な実施の形態を説明したが、本発明は上記実施の形態のみに限定されるものでないことはもちろんである。
【００２８】
【発明の効果】
以上のように本発明によれば、信号線が微細なものになると、インピーダンスをマッチングさせるために、絶縁層の厚さも必然的に薄いものになってくるのを利用して、回路基板内に高容量のキャパシタを内蔵させることができたものであり、小型化と電気特性に優れる多層回路基板を提供できる。
【図面の簡単な説明】
【図１】第１の実施の形態による多層回路基板の部分断面図である。
【図２】第２の実施の形態による多層回路基板の部分断面図である。
【図３】図１の多層回路基板の製造工程図である。
【図４】図２の多層回路基板の製造工程図である。
【符号の説明】
８ ビア孔
１０、２０ 多層回路基板
１１、１２ 絶縁層
１３、１４、１５ 配線パターン
１６ 強誘電体層
１７、１８ 電極膜
１９ キャパシタ
２１ 支持体
２２ 第１の導体層
２３ 母材
２４ 強誘電体層
２６ 第２の導体層
３０ 支持体
３１ 第１の絶縁層
３２ 第３の導体層
３３ ビア孔
３４ 第２の絶縁層
３５ 第４の導体層
Claims (5)
- 絶縁層を介して配線パターンが多層に形成された多層回路基板において、
前記絶縁層の厚み内に、該絶縁層よりも誘電率が大きく、絶縁層よりも厚さの薄い強誘電体層が形成され、
この強誘電体層を両側から挟む位置の前記絶縁層上に電極膜が形成されたキャパシタが内蔵されていることを特徴とする多層回路基板。 - 前記電極膜のうちの一方の電極膜、および前記強誘電体層が形成される絶縁層上の前記一方の電極膜が存在する側の前記配線パターンがグランド層に形成されていることを特徴とする請求項１記載の多層回路基板。
- 前記強誘電体層が、チタン酸ストロンチウム、チタン酸ジルコニウム鉛、チタン酸バリウム、酸化タンタルもしくは酸化アルミニウムからなることを特徴とする請求項１または２記載の多層回路基板。
- 絶縁層を介して配線パターンが多層に形成された多層回路基板の製造方法において、
エッチングにより除去可能な材料よりなる支持体上に第１の導体層が形成された母材の該第１の導体層上に、前記絶縁層よりも誘電率の大きな強誘電体層を形成する工程と、
該強誘電体層の一部を除去して、所要パターンの強誘電体層に形成する工程と、
該パターンに形成した強誘電体層および露出した前記第１の導体層を覆って絶縁層を形成する工程と、
該絶縁層を研磨して前記強誘電体層の表面を露出させる研磨工程と、
該研磨した絶縁層上に第２の導体層を形成する工程と、
前記支持体を除去するエッチング工程と、
前記第１および第２の導体層をエッチングして所要の前記配線パターンおよび前記強誘電体層を両側から挟む電極膜を形成するエッチング工程と
を含むことを特徴とする多層回路基板の製造方法。 - 絶縁層を介して配線パターンが多層に形成された多層回路基板の製造方法において、
エッチングにより除去可能な材料よりなる支持体上に前記絶縁層よりも誘電率の大きな強誘電体層を形成する工程と、
該強誘電体層上に第１の絶縁層を形成する工程と、
該第１の絶縁層上に第３の導体層を形成する工程と、
前記支持体を除去するエッチング工程と、
前記強誘電体層の一部を除去して、所要パターンの強誘電体層に形成する工程と、
該パターンに形成した強誘電体層および露出した前記第１の絶縁層を覆って第２の絶縁層を形成する工程と、
該第２の絶縁層上に第４の導体層を形成する工程と、
前記第３および第４の導体層をエッチングして、所要の前記配線パターンを形成すると共に、前記強誘電体層を両側から挟む位置の前記第１および第２の絶縁層上に電極膜を形成する工程と
を含むことを特徴とする多層回路基板の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29712699A JP3608990B2 (ja) | 1999-10-19 | 1999-10-19 | 多層回路基板およびその製造方法 |
| US09/690,375 US6597583B1 (en) | 1999-10-19 | 2000-10-17 | Multilayer circuit board having a capacitor and process for manufacturing same |
| US10/074,899 US6640429B2 (en) | 1999-10-19 | 2002-02-12 | Method of making multilayer circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29712699A JP3608990B2 (ja) | 1999-10-19 | 1999-10-19 | 多層回路基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001118952A JP2001118952A (ja) | 2001-04-27 |
| JP3608990B2 true JP3608990B2 (ja) | 2005-01-12 |
Family
ID=17842556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29712699A Expired - Fee Related JP3608990B2 (ja) | 1999-10-19 | 1999-10-19 | 多層回路基板およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6597583B1 (ja) |
| JP (1) | JP3608990B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076267A (ja) * | 2000-08-22 | 2002-03-15 | Hitachi Ltd | 無線送受信装置 |
| EP1251530A3 (en) * | 2001-04-16 | 2004-12-29 | Shipley Company LLC | Dielectric laminate for a capacitor |
| JP2003332749A (ja) * | 2002-01-11 | 2003-11-21 | Denso Corp | 受動素子内蔵基板、その製造方法及び受動素子内蔵基板形成用素板 |
| JP2007019530A (ja) * | 2002-07-18 | 2007-01-25 | Hitachi Chem Co Ltd | 半導体装置および無線電子装置 |
| JP4488684B2 (ja) * | 2002-08-09 | 2010-06-23 | イビデン株式会社 | 多層プリント配線板 |
| JP3862633B2 (ja) * | 2002-08-14 | 2006-12-27 | 東京エレクトロン株式会社 | 非放射性誘電体線路の製造方法 |
| US20050257957A1 (en) * | 2004-05-15 | 2005-11-24 | Kaluk Vasoya | Printed wiring board with conductive constraining core including resin filled channels |
| US7301752B2 (en) * | 2004-06-04 | 2007-11-27 | International Business Machines Corporation | Formation of metal-insulator-metal capacitor simultaneously with aluminum metal wiring level using a hardmask |
| WO2006026566A1 (en) * | 2004-08-27 | 2006-03-09 | Vasoya Kalu K | Printed wiring boards possessing regions with different coefficients of thermal expansion |
| ITVI20050031A1 (it) * | 2005-02-03 | 2006-08-04 | Calearo Antenne Srl | Antenna multibanda compatta |
| KR20070112274A (ko) * | 2005-03-15 | 2007-11-22 | 씨-코어 테크놀로지즈, 인코포레이티드 | 인쇄배선기판 내에 억제 코어 재료를 구성하는 방법 |
| USRE45637E1 (en) | 2005-08-29 | 2015-07-28 | Stablcor Technology, Inc. | Processes for manufacturing printed wiring boards |
| JP5021216B2 (ja) | 2006-02-22 | 2012-09-05 | イビデン株式会社 | プリント配線板およびその製造方法 |
| KR100882608B1 (ko) * | 2007-09-28 | 2009-02-12 | 삼성전기주식회사 | 캐비티 캐패시터의 제작 방법 및 캐비티 캐패시터가 내장된인쇄회로기판 |
| DE102011109338B3 (de) * | 2011-08-03 | 2013-01-31 | Dietrich Reichwein | Vorrichtung zur Speicherung elektromagnetischer Energie |
| KR102262907B1 (ko) * | 2014-05-30 | 2021-06-09 | 삼성전기주식회사 | 패키지 기판, 패키지, 적층 패키지 및 패키지 기판 제조 방법 |
| US9332632B2 (en) | 2014-08-20 | 2016-05-03 | Stablcor Technology, Inc. | Graphene-based thermal management cores and systems and methods for constructing printed wiring boards |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4821007A (en) * | 1987-02-06 | 1989-04-11 | Tektronix, Inc. | Strip line circuit component and method of manufacture |
| US4794048A (en) * | 1987-05-04 | 1988-12-27 | Allied-Signal Inc. | Ceramic coated metal substrates for electronic applications |
| US5010641A (en) * | 1989-06-30 | 1991-04-30 | Unisys Corp. | Method of making multilayer printed circuit board |
| US5162977A (en) * | 1991-08-27 | 1992-11-10 | Storage Technology Corporation | Printed circuit board having an integrated decoupling capacitive element |
| US5206788A (en) * | 1991-12-12 | 1993-04-27 | Ramtron Corporation | Series ferroelectric capacitor structure for monolithic integrated circuits and method |
| JP2840493B2 (ja) * | 1991-12-27 | 1998-12-24 | 株式会社日立製作所 | 一体型マイクロ波回路 |
| US5261153A (en) * | 1992-04-06 | 1993-11-16 | Zycon Corporation | In situ method for forming a capacitive PCB |
| US5800575A (en) * | 1992-04-06 | 1998-09-01 | Zycon Corporation | In situ method of forming a bypass capacitor element internally within a capacitive PCB |
| JPH0722757A (ja) * | 1993-06-24 | 1995-01-24 | Sumitomo Metal Ind Ltd | 薄膜多層回路基板用ベース基板 |
| US5741729A (en) * | 1994-07-11 | 1998-04-21 | Sun Microsystems, Inc. | Ball grid array package for an integrated circuit |
| US5638252A (en) * | 1995-06-14 | 1997-06-10 | Hughes Aircraft Company | Electrical device and method utilizing a positive-temperature-coefficient ferroelectric capacitor |
| US5745334A (en) * | 1996-03-25 | 1998-04-28 | International Business Machines Corporation | Capacitor formed within printed circuit board |
| US5796587A (en) * | 1996-06-12 | 1998-08-18 | International Business Machines Corporation | Printed circut board with embedded decoupling capacitance and method for producing same |
| JPH1093246A (ja) | 1996-09-18 | 1998-04-10 | Kyocera Corp | 多層配線基板 |
| CA2246405A1 (en) * | 1996-12-17 | 1998-06-25 | Yozo Ohara | Circuit board having electric component and its manufacturing method |
| JP3926880B2 (ja) * | 1997-03-31 | 2007-06-06 | 富士通株式会社 | 多層プリント板 |
| US6215372B1 (en) * | 1999-06-02 | 2001-04-10 | Sun Microsystems, Inc. | Method and apparatus for reducing electrical resonances in power and noise propagation in power distribution circuits employing plane conductors |
-
1999
- 1999-10-19 JP JP29712699A patent/JP3608990B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-17 US US09/690,375 patent/US6597583B1/en not_active Expired - Lifetime
-
2002
- 2002-02-12 US US10/074,899 patent/US6640429B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6640429B2 (en) | 2003-11-04 |
| US20020084104A1 (en) | 2002-07-04 |
| JP2001118952A (ja) | 2001-04-27 |
| US6597583B1 (en) | 2003-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3608990B2 (ja) | 多層回路基板およびその製造方法 | |
| JP5080144B2 (ja) | コンデンサ内蔵配線基板 | |
| US7092237B2 (en) | Printed circuit board with embedded capacitors therein, and process for manufacturing the same | |
| JP3585796B2 (ja) | 多層配線基板の製造方法、及び半導体装置 | |
| TWI365015B (ja) | ||
| US7230818B2 (en) | Printed circuit board and manufacturing method thereof | |
| US7570491B2 (en) | Printed circuit board with embedded capacitors therein, and process for manufacturing the same | |
| US7536780B2 (en) | Method of manufacturing wiring substrate to which semiconductor chip is mounted | |
| US6214445B1 (en) | Printed wiring board, core substrate, and method for fabricating the core substrate | |
| JP2001326305A (ja) | 半導体装置用インターポーザー、その製造方法および半導体装置 | |
| US6261941B1 (en) | Method for manufacturing a multilayer wiring substrate | |
| JP2001274034A (ja) | 電子部品パッケージ | |
| JP2009188401A (ja) | キャパシタ内蔵プリント配線板 | |
| JP2009283739A (ja) | 配線基板および配線基板の製造方法 | |
| JP3882779B2 (ja) | 薄膜キャパシタ、薄膜キャパシタを含む複合受動部品、それらの製造方法およびそれらを内蔵した配線基板 | |
| JP2010027948A (ja) | キャパシタ、キャパシタ内蔵基板及びキャパシタの製造方法 | |
| JP3154594B2 (ja) | キャパシタ内蔵多層配線基板とその製造方法 | |
| US6603202B2 (en) | Circuit board-providing article, circuit board, semiconductor device and process for the production of the same | |
| JP2001358248A (ja) | キャパシタを内蔵した回路基板とその製造方法 | |
| TW200845843A (en) | Method for manufacturing printed circuit board with built-in capacitor | |
| JPH06125180A (ja) | キャパシタ内蔵多層配線基板 | |
| JP3838876B2 (ja) | 多層回路基板の製造方法 | |
| JP2003243795A (ja) | コンデンサ素子を有するプリント基板の製造方法 | |
| JP2002176266A (ja) | プリント配線板およびその製造方法 | |
| JP2006005309A (ja) | キャパシタ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040210 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040408 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041005 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041012 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071022 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101022 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121022 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131022 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |