JP2799855B2 - 半導体デバイス及びその製造方法 - Google Patents
半導体デバイス及びその製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに係
り、特にオフセット領域の調節が容易であり、トランジ
スタの占める面積を減少させることにより高集積化に適
するようにした半導体デバイス及びその製造方法に関す
る。
り、特にオフセット領域の調節が容易であり、トランジ
スタの占める面積を減少させることにより高集積化に適
するようにした半導体デバイス及びその製造方法に関す
る。
【０００２】
【従来の技術】一般的に、半導体デバイスにおいて、Ｓ
ＲＡＭセルは図１に示すように、４つのＮＭＯＳトラン
ジスタ（Ｔ3〜Ｔ6）と２つのＰＭＯＳ薄膜トランジスタ
（Ｔ1〜Ｔ2）によって構成される。ここで、前記４つの
ＮＭＯＳトランジスタ（Ｔ3〜Ｔ6 ）は半導体基板上に
形成され、２つのＰＭＯＳトランジスタ（Ｔ1〜Ｔ2）は
前記ＮＭＯＳトランジスタ上に薄膜形態で形成される。
図において、ＶCCは供給電源、ＷＬとＷＬ（／）はワー
ド線、ＢＬとＢＬ（／）はビット線、Ｇ1〜Ｇ6はゲート
電極、Ｓ1〜Ｓ6はソース電極、Ｄ1〜Ｄ6はドレイン電極
である。
ＲＡＭセルは図１に示すように、４つのＮＭＯＳトラン
ジスタ（Ｔ3〜Ｔ6）と２つのＰＭＯＳ薄膜トランジスタ
（Ｔ1〜Ｔ2）によって構成される。ここで、前記４つの
ＮＭＯＳトランジスタ（Ｔ3〜Ｔ6 ）は半導体基板上に
形成され、２つのＰＭＯＳトランジスタ（Ｔ1〜Ｔ2）は
前記ＮＭＯＳトランジスタ上に薄膜形態で形成される。
図において、ＶCCは供給電源、ＷＬとＷＬ（／）はワー
ド線、ＢＬとＢＬ（／）はビット線、Ｇ1〜Ｇ6はゲート
電極、Ｓ1〜Ｓ6はソース電極、Ｄ1〜Ｄ6はドレイン電極
である。
【０００３】前記構成を有する一般的なＳＲＡＭセルで
は、半導体基板上に４つのＮＭＯＳトランジスタを形成
するために、単位セルの面積が増加する。しかも、前記
ＮＭＯＳトランジスタ上に形成されるＰＭＯＳトランジ
スタも平面構造となっており、単位セルの面積が増加す
るので、セルの高集積化が困難である。従って、１６Ｍ
以上の高集積化されたＳＲＡＭセルを製造するために
は、半導体基板上でトランジスタの占める面積をより減
少させなければならない。
は、半導体基板上に４つのＮＭＯＳトランジスタを形成
するために、単位セルの面積が増加する。しかも、前記
ＮＭＯＳトランジスタ上に形成されるＰＭＯＳトランジ
スタも平面構造となっており、単位セルの面積が増加す
るので、セルの高集積化が困難である。従って、１６Ｍ
以上の高集積化されたＳＲＡＭセルを製造するために
は、半導体基板上でトランジスタの占める面積をより減
少させなければならない。
【０００４】このような観点から従来の半導体デバイス
を簡略に説明すると、次のようである。図２は従来の半
導体デバイスの断面図である。従来の半導体デバイスは
図２に示すように、基板１と、前記基板１の上に形成さ
れたゲート電極２と、前記ゲート電極２を含んだ基板１
上に形成されたゲート絶縁膜３とを有する。その絶縁膜
３の上に前記ゲート電極２とオーバーラップしないよう
に形成された第１不純物領域４ａと、前記ゲート電極２
とオーバーラップするように形成された第２不純物領域
４ｂと、これら第１及び第２不純物領域４ａ、４ｂの間
に形成されたオフセット領域４ｃとを形成させる。
を簡略に説明すると、次のようである。図２は従来の半
導体デバイスの断面図である。従来の半導体デバイスは
図２に示すように、基板１と、前記基板１の上に形成さ
れたゲート電極２と、前記ゲート電極２を含んだ基板１
上に形成されたゲート絶縁膜３とを有する。その絶縁膜
３の上に前記ゲート電極２とオーバーラップしないよう
に形成された第１不純物領域４ａと、前記ゲート電極２
とオーバーラップするように形成された第２不純物領域
４ｂと、これら第１及び第２不純物領域４ａ、４ｂの間
に形成されたオフセット領域４ｃとを形成させる。
【０００５】前記構成を有する従来の半導体デバイスの
製造方法は以下の通りである。まず、図３（ａ）に示す
ように、基板１を設けて、その基板１上に金属物質を蒸
着し、フォトリソグラフィ及びフォトエッチング工程に
よってその金属物質を選択的に除去してゲート電極２を
形成する。その後、図３（ｂ）に示すように、前記ゲー
ト電極２を含んだ基板１の全面に絶縁物質を蒸着してゲ
ート絶縁膜３を形成する。次に、前記ゲート絶縁膜３上
に多結晶シリコンを蒸着して活性層４を形成し、前記活
性層４上に感光膜５を塗布する。続けて、図３（ｃ）に
示すように別のオフセットマスクを用いて前記感光膜５
を露光及び現像工程によって選択的に除去することによ
りオフセット領域を決める。残っている感光膜５ａをマ
スクとして前記活性層４に不純物をイオン注入して、第
１及び第２不純物領域４ａ、４ｂをそれぞれ形成する。
次に、図３（ｄ）に示すように、活性層４上に残ってい
る感光膜５ａを除去してオフセット領域４ｃを形成す
る。
製造方法は以下の通りである。まず、図３（ａ）に示す
ように、基板１を設けて、その基板１上に金属物質を蒸
着し、フォトリソグラフィ及びフォトエッチング工程に
よってその金属物質を選択的に除去してゲート電極２を
形成する。その後、図３（ｂ）に示すように、前記ゲー
ト電極２を含んだ基板１の全面に絶縁物質を蒸着してゲ
ート絶縁膜３を形成する。次に、前記ゲート絶縁膜３上
に多結晶シリコンを蒸着して活性層４を形成し、前記活
性層４上に感光膜５を塗布する。続けて、図３（ｃ）に
示すように別のオフセットマスクを用いて前記感光膜５
を露光及び現像工程によって選択的に除去することによ
りオフセット領域を決める。残っている感光膜５ａをマ
スクとして前記活性層４に不純物をイオン注入して、第
１及び第２不純物領域４ａ、４ｂをそれぞれ形成する。
次に、図３（ｄ）に示すように、活性層４上に残ってい
る感光膜５ａを除去してオフセット領域４ｃを形成す
る。
【０００６】この半導体デバイスを用いたＳＲＡＭセル
について説明する。図４は従来の半導体デバイスを一般
的なＳＲＡＭセルに適用した例であり、図１の‘Ａ’で
示したバルクトランジスタＴ3と薄膜トランジスタＴ2と
を結合した状態の断面図である。半導体基板１１上にフ
ィールド領域と活性領域を区画するフィールド酸化膜１
２が形成される。基板１１の活性領域の上に第１ゲート
絶縁膜１３が形成され、その上に第１ゲート電極１４が
形成される。そして、第１ゲート電極１４の両側面にサ
イドウォール１６が形成される。基板１１の前記サイド
ウォール１６の両側の表面部に第１及び第２不純物領域
１７、１８が形成される。それらが形成された前記基板
１１の上に層間絶縁膜２１が形成され、その絶縁膜にコ
ンタクトホールを形成して前記第１ゲート電極１４を露
出させる。
について説明する。図４は従来の半導体デバイスを一般
的なＳＲＡＭセルに適用した例であり、図１の‘Ａ’で
示したバルクトランジスタＴ3と薄膜トランジスタＴ2と
を結合した状態の断面図である。半導体基板１１上にフ
ィールド領域と活性領域を区画するフィールド酸化膜１
２が形成される。基板１１の活性領域の上に第１ゲート
絶縁膜１３が形成され、その上に第１ゲート電極１４が
形成される。そして、第１ゲート電極１４の両側面にサ
イドウォール１６が形成される。基板１１の前記サイド
ウォール１６の両側の表面部に第１及び第２不純物領域
１７、１８が形成される。それらが形成された前記基板
１１の上に層間絶縁膜２１が形成され、その絶縁膜にコ
ンタクトホールを形成して前記第１ゲート電極１４を露
出させる。
【０００７】上記層間絶縁膜２１上に第２ゲート電極２
２を形成し、第１ゲート電極１４の露出した表面を除い
て前記第２ゲート電極２２を含んだ層間絶縁膜２１上に
第２ゲート絶縁膜２３を形成する。そして、前記第２ゲ
ート絶縁膜２３上に第３及び第４不純物領域２４ａ、２
４ｂが離して形成し、これらの第３及び第４不純物領域
２４ａ、２４ｂの間にオフセット領域２４ｃを形成す
る。その際、第３不純物領域２４ａを形成させるための
活性層を形成させるときに同時にコンタクトホールをも
充填する。
２を形成し、第１ゲート電極１４の露出した表面を除い
て前記第２ゲート電極２２を含んだ層間絶縁膜２１上に
第２ゲート絶縁膜２３を形成する。そして、前記第２ゲ
ート絶縁膜２３上に第３及び第４不純物領域２４ａ、２
４ｂが離して形成し、これらの第３及び第４不純物領域
２４ａ、２４ｂの間にオフセット領域２４ｃを形成す
る。その際、第３不純物領域２４ａを形成させるための
活性層を形成させるときに同時にコンタクトホールをも
充填する。
【０００８】前記第１ゲート絶縁膜１３と第１ゲート電
極１４と第１及び第２不純物領域１７、１８はバルクト
ランジスタを構成し、前記第３及び第４不純物領域２４
ａ、２４ｂと、半導体領域２４ｃと、第２ゲート絶縁膜
２３と、第２ゲート電極２２は薄膜トランジスタを構成
する。上記構成になる前記バルクトランジスタと薄膜ト
ランジスタは、第１ゲート電極１４と第３不純物領域２
４ａとが互いに接触することにより電気的に連結され
る。
極１４と第１及び第２不純物領域１７、１８はバルクト
ランジスタを構成し、前記第３及び第４不純物領域２４
ａ、２４ｂと、半導体領域２４ｃと、第２ゲート絶縁膜
２３と、第２ゲート電極２２は薄膜トランジスタを構成
する。上記構成になる前記バルクトランジスタと薄膜ト
ランジスタは、第１ゲート電極１４と第３不純物領域２
４ａとが互いに接触することにより電気的に連結され
る。
【０００９】前記構成を有する従来の半導体デバイスを
用いたＳＲＡＭの製造方法を図４に基づいて簡略に説明
する。本発明によるＳＲＡＭセルは、まず、Ｐ型半導体
基板１１を設け、前記半導体基板１１上にフィールド酸
化工程によってフィールド領域と活性領域を区画するフ
ィールド酸化膜１２を形成する。その後、フィールド領
域を除いた活性領域の半導体基板１１上に絶縁物質と金
属物質を順次蒸着する。次に、フォトリソグラフィ及び
フォトエッチング工程によって前記絶縁物質及び金属物
質を選択的に除去して、第１ゲート絶縁膜１３と第１ゲ
ート電極１４を形成する。その後、前記第１ゲート電極
１４をマスクとして前記活性領域の半導体基板１１の両
側に低濃度の不純物イオンを注入して低濃度不純物領
域、即ちＬＤＤ領域１５を形成する。次に、前記第１ゲ
ート電極１４を含んだ半導体基板１１の全面に絶縁物質
を蒸着し、前記第１ゲート電極１４及び第１ゲート絶縁
膜１３の側面のみに残るように前記絶縁物質を除去して
サイドウォール１６を形成する。その後、前記サイドウ
ォール１６と第１ゲート電極１４をマスクとして前記活
性領域の半導体基板１１に高濃度のｎ+ 型不純物をイオ
ン注入して、前記低濃度不純物領域１５と連結された第
１及び第２不純物領域１７、１８を形成する。この際、
前記第１不純物領域１７はバルクトランジスタのソース
領域として使用し、前記第２不純物領域１８はドレイン
領域として使用する。
用いたＳＲＡＭの製造方法を図４に基づいて簡略に説明
する。本発明によるＳＲＡＭセルは、まず、Ｐ型半導体
基板１１を設け、前記半導体基板１１上にフィールド酸
化工程によってフィールド領域と活性領域を区画するフ
ィールド酸化膜１２を形成する。その後、フィールド領
域を除いた活性領域の半導体基板１１上に絶縁物質と金
属物質を順次蒸着する。次に、フォトリソグラフィ及び
フォトエッチング工程によって前記絶縁物質及び金属物
質を選択的に除去して、第１ゲート絶縁膜１３と第１ゲ
ート電極１４を形成する。その後、前記第１ゲート電極
１４をマスクとして前記活性領域の半導体基板１１の両
側に低濃度の不純物イオンを注入して低濃度不純物領
域、即ちＬＤＤ領域１５を形成する。次に、前記第１ゲ
ート電極１４を含んだ半導体基板１１の全面に絶縁物質
を蒸着し、前記第１ゲート電極１４及び第１ゲート絶縁
膜１３の側面のみに残るように前記絶縁物質を除去して
サイドウォール１６を形成する。その後、前記サイドウ
ォール１６と第１ゲート電極１４をマスクとして前記活
性領域の半導体基板１１に高濃度のｎ+ 型不純物をイオ
ン注入して、前記低濃度不純物領域１５と連結された第
１及び第２不純物領域１７、１８を形成する。この際、
前記第１不純物領域１７はバルクトランジスタのソース
領域として使用し、前記第２不純物領域１８はドレイン
領域として使用する。
【００１０】次に、前記サイドウォール１６、第１ゲー
ト電極１４、及び半導体基板１１の全面に絶縁物質を蒸
着して層間絶縁膜２１を形成する。その後、前記第１ゲ
ート電極１４が露出するように、前記層間絶縁膜２１を
露光及び現像工程によって除去してコンタクトホールを
形成する。次に、前記コンタクトホールを形成させた層
間絶縁膜２１の全面に金属物質を蒸着し、フォトリソグ
ラフィ及びフォトエッチング工程によってその金属物質
を選択的に除去して第２ゲート電極２２を形成する。そ
の後、第２ゲート電極２２を含んだ層間絶縁膜２１上に
絶縁物質を蒸着して第２ゲート絶縁膜２３を形成する。
次に、前記第１ゲート電極１４の露出した表面を含んだ
層間絶縁膜２１及び第２ゲート絶縁膜２３上に多結晶シ
リコンを蒸着して活性層２４を形成する。続けて、その
上に感光膜を塗布し、図３（ｃ）のように、別のオフセ
ットマスクを用いた露光及び現像工程によって前記感光
膜を選択的に除去して、活性層２４上にオフセット領域
を区画する。次に、オフセット領域を区画した感光膜を
マスクとして前記活性層２４に不純物イオンを注入し
て、第３及び第４不純物領域２４ａ、２４ｂをそれぞれ
隔離形成する。なお、図示していないが、前記オフセッ
ト領域上に残っている感光膜を除去してオフセット領域
２４ｃを形成する。
ト電極１４、及び半導体基板１１の全面に絶縁物質を蒸
着して層間絶縁膜２１を形成する。その後、前記第１ゲ
ート電極１４が露出するように、前記層間絶縁膜２１を
露光及び現像工程によって除去してコンタクトホールを
形成する。次に、前記コンタクトホールを形成させた層
間絶縁膜２１の全面に金属物質を蒸着し、フォトリソグ
ラフィ及びフォトエッチング工程によってその金属物質
を選択的に除去して第２ゲート電極２２を形成する。そ
の後、第２ゲート電極２２を含んだ層間絶縁膜２１上に
絶縁物質を蒸着して第２ゲート絶縁膜２３を形成する。
次に、前記第１ゲート電極１４の露出した表面を含んだ
層間絶縁膜２１及び第２ゲート絶縁膜２３上に多結晶シ
リコンを蒸着して活性層２４を形成する。続けて、その
上に感光膜を塗布し、図３（ｃ）のように、別のオフセ
ットマスクを用いた露光及び現像工程によって前記感光
膜を選択的に除去して、活性層２４上にオフセット領域
を区画する。次に、オフセット領域を区画した感光膜を
マスクとして前記活性層２４に不純物イオンを注入し
て、第３及び第４不純物領域２４ａ、２４ｂをそれぞれ
隔離形成する。なお、図示していないが、前記オフセッ
ト領域上に残っている感光膜を除去してオフセット領域
２４ｃを形成する。
【００１１】
【発明が解決しようとする課題】前記のようにＳＲＡＭ
セルに適用される従来の半導体デバイスは次の問題点が
あった。 第１．従来の半導体デバイスでは薄膜トランジスタのオ
フセット領域及びゲート電極を形成するために、それぞ
れ用のマスクを用いたフォトエッチング工程が必要であ
る。これにより、製造工程数が増加して工程が複雑にな
る。 第２．従来の半導体デバイスではそれぞれ用のマスクを
用いてオフセット領域及びゲート電極を形成するため、
特に高集積デバイスの製造時にはこれらオフセット領域
及びゲート電極の正確な調節が難しくなり、オフセット
及びゲート電極の均一性が減少する。 第３．従来の半導体デバイスでは不純物領域が同じ平面
上に並んで形成されるため、半導体基板上で薄膜トラン
ジスタの占める面積が増加する。つまり、従来の半導体
デバイスはＳＲＡＭセルにおいてバルクトランジスタ上
に前記薄膜トランジスタを積層する場合、単位トランジ
スタの占める面積が増加するので、高集積デバイスには
向かない。
セルに適用される従来の半導体デバイスは次の問題点が
あった。 第１．従来の半導体デバイスでは薄膜トランジスタのオ
フセット領域及びゲート電極を形成するために、それぞ
れ用のマスクを用いたフォトエッチング工程が必要であ
る。これにより、製造工程数が増加して工程が複雑にな
る。 第２．従来の半導体デバイスではそれぞれ用のマスクを
用いてオフセット領域及びゲート電極を形成するため、
特に高集積デバイスの製造時にはこれらオフセット領域
及びゲート電極の正確な調節が難しくなり、オフセット
及びゲート電極の均一性が減少する。 第３．従来の半導体デバイスでは不純物領域が同じ平面
上に並んで形成されるため、半導体基板上で薄膜トラン
ジスタの占める面積が増加する。つまり、従来の半導体
デバイスはＳＲＡＭセルにおいてバルクトランジスタ上
に前記薄膜トランジスタを積層する場合、単位トランジ
スタの占める面積が増加するので、高集積デバイスには
向かない。
【００１２】本発明はかかる従来の問題点を解決するた
めのもので、その目的はオフセット領域の調節が容易で
あってオフセットの均一性を高くし、且つ工程を単純化
できる半導体デバイス及びその製造方法を提供すること
にある。また、本発明の他の目的は同じ平面上でのトラ
ンジスタの占める面積を減少させ、高集積化に適するよ
うにした半導体デバイス及びその製造方法を提供するこ
とにある。
めのもので、その目的はオフセット領域の調節が容易で
あってオフセットの均一性を高くし、且つ工程を単純化
できる半導体デバイス及びその製造方法を提供すること
にある。また、本発明の他の目的は同じ平面上でのトラ
ンジスタの占める面積を減少させ、高集積化に適するよ
うにした半導体デバイス及びその製造方法を提供するこ
とにある。
【００１３】
【課題を解決するための手段】上記目的を達成する本発
明半導体デバイスは、基板と、前記基板上に形成され、
コンタクトホールを有する第１絶縁膜と、前記コンタク
トホールの底面部に形成された第１不純物領域と、前記
コンタクトホールの部分以外の前記第１絶縁膜上に形成
された第２不純物領域と、前記第１不純物領域と第２不
純物領域とを連結するように前記コンタクトホールの側
壁に形成された半導体領域と、第１不純物領域と半導体
領域とが形成された前記コンタクトホール内に第１不純
物領域から一定の高さまで充填された第２絶縁膜と、前
記コンタクトホール内の前記第２絶縁膜上に形成された
ゲート電極とを有することを特徴とする。
明半導体デバイスは、基板と、前記基板上に形成され、
コンタクトホールを有する第１絶縁膜と、前記コンタク
トホールの底面部に形成された第１不純物領域と、前記
コンタクトホールの部分以外の前記第１絶縁膜上に形成
された第２不純物領域と、前記第１不純物領域と第２不
純物領域とを連結するように前記コンタクトホールの側
壁に形成された半導体領域と、第１不純物領域と半導体
領域とが形成された前記コンタクトホール内に第１不純
物領域から一定の高さまで充填された第２絶縁膜と、前
記コンタクトホール内の前記第２絶縁膜上に形成された
ゲート電極とを有することを特徴とする。
【００１４】本発明による半導体デバイスの製造方法
は、基板上に第１絶縁膜を形成させて、その一部にコン
タクトホールを形成する段階と、前記コンタクトホール
を含んだ第１絶縁膜上に活性層を形成する段階と、前記
活性層のコンタクトホールの底面の部分及びコンタクト
ホールを除いた前記第１絶縁膜の部分にイオンを注入し
て、第１及び第２不純物領域をそれぞれ形成し、前記活
性層のコンタクトホールの側面の部分に半導体領域を形
成する段階と、前記コンタクトホールの前記第１不純物
領域から所定の高さに第２絶縁膜を形成する段階と、前
記コンタクトホール内の前記第２絶縁膜上にゲート電極
を形成する段階とを有することを特徴とする。
は、基板上に第１絶縁膜を形成させて、その一部にコン
タクトホールを形成する段階と、前記コンタクトホール
を含んだ第１絶縁膜上に活性層を形成する段階と、前記
活性層のコンタクトホールの底面の部分及びコンタクト
ホールを除いた前記第１絶縁膜の部分にイオンを注入し
て、第１及び第２不純物領域をそれぞれ形成し、前記活
性層のコンタクトホールの側面の部分に半導体領域を形
成する段階と、前記コンタクトホールの前記第１不純物
領域から所定の高さに第２絶縁膜を形成する段階と、前
記コンタクトホール内の前記第２絶縁膜上にゲート電極
を形成する段階とを有することを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明による半導体デバイ
スを添付図面に基づいて詳細に説明する。図５は本発明
による半導体デバイスの断面図である。図に示すよう
に、本発明による半導体デバイスは、半導体基板３１上
に第１絶縁膜３２を形成し、そこにコンタクトホール３
３を形成させてある。この第１絶縁膜３２の上側表面
と、コンタクトホール３３の内側の壁、すなわち側壁と
底面に沿って活性層としての半導体層を形成させ、その
コンタクトホイールの底面の部分に第１不純物領域３４
ａを、コンタクトホール３３の部分以外の前記第１絶縁
膜３２の上にある部分に第２不純物領域３４ｂを形成さ
せる。一方、コンタクトホール３３の側壁の部分は不純
物を注入せずにそのままとして半導体領域３４ｃとす
る。前記コンタクトホール３３内の第１不純物領域３４
ａの上に第２絶縁膜３５ａを所定の厚さ、すなわち高さ
に堆積させる。その第２絶縁膜３５ａ表面、半導体領域
３４ａ表面及び第２不純物領域３４ｂ表面に沿ってゲー
ト絶縁膜となる第３絶縁膜３６を形成させ、コンタクト
ホール３３内で第３絶縁膜３６上にゲート電極３７ａを
形成させてある。
スを添付図面に基づいて詳細に説明する。図５は本発明
による半導体デバイスの断面図である。図に示すよう
に、本発明による半導体デバイスは、半導体基板３１上
に第１絶縁膜３２を形成し、そこにコンタクトホール３
３を形成させてある。この第１絶縁膜３２の上側表面
と、コンタクトホール３３の内側の壁、すなわち側壁と
底面に沿って活性層としての半導体層を形成させ、その
コンタクトホイールの底面の部分に第１不純物領域３４
ａを、コンタクトホール３３の部分以外の前記第１絶縁
膜３２の上にある部分に第２不純物領域３４ｂを形成さ
せる。一方、コンタクトホール３３の側壁の部分は不純
物を注入せずにそのままとして半導体領域３４ｃとす
る。前記コンタクトホール３３内の第１不純物領域３４
ａの上に第２絶縁膜３５ａを所定の厚さ、すなわち高さ
に堆積させる。その第２絶縁膜３５ａ表面、半導体領域
３４ａ表面及び第２不純物領域３４ｂ表面に沿ってゲー
ト絶縁膜となる第３絶縁膜３６を形成させ、コンタクト
ホール３３内で第３絶縁膜３６上にゲート電極３７ａを
形成させてある。
【００１６】前記第２絶縁膜３５ａはコンタクトホール
３３内で第１不純物領域の上から前記コンタクトホール
３３の深さより薄い厚さに形成されている。前記コンタ
クトホール３３の内部にトランジスタボディが形成さ
れ、そのトランジスタボディは図示していないがシリン
ダ形態で成り立っている。前記第１不純物領域３４ａは
ドレイン領域を成し、前記第２不純物領域３４ｂはソー
ス領域を成す。また、前記半導体領域３４ｃはチャンネ
ル領域を成し、前記第１不純物領域３４ａと第２不純物
領域３４ｂに対して垂直となっている。この半導体領域
３４ｃのうちゲート電極３７ａから離れている前記第２
絶縁膜３５ａと接触している部分はオフセット領域とな
る。したがって、オフセット領域はコンタクトホールの
幅並びに第２絶縁膜３５ａの厚さによって適宜選択する
ことができる。
３３内で第１不純物領域の上から前記コンタクトホール
３３の深さより薄い厚さに形成されている。前記コンタ
クトホール３３の内部にトランジスタボディが形成さ
れ、そのトランジスタボディは図示していないがシリン
ダ形態で成り立っている。前記第１不純物領域３４ａは
ドレイン領域を成し、前記第２不純物領域３４ｂはソー
ス領域を成す。また、前記半導体領域３４ｃはチャンネ
ル領域を成し、前記第１不純物領域３４ａと第２不純物
領域３４ｂに対して垂直となっている。この半導体領域
３４ｃのうちゲート電極３７ａから離れている前記第２
絶縁膜３５ａと接触している部分はオフセット領域とな
る。したがって、オフセット領域はコンタクトホールの
幅並びに第２絶縁膜３５ａの厚さによって適宜選択する
ことができる。
【００１７】以下、前記構成を有する本発明による半導
体デバイスの製造方法を説明する。図６−図８は本発明
による半導体デバイスの工程断面図である。本発明によ
る半導体デバイスの製造方法は、まず、図６（ａ）に示
すように、まず基板３１の上に絶縁物質を蒸着して第１
絶縁膜３２を形成する。その後、露光及び現像工程によ
って前記第１絶縁膜３２を選択的に除去してコンタクト
ホール３３を形成する。次に、図６（ｂ）に示すよう
に、前記コンタクトホール３３を含んだ第１絶縁膜３２
上に多結晶シリコンを蒸着して活性層３４を形成する。
体デバイスの製造方法を説明する。図６−図８は本発明
による半導体デバイスの工程断面図である。本発明によ
る半導体デバイスの製造方法は、まず、図６（ａ）に示
すように、まず基板３１の上に絶縁物質を蒸着して第１
絶縁膜３２を形成する。その後、露光及び現像工程によ
って前記第１絶縁膜３２を選択的に除去してコンタクト
ホール３３を形成する。次に、図６（ｂ）に示すよう
に、前記コンタクトホール３３を含んだ第１絶縁膜３２
上に多結晶シリコンを蒸着して活性層３４を形成する。
【００１８】その後、図７（ｃ）に示すように前記活性
層３４上に不純物イオンを注入し、前記コンタクトホー
ル３３の底面に形成された部分に第１不純物領域３４ａ
を、前記コンタクトホール３３を除いた第１絶縁膜３２
上の部分に第２不純物領域３４ｂを形成する。前記コン
タクトホール３３の側壁に形成された活性層の部分、即
ち不純物イオンが注入されていない部分は半導体領域３
４ｃである。その後、図６（ｄ）に示すように、前記活
性層３４上に絶縁物質を蒸着して第２絶縁膜３５を形成
する。次に、図６（ｅ）に示すように、その第２絶縁膜
３５を前記コンタクトホール３３内に一定の厚さだけ残
るように選択的に除去して、オフセット絶縁膜３５ａを
形成する。この際、前記オフセット絶縁膜３５ａの厚さ
だけの前記半導体領域３４ｃの部分はオフセット領域と
なる。即ち、オフセット領域は前記オフセット絶縁膜の
厚さによって自己整列的に形成される。
層３４上に不純物イオンを注入し、前記コンタクトホー
ル３３の底面に形成された部分に第１不純物領域３４ａ
を、前記コンタクトホール３３を除いた第１絶縁膜３２
上の部分に第２不純物領域３４ｂを形成する。前記コン
タクトホール３３の側壁に形成された活性層の部分、即
ち不純物イオンが注入されていない部分は半導体領域３
４ｃである。その後、図６（ｄ）に示すように、前記活
性層３４上に絶縁物質を蒸着して第２絶縁膜３５を形成
する。次に、図６（ｅ）に示すように、その第２絶縁膜
３５を前記コンタクトホール３３内に一定の厚さだけ残
るように選択的に除去して、オフセット絶縁膜３５ａを
形成する。この際、前記オフセット絶縁膜３５ａの厚さ
だけの前記半導体領域３４ｃの部分はオフセット領域と
なる。即ち、オフセット領域は前記オフセット絶縁膜の
厚さによって自己整列的に形成される。
【００１９】その後、図７（ｆ）に示すように、前記オ
フセット絶縁膜３５ａを含んだ半導体領域３４ｃ及び第
２不純物領域３４ｂの露出した表面に絶縁物質を蒸着し
て第３絶縁膜３６を形成する。次に、図７（ｇ）に示す
ように、前記第３絶縁膜３６上に金属物質を蒸着して導
電層３７を形成する。その後、図７（ｈ）に示すよう
に、前記導電層３７を前記コンタクトホール３３内のみ
に残るように選択的に除去してゲート電極３７ａを形成
する。
フセット絶縁膜３５ａを含んだ半導体領域３４ｃ及び第
２不純物領域３４ｂの露出した表面に絶縁物質を蒸着し
て第３絶縁膜３６を形成する。次に、図７（ｇ）に示す
ように、前記第３絶縁膜３６上に金属物質を蒸着して導
電層３７を形成する。その後、図７（ｈ）に示すよう
に、前記導電層３７を前記コンタクトホール３３内のみ
に残るように選択的に除去してゲート電極３７ａを形成
する。
【００２０】以下、上述した本発明による半導体デバイ
スを適用した例としてのＳＲＡＭセルを図９に基づいて
説明する。図は本発明による半導体デバイスをＳＲＡＭ
セルに適用した例としての図１の“Ａ”部のＳＲＡＭセ
ルの一部断面図を示す。この図によれば、本発明による
半導体デバイスを適用したＳＲＡＭセルは、半導体基板
４１上にフィールド酸化膜４２と活性領域とを区画する
フィールド酸化膜４２が形成される。半導体基板４１の
活性領域のほぼ中央部の上に第１ゲート絶縁膜４３が形
成され、前記第１ゲート絶縁膜４３上には第１ゲート電
極４４が形成される。そして、前記第１ゲート電極４４
の両側面にサイドウォール４６が形成され、半導体基板
１４の前記サイドウォール４６の両側の部分に第１及び
第２不純物領域４７、４８が形成される。これらが形成
された前記半導体基板４１の上に第１絶縁膜５２が形成
され、その第１絶縁膜５２のゲート電極の部分に前記第
１導電層４４が露出するようにコンタクトホール５３を
形成する。
スを適用した例としてのＳＲＡＭセルを図９に基づいて
説明する。図は本発明による半導体デバイスをＳＲＡＭ
セルに適用した例としての図１の“Ａ”部のＳＲＡＭセ
ルの一部断面図を示す。この図によれば、本発明による
半導体デバイスを適用したＳＲＡＭセルは、半導体基板
４１上にフィールド酸化膜４２と活性領域とを区画する
フィールド酸化膜４２が形成される。半導体基板４１の
活性領域のほぼ中央部の上に第１ゲート絶縁膜４３が形
成され、前記第１ゲート絶縁膜４３上には第１ゲート電
極４４が形成される。そして、前記第１ゲート電極４４
の両側面にサイドウォール４６が形成され、半導体基板
１４の前記サイドウォール４６の両側の部分に第１及び
第２不純物領域４７、４８が形成される。これらが形成
された前記半導体基板４１の上に第１絶縁膜５２が形成
され、その第１絶縁膜５２のゲート電極の部分に前記第
１導電層４４が露出するようにコンタクトホール５３を
形成する。
【００２１】上記コンタクトホール５３が前記したコン
タクトホール３３となるもので、その底面に前記第１ゲ
ート電極４４と電気的に連結されるように第３不純物領
域５４ａが形成され、前記コンタクトホール５３を除い
た前記第１絶縁膜５２上には第４不純物領域５４ｂが形
成され、前記コンタクトホール５３の側壁には半導体領
域５４ｃが形成される。前記コンタクトホール５３内の
第３不純物領域５４ａ上には前記コンタクトホール５３
の深さより薄い厚さを有する第２絶縁膜５５ａが形成さ
れ、そして、前記第２絶縁膜５５ａと、半導体領域５４
ｃと、第４不純物領域５４ｂとの上には第２ゲート絶縁
膜５６が形成される。そして、前記コンタクトホール５
３内の第３絶縁膜５６上に第２ゲート電極５７ａが形成
される。
タクトホール３３となるもので、その底面に前記第１ゲ
ート電極４４と電気的に連結されるように第３不純物領
域５４ａが形成され、前記コンタクトホール５３を除い
た前記第１絶縁膜５２上には第４不純物領域５４ｂが形
成され、前記コンタクトホール５３の側壁には半導体領
域５４ｃが形成される。前記コンタクトホール５３内の
第３不純物領域５４ａ上には前記コンタクトホール５３
の深さより薄い厚さを有する第２絶縁膜５５ａが形成さ
れ、そして、前記第２絶縁膜５５ａと、半導体領域５４
ｃと、第４不純物領域５４ｂとの上には第２ゲート絶縁
膜５６が形成される。そして、前記コンタクトホール５
３内の第３絶縁膜５６上に第２ゲート電極５７ａが形成
される。
【００２２】このように構成された本発明の半導体デバ
イスを用いたＳＲＡＭセルは、前記第１ゲート絶縁膜４
３と、第１ゲート電極４４と、第１及び第２不純物領域
４７、４８とでバルクトランジスタを構成し、前記第３
及び第４不純物領域５４ａ、５４ｂと、半導体領域５４
ｃと、第２ゲート絶縁膜５６と、第２ゲート電極５７ａ
は薄膜トランジスタを構成する。ここで、前記バルクト
ランジスタと薄膜トランジスタの連結は第１ゲート電極
４４と前記第３不純物領域５４ａによって成されてい
る。
イスを用いたＳＲＡＭセルは、前記第１ゲート絶縁膜４
３と、第１ゲート電極４４と、第１及び第２不純物領域
４７、４８とでバルクトランジスタを構成し、前記第３
及び第４不純物領域５４ａ、５４ｂと、半導体領域５４
ｃと、第２ゲート絶縁膜５６と、第２ゲート電極５７ａ
は薄膜トランジスタを構成する。ここで、前記バルクト
ランジスタと薄膜トランジスタの連結は第１ゲート電極
４４と前記第３不純物領域５４ａによって成されてい
る。
【００２３】前記構成を有する本発明の半導体デバイス
を用いたＳＲＡＭセルの製造方法を図示していないが、
図７を参照して簡略に説明する。本発明の半導体デバイ
スを用いたＳＲＡＭセルはまず、Ｐ型半導体基板４１を
用意し、その半導体基板４１上にフィールド酸化工程に
よってフィールド酸化膜４２を形成してフィールド領域
と活性領域とを区画する。その後、基板の活性領域に絶
縁物質と金属物質を順次蒸着して、フォトリソグラフィ
及びフォトエッチング工程によって絶縁物質及び金属物
質を選択的に除去して、第１ゲート絶縁膜４３と第１ゲ
ート電極４４を形成する。その後、前記第１ゲート電極
４４をマスクとして、半導体基板４１の活性領域のゲー
ト電極４４の両側に低濃度の不純物イオンを注入して低
濃度不純物領域、即ちＬＤＤ領域４５を形成する。次
に、前記第１ゲート電極４４を含んだ半導体基板４１の
全面に絶縁物質を蒸着し、前記第１ゲート電極４４とゲ
ート絶縁膜４３との側面のだけ残るように前記絶縁物質
を除去してサイドウォール４６を形成する。その後、そ
のサイドウォール４６と第１ゲート電極４４をマスクと
して、半導体基板４１の活性領域に高濃度のｎ+不純物
イオンを注入して、前記低濃度の不純物領域４５と連結
されるように第１及び第２不純物領域４７、４８を形成
する。第１不純物領域４７はバルクトランジスタのソー
ス領域として使用し、前記第２不純物領域４８はドレイ
ン領域として使用する。
を用いたＳＲＡＭセルの製造方法を図示していないが、
図７を参照して簡略に説明する。本発明の半導体デバイ
スを用いたＳＲＡＭセルはまず、Ｐ型半導体基板４１を
用意し、その半導体基板４１上にフィールド酸化工程に
よってフィールド酸化膜４２を形成してフィールド領域
と活性領域とを区画する。その後、基板の活性領域に絶
縁物質と金属物質を順次蒸着して、フォトリソグラフィ
及びフォトエッチング工程によって絶縁物質及び金属物
質を選択的に除去して、第１ゲート絶縁膜４３と第１ゲ
ート電極４４を形成する。その後、前記第１ゲート電極
４４をマスクとして、半導体基板４１の活性領域のゲー
ト電極４４の両側に低濃度の不純物イオンを注入して低
濃度不純物領域、即ちＬＤＤ領域４５を形成する。次
に、前記第１ゲート電極４４を含んだ半導体基板４１の
全面に絶縁物質を蒸着し、前記第１ゲート電極４４とゲ
ート絶縁膜４３との側面のだけ残るように前記絶縁物質
を除去してサイドウォール４６を形成する。その後、そ
のサイドウォール４６と第１ゲート電極４４をマスクと
して、半導体基板４１の活性領域に高濃度のｎ+不純物
イオンを注入して、前記低濃度の不純物領域４５と連結
されるように第１及び第２不純物領域４７、４８を形成
する。第１不純物領域４７はバルクトランジスタのソー
ス領域として使用し、前記第２不純物領域４８はドレイ
ン領域として使用する。
【００２４】次に、バルクトランジスタを形成させた基
板の上全面に絶縁物質を蒸着して第１絶縁膜５２を形成
する。その後、前記第１ゲート電極４４が露出するよう
に露光及び現像工程によって前記第１絶縁膜５２を選択
的に除去してコンタクトホール５３を形成する。次に、
前記コンタクトホール５３を含んだ第１絶縁膜５２上に
多結晶シリコンを蒸着して活性層５４を形成する。その
後、前記コンタクトホール５３の底面と、前記コンタク
トホール５３の側壁の部分を除いた第１絶縁膜５２の一
部分とに形成された活性層５４の部分に不純物イオンを
注入して、第３及び第４不純物領域５４ａ、５４ｂをそ
れぞれ形成する。前記コンタクトホール５３の側壁に形
成された活性層の部分、即ち不純物イオンが注入されて
いない部分に半導体領域５４ｃのままとする。第３不純
物領域５４ａは薄膜トランジスタのドレイン領域として
使用し、前記第４不純物領域５４ｂはソース領域として
使用する。
板の上全面に絶縁物質を蒸着して第１絶縁膜５２を形成
する。その後、前記第１ゲート電極４４が露出するよう
に露光及び現像工程によって前記第１絶縁膜５２を選択
的に除去してコンタクトホール５３を形成する。次に、
前記コンタクトホール５３を含んだ第１絶縁膜５２上に
多結晶シリコンを蒸着して活性層５４を形成する。その
後、前記コンタクトホール５３の底面と、前記コンタク
トホール５３の側壁の部分を除いた第１絶縁膜５２の一
部分とに形成された活性層５４の部分に不純物イオンを
注入して、第３及び第４不純物領域５４ａ、５４ｂをそ
れぞれ形成する。前記コンタクトホール５３の側壁に形
成された活性層の部分、即ち不純物イオンが注入されて
いない部分に半導体領域５４ｃのままとする。第３不純
物領域５４ａは薄膜トランジスタのドレイン領域として
使用し、前記第４不純物領域５４ｂはソース領域として
使用する。
【００２５】次に、前記活性層５４の上に絶縁物質を蒸
着し、前記コンタクトホール５３の中に一定の厚さだけ
残るように前記絶縁物質をドライエッチング工程によっ
て選択的に除去して第２絶縁膜５５ａを形成する。その
後、前記コンタクトホール５３内の第２絶縁膜５５ａの
上および活性層５４の上に絶縁物質を蒸着して第２ゲー
ト絶縁膜５６を形成する。その第２ゲート絶縁膜５６上
に金属物質を蒸着し、前記コンタクトホール５３内のみ
に残るように除去して第２ゲート電極５７ａを形成す
る。
着し、前記コンタクトホール５３の中に一定の厚さだけ
残るように前記絶縁物質をドライエッチング工程によっ
て選択的に除去して第２絶縁膜５５ａを形成する。その
後、前記コンタクトホール５３内の第２絶縁膜５５ａの
上および活性層５４の上に絶縁物質を蒸着して第２ゲー
ト絶縁膜５６を形成する。その第２ゲート絶縁膜５６上
に金属物質を蒸着し、前記コンタクトホール５３内のみ
に残るように除去して第２ゲート電極５７ａを形成す
る。
【００２６】
【発明の効果】上述したようにＳＲＡＭセルに適用され
る本発明の半導体デバイスでは、次の効果を奏する。 第１、本発明による半導体デバイスでは別のマスク無し
に、コンタクトホールの底面に形成される絶縁膜の厚さ
によって薄膜トランジスタのオフセット領域が調節され
るので、オフセット領域の均一性が増大する。 第２、本発明による半導体デバイスではオフセット領域
及びゲート電極の形成時にそれぞれ用のマスクを使用せ
ずに絶縁膜及びコンタクトホールを用いて自己整列的に
形成できるのでマスク工程数が減少する。したがって、
工程が単純化する。 第３、本発明による半導体デバイスでは、コンタクトホ
ールの幅によってトランジスタのチャンネル幅が決定さ
れるとともに、コンタクトホールの絶縁膜の厚さによっ
てトランジスタのチャンネル長さが決定されるので、ミ
スアラインメント無しに薄膜トランジスタを制作できる
ので、制作歩留りが高くなる。 第４、本発明による半導体デバイスでは、トランジスタ
ボディ（即ちゲート電極、チャンネル領域、第１及び第
２不純物領域）がコンタクトホールの内部に形成される
ため、薄膜トランジスタの占める面積が減少するので、
高集積化を図るのに適している。
る本発明の半導体デバイスでは、次の効果を奏する。 第１、本発明による半導体デバイスでは別のマスク無し
に、コンタクトホールの底面に形成される絶縁膜の厚さ
によって薄膜トランジスタのオフセット領域が調節され
るので、オフセット領域の均一性が増大する。 第２、本発明による半導体デバイスではオフセット領域
及びゲート電極の形成時にそれぞれ用のマスクを使用せ
ずに絶縁膜及びコンタクトホールを用いて自己整列的に
形成できるのでマスク工程数が減少する。したがって、
工程が単純化する。 第３、本発明による半導体デバイスでは、コンタクトホ
ールの幅によってトランジスタのチャンネル幅が決定さ
れるとともに、コンタクトホールの絶縁膜の厚さによっ
てトランジスタのチャンネル長さが決定されるので、ミ
スアラインメント無しに薄膜トランジスタを制作できる
ので、制作歩留りが高くなる。 第４、本発明による半導体デバイスでは、トランジスタ
ボディ（即ちゲート電極、チャンネル領域、第１及び第
２不純物領域）がコンタクトホールの内部に形成される
ため、薄膜トランジスタの占める面積が減少するので、
高集積化を図るのに適している。
【図１】 一般的なＳＲＡＭセルの回路構成図である。
【図２】 従来の半導体デバイスの断面図である。
【図３】 従来の半導体デバイスの工程断面図である。
【図４】 従来の半導体デバイスをＳＲＡＭセルに適用
した例としての図１の“Ａ”部の断面図である。
した例としての図１の“Ａ”部の断面図である。
【図５】 本発明による半導体デバイスの断面図であ
る。
る。
【図６】 本発明による半導体デバイスの工程断面図で
ある。
ある。
【図７】 本発明による半導体デバイスの工程断面図で
ある。
ある。
【図８】 本発明による半導体デバイスの工程断面図で
ある。
ある。
【図９】 本発明による半導体デバイスをＳＲＡＭセル
に適用した例としての図１の“Ａ”部の断面図である。
に適用した例としての図１の“Ａ”部の断面図である。
３１ 半導体基板 ３２ 第１絶縁膜 ３３ コンタクトホール ３４ 活性層 ３４ａ 第１不純物領域 ３４ｂ 第２不純物領域 ３４ｃ 半導体領域 ３５ 第２絶縁膜 ３５ａ オフセット絶縁膜 ３６ 第３絶縁膜 ３７ 導電層 ３７ａ ゲート電極
Claims (7)
- 【請求項１】 基板と、 前記基板上に形成され、コンタクトホールを有する第１
絶縁膜と、前記第１絶縁膜の上側表面と、前記コンタクトホールの
側壁及び底面とに沿って形成された活性層としての半導
体層であって、 前記コンタクトホールの底面に且つ前記
基板の上部に形成された第１不純物領域、前記コンタク
トホールの部分以外の前記第１絶縁膜上に形成された第
２不純物領域、並びに前記第１不純物領域と第２不純物
領域とを連結するように前記コンタクトホールの側壁に
形成された半導体領域を有する前記半導体層と、前記 第１不純物領域と半導体領域とが形成された前記コ
ンタクトホール内に第１不純物領域から一定の高さまで
充填された第２絶縁膜と、 前記コンタクトホール内の前記第２絶縁膜上に形成され
たゲート電極と、 を備えたことを特徴とする半導体デバイス。 - 【請求項２】 前記第１不純物領域はドレイン領域を成
すことを特徴とする請求項１記載の半導体デバイス。 - 【請求項３】 前記第２不純物領域はソース領域を成す
ことを特徴とする請求項１記載の半導体デバイス。 - 【請求項４】 前記半導体領域はチャンネル領域とオフ
セット領域とを成すことを特徴とする請求項１記載の半
導体デバイス。 - 【請求項５】 基板と、 前記基板上に隔離形成されたフィールド領域及び活性領
域と、 前記活性領域の一部の上に形成されたゲート絶縁膜と前
記ゲート絶縁膜上に形成された第１導電層と、 前記基板の前記第１導電層の両側の活性領域に形成され
た第１及び第２不純物領域と、 前記基板上に形成され、前記第１導電層の上側が露出す
るようにコンタクトホールを有する第１絶縁膜と、前記第１絶縁膜の上側表面と、前記コンタクトホールの
側壁及び底面とに沿って形成された活性層としての半導
体層であって、 前記コンタクトホールの底面に且つ前記
第１導電層と電気的に連結して形成された第３不純物領
域、前記コンタクトホールの部分以外の前記第１絶縁膜
上に形成された第４不純物領域、並びに前記第３不純物
領域と第４不純物領域とを連結するように前記コンタク
トホールの側壁に形成された半導体領域を有する前記半
導体層と、 前記コンタクトホール内に第３不純物領域から所定の高
さまで充填された第２絶縁膜と、 前記コンタクトホール内で第２絶縁膜上に形成された第
２導電層と、 を備えたことを特徴とする半導体デバイス。 - 【請求項６】 基板上に第１絶縁膜を形成させて、その
一部にコンタクトホールを形成する段階と、 前記コンタクトホールを含んだ第１絶縁膜上に活性層を
形成する段階と、 前記活性層のコンタクトホールの底面の部分及びコンタ
クトホールを除いた前記第１絶縁膜の部分にイオンを注
入して、第１及び第２不純物領域をそれぞれ形成し、前
記活性層のコンタクトホールの側面の部分に半導体領域
を形成する段階と、 前記コンタクトホールの前記第１不純物領域から所定の
高さに第２絶縁膜を形成する段階と、 前記コンタクトホール内の前記第２絶縁膜上にゲート電
極を形成する段階とを有することを特徴とする半導体デ
バイスの製造方法。 - 【請求項７】 基板にフィールド領域と活性領域を隔離
形成する段階と、 前記基板の活性領域にゲート絶縁膜とそのゲート絶縁膜
上に第１ゲート電極を形成する段階と、 活性領域の前記第１ゲート電極の両側の部分に第１及び
第２不純物領域を形成する段階と、 前記基板上に第１絶縁膜を形成し、その絶縁膜に前記第
１ゲート電極の上側が露出するようにコンタクトホール
を形成する段階と、 前記コンタクトホール内面及び第１絶縁膜上に活性層を
形成する段階と、 前記活性層のコンタクトホールの底面の部分及びコンタ
クトホールを除いた第１絶縁膜上の部分に不純物イオン
を注入して第３及び第４不純物領域を形成し、前記活性
層のコンタクトホールの側壁の部分に半導体領域を形成
する段階と、 前記コンタクトホールの内側に前記第３不純物領域の上
にコンタクトホールの深さより薄い所定の厚さを有する
第２絶縁膜を形成する段階と、 前記第２絶縁膜と前記活性層の露出した表面に第３絶縁
膜を形成する段階と、 前記コンタクトホール内の第３絶縁膜上に第２ゲート電
極を形成する段階とを有することを特徴とする半導体デ
バイスの製造方法。
Applications Claiming Priority (2)
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| KR1019950056307A KR100223886B1 (ko) | 1995-12-26 | 1995-12-26 | 반도체소자 및 제조방법 |
| KR56307/1995 | 1995-12-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186253A JPH09186253A (ja) | 1997-07-15 |
| JP2799855B2 true JP2799855B2 (ja) | 1998-09-21 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP2799855B2 (ja) |
| KR (1) | KR100223886B1 (ja) |
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1996
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- 1996-12-24 US US08/773,088 patent/US5834798A/en not_active Expired - Fee Related
-
1998
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