JP3257940B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法に関する。さらに詳しくは、イオン注入による不純
物拡散層によって素子間分離を行なうＭＯＳトランジス
タの製造方法に関し、特に、フラット構造のメモリセル
からなるマスクＲＯＭの製造に利用される。
方法に関する。さらに詳しくは、イオン注入による不純
物拡散層によって素子間分離を行なうＭＯＳトランジス
タの製造方法に関し、特に、フラット構造のメモリセル
からなるマスクＲＯＭの製造に利用される。
【０００２】
【従来の技術】従来、各種のプログラム情報を書き込ん
で利用するマスクＲＯＭにおいては、メモリセル領域の
集積度向上のためにフラットセル構造を用いている。こ
のフラットセル構造のメモリセルでは、厚いフィールド
酸化膜によって素子間分離を行うのではなく、ワード線
（ゲート電極）をマスクとしたイオン注入によって素子
間分離を行うようにしている。
で利用するマスクＲＯＭにおいては、メモリセル領域の
集積度向上のためにフラットセル構造を用いている。こ
のフラットセル構造のメモリセルでは、厚いフィールド
酸化膜によって素子間分離を行うのではなく、ワード線
（ゲート電極）をマスクとしたイオン注入によって素子
間分離を行うようにしている。
【０００３】図４は従来のフラット構造メモリセルの平
面図を示し、図５は図４のＡ−Ａ′線での断面図を示
し、図６は図４のＢ−Ｂ′線での断面図を示している。
従来のフラットセル構造のメモリセルは、シリコン基板
２５上に、メモリセルトランジスタのビット線としての
帯状のソースドレイン拡散領域１（以後「ビット線１」
ともいう）が平行に複数本形成され、ワード線としての
帯状のゲート電極２（以後「ワード線２」ともいう）が
薄いゲート酸化膜４を介してこのビット線１と互いに交
差して平行に複数本形成されるため、ワード線２とシリ
コン基板２５との間に寄生容量が発生し、ワード線２の
伝達遅延時間（以後「伝搬遅延時間」ともいう）が増加
する。
面図を示し、図５は図４のＡ−Ａ′線での断面図を示
し、図６は図４のＢ−Ｂ′線での断面図を示している。
従来のフラットセル構造のメモリセルは、シリコン基板
２５上に、メモリセルトランジスタのビット線としての
帯状のソースドレイン拡散領域１（以後「ビット線１」
ともいう）が平行に複数本形成され、ワード線としての
帯状のゲート電極２（以後「ワード線２」ともいう）が
薄いゲート酸化膜４を介してこのビット線１と互いに交
差して平行に複数本形成されるため、ワード線２とシリ
コン基板２５との間に寄生容量が発生し、ワード線２の
伝達遅延時間（以後「伝搬遅延時間」ともいう）が増加
する。
【０００４】このメモリセルの製造においては、一般
に、ワード線２を形成後、メモリセルトランジスタ間の
素子分離を行うために、ソースドレイン拡散領域１の不
純物と導電型が異なる不純物２６をワード線２をマスク
としてイオン注入することが行われている。しかし、そ
のイオン注入は、メモリセル全面に行われるため、ソー
スドレイン拡散領域１にも注入され、抵抗が増大し、ビ
ット線１の伝搬遅延時間が増加する。
に、ワード線２を形成後、メモリセルトランジスタ間の
素子分離を行うために、ソースドレイン拡散領域１の不
純物と導電型が異なる不純物２６をワード線２をマスク
としてイオン注入することが行われている。しかし、そ
のイオン注入は、メモリセル全面に行われるため、ソー
スドレイン拡散領域１にも注入され、抵抗が増大し、ビ
ット線１の伝搬遅延時間が増加する。
【０００５】また、このメモリセルでは、ワード線２を
形成後、プログラム情報の書き込みとして、フォトレジ
ストをパターニングし、所定のメモリセルトランジスタ
のチャネル領域３ａにソースドレイン拡散領域１の不純
物と導電型が異なる不純物２７をイオン注入し、トラン
ジスタのしきい値電圧を変化させデータを書き込む。し
かし、その際、フォトリソグラフィーは合わせ余裕を考
慮したフォトマスクを用いて行われるため、ソースドレ
イン拡散領域１にも一部注入（図中、その領域３ｂを斜
線部で示す）されることになり、さらに抵抗が増大し、
ビット線１の伝搬遅延時間がさらに増加する。そして、
プログラム情報を書き込む必要があるチャネル領域が複
数個隣接する場合（図中、領域３ｃは領域３ａが２個隣
接した場合）では、ソースドレイン拡散領域１に注入さ
れる不純物２７のイオン注入領域（図中、その領域３ｄ
を斜線部で示す）が増し、ビット線１の伝搬遅延時間が
さらに増すこととなる。
形成後、プログラム情報の書き込みとして、フォトレジ
ストをパターニングし、所定のメモリセルトランジスタ
のチャネル領域３ａにソースドレイン拡散領域１の不純
物と導電型が異なる不純物２７をイオン注入し、トラン
ジスタのしきい値電圧を変化させデータを書き込む。し
かし、その際、フォトリソグラフィーは合わせ余裕を考
慮したフォトマスクを用いて行われるため、ソースドレ
イン拡散領域１にも一部注入（図中、その領域３ｂを斜
線部で示す）されることになり、さらに抵抗が増大し、
ビット線１の伝搬遅延時間がさらに増加する。そして、
プログラム情報を書き込む必要があるチャネル領域が複
数個隣接する場合（図中、領域３ｃは領域３ａが２個隣
接した場合）では、ソースドレイン拡散領域１に注入さ
れる不純物２７のイオン注入領域（図中、その領域３ｄ
を斜線部で示す）が増し、ビット線１の伝搬遅延時間が
さらに増すこととなる。
【０００６】そこで、このような伝達遅延時間の増加を
防ぐためには、ビット線１とワード線２間の寄生容量を
低減し、ビット線１の抵抗増加の原因となる前述の不純
物がソースドレイン拡散領域１中にイオン注入されない
ように、ビット線１上に絶縁体膜を厚く形成する必要が
ある。
防ぐためには、ビット線１とワード線２間の寄生容量を
低減し、ビット線１の抵抗増加の原因となる前述の不純
物がソースドレイン拡散領域１中にイオン注入されない
ように、ビット線１上に絶縁体膜を厚く形成する必要が
ある。
【０００７】その一つの方法として、特開平４−２５０
６９号公報に記載されているようなものが知られてい
る。これは、ビット線が、多結晶シリコンと、この多結
晶シリコンから固相拡散により形成される浅い拡散層で
構成されており、ゲート酸化膜形成時、多結晶シリコン
部は不純物が導入されているので、増速酸化が起こり、
ゲート酸化膜領域よりも厚いシリコン酸化膜をビット線
上に形成するものである。
６９号公報に記載されているようなものが知られてい
る。これは、ビット線が、多結晶シリコンと、この多結
晶シリコンから固相拡散により形成される浅い拡散層で
構成されており、ゲート酸化膜形成時、多結晶シリコン
部は不純物が導入されているので、増速酸化が起こり、
ゲート酸化膜領域よりも厚いシリコン酸化膜をビット線
上に形成するものである。
【０００８】しかし、この方法では、所定のゲート酸化
膜厚を形成する場合、ビット線上の酸化膜厚は酸化条件
にて決定されることとなり、任意に膜厚を制御できなく
なり、伝達遅延の増加を充分に防ぐことはできない。
膜厚を形成する場合、ビット線上の酸化膜厚は酸化条件
にて決定されることとなり、任意に膜厚を制御できなく
なり、伝達遅延の増加を充分に防ぐことはできない。
【０００９】また、別の方法として、特開平５−２５９
４１０号公報に記載されているようなものが知られてい
る。これは、ソースドレイン拡散層を溝の側壁部及び底
部に形成し、溝を絶縁体で充填することで寄生容量の低
減を図る方法である。
４１０号公報に記載されているようなものが知られてい
る。これは、ソースドレイン拡散層を溝の側壁部及び底
部に形成し、溝を絶縁体で充填することで寄生容量の低
減を図る方法である。
【００１０】この方法では、ソースドレイン拡散層を溝
の側壁部及び底部に形成するために、斜めイオン注入法
や溝を埋める絶縁体からの固相拡散による方法が用いら
れている。しかし、斜めイオン注入法を用いたとして
も、溝側壁に対し均一なソースドレイン拡散層を形成す
ることは困難であり、固相拡散法では、イオン注入法に
比べ、深さ方向に対する不純物の制御性が困難であると
いう問題がある。
の側壁部及び底部に形成するために、斜めイオン注入法
や溝を埋める絶縁体からの固相拡散による方法が用いら
れている。しかし、斜めイオン注入法を用いたとして
も、溝側壁に対し均一なソースドレイン拡散層を形成す
ることは困難であり、固相拡散法では、イオン注入法に
比べ、深さ方向に対する不純物の制御性が困難であると
いう問題がある。
【００１１】また、寄生容量の低減を図る方法として、
ＣＶＤ法等により絶縁体膜をソースドレイン拡散層上に
厚く成膜する方法もあるが、絶縁体膜をソースドレイン
拡散層上にパターニングする際には、マスク合わせずれ
を考慮したマスク合わせ余裕をとらなくてはならず、絶
縁体膜をソースドレイン拡散層に対し、整合良く形成す
ることは困難である。
ＣＶＤ法等により絶縁体膜をソースドレイン拡散層上に
厚く成膜する方法もあるが、絶縁体膜をソースドレイン
拡散層上にパターニングする際には、マスク合わせずれ
を考慮したマスク合わせ余裕をとらなくてはならず、絶
縁体膜をソースドレイン拡散層に対し、整合良く形成す
ることは困難である。
【００１２】絶縁体膜がソースドレイン拡散層に対し整
合せずに形成されると、前述のソースドレイン拡散層へ
の導電型が異なる不純物のイオン注入による伝達遅延時
間の増加のみならず、メモリセルトランジスタのチャネ
ル領域上にも厚い絶縁膜が形成されることになり、所定
のトランジスタ特性が得られないという問題が生じる。
合せずに形成されると、前述のソースドレイン拡散層へ
の導電型が異なる不純物のイオン注入による伝達遅延時
間の増加のみならず、メモリセルトランジスタのチャネ
ル領域上にも厚い絶縁膜が形成されることになり、所定
のトランジスタ特性が得られないという問題が生じる。
【００１３】次に、フラットセル構造のメモリセルの高
集積化の方法として、半導体基板にソースドレイン拡散
層よりも深く掘られた溝を形成し、その溝をメモリセル
トランジスタのチャネル領域にすることで、チャネル長
を従来と同じだけ確保して、チャネル領域の溝の深さ分
だけビット線ピッチを小さくする方法がある。
集積化の方法として、半導体基板にソースドレイン拡散
層よりも深く掘られた溝を形成し、その溝をメモリセル
トランジスタのチャネル領域にすることで、チャネル長
を従来と同じだけ確保して、チャネル領域の溝の深さ分
だけビット線ピッチを小さくする方法がある。
【００１４】その方法を用いた半導体装置の製造方法の
一つとして、特開平４−２５０７０号公報に記載された
方法が知られている。この方法は、先ず、メモリセル領
域全面にソースドレイン領域を形成するために不純物が
導入された多結晶ポリシリコンを形成し、その多結晶ポ
リシリコン上にフォトリソグラフィーにより、レジスト
パターンを所定の間隔で複数本平行に形成する。
一つとして、特開平４−２５０７０号公報に記載された
方法が知られている。この方法は、先ず、メモリセル領
域全面にソースドレイン領域を形成するために不純物が
導入された多結晶ポリシリコンを形成し、その多結晶ポ
リシリコン上にフォトリソグラフィーにより、レジスト
パターンを所定の間隔で複数本平行に形成する。
【００１５】そして、そのレジストパターンをマスクに
して多結晶ポリシリコンと半導体基板をエッチングし、
メモリセルトランジスタのチャネル領域を設ける溝を形
成することで、従来のフラットセル構造のメモリセルよ
りも高集積化を図るものである。
して多結晶ポリシリコンと半導体基板をエッチングし、
メモリセルトランジスタのチャネル領域を設ける溝を形
成することで、従来のフラットセル構造のメモリセルよ
りも高集積化を図るものである。
【００１６】しかし、この方法では、溝側壁に形成され
るソースドレイン領域の多結晶ポリシリコン部は、ゲー
ト酸化膜形成時の増速酸化により、シリコン酸化膜がゲ
ート酸化膜領域より厚く形成される。その結果、溝上部
の開口幅が狭くなり、ワード線としての多結晶ポリシリ
コンの溝部への形成が困難になるという問題が生じる。
るソースドレイン領域の多結晶ポリシリコン部は、ゲー
ト酸化膜形成時の増速酸化により、シリコン酸化膜がゲ
ート酸化膜領域より厚く形成される。その結果、溝上部
の開口幅が狭くなり、ワード線としての多結晶ポリシリ
コンの溝部への形成が困難になるという問題が生じる。
【００１７】
【発明が解決しようとする課題】上記したように、従来
のフラットセル構造のメモリセルにおいては、ワード線
とソースドレイン拡散領域（ビット線）との間に寄生容
量が発生し、ワード線の伝達遅延時間が増加する。ま
た、メモリセルトランジスタの素子間分離の際や、トラ
ンジスタのしきい値電圧を変化させてデータを書き込む
際には、ソースドレイン拡散領域に導電型が異なる不純
物が注入されるので、ビット線の抵抗が増大し、ビット
線の伝達遅延時間が増加する。したがって、それを防ぐ
ためには、絶縁体膜を所定の厚さでソースドレイン拡散
領域上に整合良く形成する必要がある。
のフラットセル構造のメモリセルにおいては、ワード線
とソースドレイン拡散領域（ビット線）との間に寄生容
量が発生し、ワード線の伝達遅延時間が増加する。ま
た、メモリセルトランジスタの素子間分離の際や、トラ
ンジスタのしきい値電圧を変化させてデータを書き込む
際には、ソースドレイン拡散領域に導電型が異なる不純
物が注入されるので、ビット線の抵抗が増大し、ビット
線の伝達遅延時間が増加する。したがって、それを防ぐ
ためには、絶縁体膜を所定の厚さでソースドレイン拡散
領域上に整合良く形成する必要がある。
【００１８】また、フラットセル構造のメモリセルの高
集積化を図るため、半導体基板にメモリセルトランジス
タのチャネル領域を設ける溝を形成する場合も同様に、
伝達遅延時間の増加を防ぐために絶縁体膜を所定の厚さ
でソースドレイン拡散領域上に整合良く形成しなければ
ならない。
集積化を図るため、半導体基板にメモリセルトランジス
タのチャネル領域を設ける溝を形成する場合も同様に、
伝達遅延時間の増加を防ぐために絶縁体膜を所定の厚さ
でソースドレイン拡散領域上に整合良く形成しなければ
ならない。
【００１９】この発明は、このような事情を考慮してな
されたもので、レジストをマスクにしたイオン注入でソ
ースドレイン拡散領域を形成後、そのレジストを再度マ
スクとして利用し、液相からの析出による絶縁体膜をソ
ースドレイン拡散領域上に形成して、ワード線とビット
線間の寄生容量低減やビット線抵抗の増大を防ぐことに
より、高速動作を可能とし、高集積度なフラットセル構
造のメモリセルを製造することが可能な半導体装置の製
造方法を提供するものである。
されたもので、レジストをマスクにしたイオン注入でソ
ースドレイン拡散領域を形成後、そのレジストを再度マ
スクとして利用し、液相からの析出による絶縁体膜をソ
ースドレイン拡散領域上に形成して、ワード線とビット
線間の寄生容量低減やビット線抵抗の増大を防ぐことに
より、高速動作を可能とし、高集積度なフラットセル構
造のメモリセルを製造することが可能な半導体装置の製
造方法を提供するものである。
【００２０】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板上にビット線としての帯状のソ
ースドレイン拡散領域が所定の間隔で形成され、ワード
線としての帯状のゲート電極が絶縁体膜を介し前記ソー
スドレイン拡散領域と互いに交差して所定の間隔で形成
された半導体装置の製造方法において、レジストをマス
クにしたイオン注入で前記ソースドレイン拡散領域を形
成後、そのレジストをマスクとして、前記ソースドレイ
ン拡散領域上に液相成長法によって絶縁体膜を形成し、
その後、前記レジストを除去して、前記絶縁体膜の上に
ゲート電極を形成することを特徴としている。
製造方法は、半導体基板上にビット線としての帯状のソ
ースドレイン拡散領域が所定の間隔で形成され、ワード
線としての帯状のゲート電極が絶縁体膜を介し前記ソー
スドレイン拡散領域と互いに交差して所定の間隔で形成
された半導体装置の製造方法において、レジストをマス
クにしたイオン注入で前記ソースドレイン拡散領域を形
成後、そのレジストをマスクとして、前記ソースドレイ
ン拡散領域上に液相成長法によって絶縁体膜を形成し、
その後、前記レジストを除去して、前記絶縁体膜の上に
ゲート電極を形成することを特徴としている。
【００２１】この発明において、半導体基板としては、
Ｐ型、Ｎ型いずれの半導体基板でも用いることができ
る。ソースドレイン拡散領域は、半導体基板上に帯状の
レジストパターンを所定の間隔で平行に複数本形成し、
その帯状のレジストパターンをマスクにしてイオン注入
でＰ型あるいはＮ型の不純物を導入することにより、半
導体基板上にビット線としての帯状のソースドレイン拡
散領域を所定の間隔で平行に複数本形成することができ
る。この形成においては従来公知の方法を適用すること
ができる。
Ｐ型、Ｎ型いずれの半導体基板でも用いることができ
る。ソースドレイン拡散領域は、半導体基板上に帯状の
レジストパターンを所定の間隔で平行に複数本形成し、
その帯状のレジストパターンをマスクにしてイオン注入
でＰ型あるいはＮ型の不純物を導入することにより、半
導体基板上にビット線としての帯状のソースドレイン拡
散領域を所定の間隔で平行に複数本形成することができ
る。この形成においては従来公知の方法を適用すること
ができる。
【００２２】ワード線としての帯状のゲート電極は、従
来公知の方法により、絶縁体膜を介しソースドレイン拡
散領域と互いに交差して所定の間隔で平行に複数本形成
することができる。
来公知の方法により、絶縁体膜を介しソースドレイン拡
散領域と互いに交差して所定の間隔で平行に複数本形成
することができる。
【００２３】本発明では、このような半導体装置の製造
過程において、レジストをマスクにしたイオン注入でソ
ースドレイン拡散領域を形成する。このソースドレイン
拡散領域の形成は、従来公知のレジストを用いたイオン
注入法を適用することができる。
過程において、レジストをマスクにしたイオン注入でソ
ースドレイン拡散領域を形成する。このソースドレイン
拡散領域の形成は、従来公知のレジストを用いたイオン
注入法を適用することができる。
【００２４】その後、そのレジストを再度マスクとして
用い、ソースドレイン拡散領域上に液相成長法によって
絶縁体膜を形成する。この本発明の特徴とするソースド
レイン拡散領域上への絶縁体膜の形成は、ソースドレイ
ン拡散領域の形成で用いたレジストをマスクとして、液
相成長法によって行うのであるが、この工程は、二酸化
シリコン（ＳｉＯ2 ）を飽和させたケイフッ化水素酸水
溶液中に半導体基板を浸漬させ、反応促進剤のＡｌを添
加して、液相からの析出によりＳｉＯ2 膜の成膜を行
い、これによりソースドレイン拡散領域上へＳｉＯ2 膜
を形成することができる。この場合、液温約３５℃程度
のケイフッ化水素酸水溶液中に、約４時間程度浸漬して
おくことが望ましく、これにより、約１５０ｎｍ程度の
ＳｉＯ2 膜を形成することができる。液相成長法につい
ては、従来公知の方法を適用することができ、反応促進
剤としては、Ａｌの代わりにホウ酸等を用いることもで
きる。
用い、ソースドレイン拡散領域上に液相成長法によって
絶縁体膜を形成する。この本発明の特徴とするソースド
レイン拡散領域上への絶縁体膜の形成は、ソースドレイ
ン拡散領域の形成で用いたレジストをマスクとして、液
相成長法によって行うのであるが、この工程は、二酸化
シリコン（ＳｉＯ2 ）を飽和させたケイフッ化水素酸水
溶液中に半導体基板を浸漬させ、反応促進剤のＡｌを添
加して、液相からの析出によりＳｉＯ2 膜の成膜を行
い、これによりソースドレイン拡散領域上へＳｉＯ2 膜
を形成することができる。この場合、液温約３５℃程度
のケイフッ化水素酸水溶液中に、約４時間程度浸漬して
おくことが望ましく、これにより、約１５０ｎｍ程度の
ＳｉＯ2 膜を形成することができる。液相成長法につい
ては、従来公知の方法を適用することができ、反応促進
剤としては、Ａｌの代わりにホウ酸等を用いることもで
きる。
【００２５】この発明の製造方法によれば、液相から析
出する絶縁体膜がレジスト上には析出せず、レジストを
マスクとしてソースドレイン拡散領域上のみに選択的に
形成できることから、ビット線としてのソースドレイン
拡散領域形成時のレジストパターンをそのままマスクと
して用いて、ビット線上に任意の厚さの絶縁体膜をセル
フアライン法で形成することができる。
出する絶縁体膜がレジスト上には析出せず、レジストを
マスクとしてソースドレイン拡散領域上のみに選択的に
形成できることから、ビット線としてのソースドレイン
拡散領域形成時のレジストパターンをそのままマスクと
して用いて、ビット線上に任意の厚さの絶縁体膜をセル
フアライン法で形成することができる。
【００２６】したがって、形成した絶縁体膜が、ソース
ドレイン拡散領域とワード線とを分離するので、寄生容
量を低減でき、ワード線の伝達遅延時間が短くなる。ま
た、ソースドレイン拡散領域への不純物の注入が防げる
ので、ソースドレイン拡散領域の抵抗の増大を抑制する
ことができ、これにより、ビット線の伝達遅延時間が短
くなる。
ドレイン拡散領域とワード線とを分離するので、寄生容
量を低減でき、ワード線の伝達遅延時間が短くなる。ま
た、ソースドレイン拡散領域への不純物の注入が防げる
ので、ソースドレイン拡散領域の抵抗の増大を抑制する
ことができ、これにより、ビット線の伝達遅延時間が短
くなる。
【００２７】また、メモリセルの高集積化を図る為に、
ソースドレイン拡散領域上に液相成長法によって絶縁体
膜を形成した後、その絶縁体膜をマスクとして半導体基
板にソースドレイン拡散領域の層よりも深い溝を形成
し、その溝にメモリセルトランジスタのチャネル領域を
設けることが好ましい。
ソースドレイン拡散領域上に液相成長法によって絶縁体
膜を形成した後、その絶縁体膜をマスクとして半導体基
板にソースドレイン拡散領域の層よりも深い溝を形成
し、その溝にメモリセルトランジスタのチャネル領域を
設けることが好ましい。
【００２８】この製造方法によれば、絶縁体膜をビット
線上にセルフアライン法で形成した後、メモリセルトラ
ンジスタのチャネル領域を設ける溝を形成する際、この
絶縁体膜をマスクにして半導体基板をエッチングするこ
とで、溝をソースドレイン領域間に整合良く形成するこ
とができる。したがって、その溝にチャネル領域を設け
ることにより、チャネル長を従来と同じだけ確保しつ
つ、チャネル領域の溝の深さ分だけビット線ピッチを小
さくでき、高集積化が図れる。
線上にセルフアライン法で形成した後、メモリセルトラ
ンジスタのチャネル領域を設ける溝を形成する際、この
絶縁体膜をマスクにして半導体基板をエッチングするこ
とで、溝をソースドレイン領域間に整合良く形成するこ
とができる。したがって、その溝にチャネル領域を設け
ることにより、チャネル長を従来と同じだけ確保しつ
つ、チャネル領域の溝の深さ分だけビット線ピッチを小
さくでき、高集積化が図れる。
【００２９】
【発明の実施の形態】以下、図面に示す実施例に基づい
てこの発明を詳述する。なお、これによってこの発明が
限定されるものではない。
てこの発明を詳述する。なお、これによってこの発明が
限定されるものではない。
【００３０】実施例１ 図１の（ａ）〜（ｄ）は本発明による半導体装置の製造
方法の一実施例を示す工程説明図である。
方法の一実施例を示す工程説明図である。
【００３１】この実施例では、半導体装置の製造方法と
して、イオン注入による不純物拡散層によって素子間分
離を行なうＭＯＳトランジスタで、フラット構造のメモ
リセルからなるマスクＲＯＭの製造方法を例に挙げて説
明する。
して、イオン注入による不純物拡散層によって素子間分
離を行なうＭＯＳトランジスタで、フラット構造のメモ
リセルからなるマスクＲＯＭの製造方法を例に挙げて説
明する。
【００３２】このフラット構造のメモリセルにおいて
は、製造法の特徴として、フォトレジストパターン９を
マスクにしたイオン注入でＰ型シリコン基板５上に帯状
のソースドレイン拡散領域１（以後「ビット線１」とも
いう）を所定の間隔で平行に複数本形成後、そのフォト
レジストパターン９をマスクとして、ソースドレイン拡
散領域１上に液相成長法によってＳｉＯ2 膜１０を形成
する。
は、製造法の特徴として、フォトレジストパターン９を
マスクにしたイオン注入でＰ型シリコン基板５上に帯状
のソースドレイン拡散領域１（以後「ビット線１」とも
いう）を所定の間隔で平行に複数本形成後、そのフォト
レジストパターン９をマスクとして、ソースドレイン拡
散領域１上に液相成長法によってＳｉＯ2 膜１０を形成
する。
【００３３】すなわち、順を追って説明すれば、まず、
Ｐ型シリコン基板５にＰ型不純物ウェル領域８を形成し
た後、そのＰ型シリコン基板５上に熱酸化により薄い熱
酸化膜１２（例えば、約１７ｎｍ程度）を形成し、しき
い値電圧制御のイオン注入を行なう。続いて、Ｐ型シリ
コン基板５上にレジストを塗布し、ソースドレイン拡散
領域（ビット線）形成用のフォトレジストパターン９を
形成する（図１（ａ）参照）。
Ｐ型シリコン基板５にＰ型不純物ウェル領域８を形成し
た後、そのＰ型シリコン基板５上に熱酸化により薄い熱
酸化膜１２（例えば、約１７ｎｍ程度）を形成し、しき
い値電圧制御のイオン注入を行なう。続いて、Ｐ型シリ
コン基板５上にレジストを塗布し、ソースドレイン拡散
領域（ビット線）形成用のフォトレジストパターン９を
形成する（図１（ａ）参照）。
【００３４】次に、フォトレジストパターン９をマスク
にして、例えば砒素等のｎ型不純物を１×１０15〜１×
１０16ｃｍ-2イオン注入し、帯状のソースドレイン拡散
領域１となるｎ型高濃度不純物領域（以後「ｎ型高濃度
不純物領域１」ともいう）を所定の間隔で平行に複数本
形成する（図１（ｂ）参照）。
にして、例えば砒素等のｎ型不純物を１×１０15〜１×
１０16ｃｍ-2イオン注入し、帯状のソースドレイン拡散
領域１となるｎ型高濃度不純物領域（以後「ｎ型高濃度
不純物領域１」ともいう）を所定の間隔で平行に複数本
形成する（図１（ｂ）参照）。
【００３５】次に、ケイフッ化水素酸水溶液にＡｌを加
えることにより飽和状態のＳｉＯ2溶液を作製する。こ
の水溶液に、フォトレジストパターン９を残した状態で
Ｐ型シリコン基板５を浸漬し、Ｐ型シリコン基板５上に
液相から析出するＳｉＯ2 膜１０を、例えば約１５０ｎ
ｍ形成する（図１（ｃ）参照）。この時、ＳｉＯ2 膜１
０は、フォトレジストパターン９以外の領域、すなわ
ち、ｎ型高濃度不純物領域１上にのみ選択的に形成する
ことができる。
えることにより飽和状態のＳｉＯ2溶液を作製する。こ
の水溶液に、フォトレジストパターン９を残した状態で
Ｐ型シリコン基板５を浸漬し、Ｐ型シリコン基板５上に
液相から析出するＳｉＯ2 膜１０を、例えば約１５０ｎ
ｍ形成する（図１（ｃ）参照）。この時、ＳｉＯ2 膜１
０は、フォトレジストパターン９以外の領域、すなわ
ち、ｎ型高濃度不純物領域１上にのみ選択的に形成する
ことができる。
【００３６】液相成長法によって半導体基板上に絶縁膜
を形成する装置の概要を図３に示す。この図において、
１３は半導体基板のウエハー処理槽、１４はウエハー、
１５はケイフッ化水素酸水溶液を循環させるポンプ、１
６は温調器、１７はフィルター、１８はＡｌ溶解槽、１
９はＡｌ板である。
を形成する装置の概要を図３に示す。この図において、
１３は半導体基板のウエハー処理槽、１４はウエハー、
１５はケイフッ化水素酸水溶液を循環させるポンプ、１
６は温調器、１７はフィルター、１８はＡｌ溶解槽、１
９はＡｌ板である。
【００３７】この図に示すように、ケイフッ化水素酸水
溶液の入ったウエハー処理槽１３内にウエハー１４を浸
漬させ、反応促進剤のＡｌを添加することで、ＳｉＯ2
膜１０の成膜を行う。本実施例では、液温３５℃、浸漬
約４時間で１５０ｎｍの厚さのＳｉＯ2 膜を形成した。
反応促進剤としてはＡｌを用いたが、ホウ酸等を用いて
もよい。
溶液の入ったウエハー処理槽１３内にウエハー１４を浸
漬させ、反応促進剤のＡｌを添加することで、ＳｉＯ2
膜１０の成膜を行う。本実施例では、液温３５℃、浸漬
約４時間で１５０ｎｍの厚さのＳｉＯ2 膜を形成した。
反応促進剤としてはＡｌを用いたが、ホウ酸等を用いて
もよい。
【００３８】次に、フォトレジストパターン９を除去
後、薄い熱酸化膜１２を除去し、熱酸化によりゲート酸
化膜４を、例えば１７ｎｍ形成し、例えばポリサイドか
らなる帯状のワード線（ゲート電極）２をソースドレイ
ン拡散領域１と互いに交差して所定の間隔で平行に複数
本形成する（図１（ｄ）参照）。
後、薄い熱酸化膜１２を除去し、熱酸化によりゲート酸
化膜４を、例えば１７ｎｍ形成し、例えばポリサイドか
らなる帯状のワード線（ゲート電極）２をソースドレイ
ン拡散領域１と互いに交差して所定の間隔で平行に複数
本形成する（図１（ｄ）参照）。
【００３９】その後、メモリセルトランジスタ間の素子
分離として、例えばボロン等のＰ型不純物を、ワード線
２をマスクとしてイオン注入する。そして、プログラム
情報の書込みとしてフォトレジストをパターニングし、
所定のメモリセルトランジスタに、例えばボロン等のＰ
型不純物をイオン注入し、しきい値を変化させてデータ
を書き込む。
分離として、例えばボロン等のＰ型不純物を、ワード線
２をマスクとしてイオン注入する。そして、プログラム
情報の書込みとしてフォトレジストをパターニングし、
所定のメモリセルトランジスタに、例えばボロン等のＰ
型不純物をイオン注入し、しきい値を変化させてデータ
を書き込む。
【００４０】このようにして、フォトレジストパターン
９をマスクにしたイオン注入でソースドレイン拡散領域
１を形成後、そのフォトレジストパターン９を再度マス
クとして利用し、液相からの析出によるＳｉＯ2 膜１０
をソースドレイン拡散領域１上に形成することにより、
ワード線２とビット線１間の寄生容量を低減することが
できる。さらに、メモリセルトランジスタ間の素子分離
や、データ書き込みのための不純物注入によるビット線
抵抗の増大を防ぎ、ワード線及びビット線の伝達遅延時
間が短縮できる。
９をマスクにしたイオン注入でソースドレイン拡散領域
１を形成後、そのフォトレジストパターン９を再度マス
クとして利用し、液相からの析出によるＳｉＯ2 膜１０
をソースドレイン拡散領域１上に形成することにより、
ワード線２とビット線１間の寄生容量を低減することが
できる。さらに、メモリセルトランジスタ間の素子分離
や、データ書き込みのための不純物注入によるビット線
抵抗の増大を防ぎ、ワード線及びビット線の伝達遅延時
間が短縮できる。
【００４１】本発明では、ワード線の寄生容量低減を図
るため、ビット線（ソースドレイン拡散領域）上に液相
成長法によりＳｉＯ2 膜を形成するが、それによる寄生
容量の低減の効果は、具体的には以下のようになる。
るため、ビット線（ソースドレイン拡散領域）上に液相
成長法によりＳｉＯ2 膜を形成するが、それによる寄生
容量の低減の効果は、具体的には以下のようになる。
【００４２】例えば、ワード線の配線長が１．２ｍｍ、
幅が０．６μｍの場合、従来技術ではワード線の寄生容
量は概ね２ｐＦであり、ワード線とビット線の交差領域
は、ビット線の幅が０．５μｍ、ビット線間の距離が
０．６μｍでは、ワード線の配線長に対して式（１）に
示したように約４５％占めることになる。 ｛0.5 μｍ／（0.5 μｍ＋0.6 μｍ）｝×100 ≒45％ ……式（１）
幅が０．６μｍの場合、従来技術ではワード線の寄生容
量は概ね２ｐＦであり、ワード線とビット線の交差領域
は、ビット線の幅が０．５μｍ、ビット線間の距離が
０．６μｍでは、ワード線の配線長に対して式（１）に
示したように約４５％占めることになる。 ｛0.5 μｍ／（0.5 μｍ＋0.6 μｍ）｝×100 ≒45％ ……式（１）
【００４３】したがって、ワード線とビット線との交差
領域の容量は、概ね式（２）のように見積もることがで
きる。 2 ｐＦ×0.45＝0.9 ｐＦ ……式（２）
領域の容量は、概ね式（２）のように見積もることがで
きる。 2 ｐＦ×0.45＝0.9 ｐＦ ……式（２）
【００４４】この交差領域の容量は、ワード線に電圧印
加時、ビット線としての不純物拡散層には高濃度の不純
物が導入されているので容量となる空乏層が形成され
ず、ワード線とシリコン基板間に形成された絶縁体膜の
膜厚および比誘電率で決まることになる。
加時、ビット線としての不純物拡散層には高濃度の不純
物が導入されているので容量となる空乏層が形成され
ず、ワード線とシリコン基板間に形成された絶縁体膜の
膜厚および比誘電率で決まることになる。
【００４５】従来技術では、ビット線上にゲート酸化膜
形成時の増速酸化により、熱酸化膜（比誘電率３．９）
が約５０ｎｍとゲート酸化膜領域より厚く形成される
が、本実施例のように液相成長法によりＳｉＯ2 膜（比
誘電率３．７）を１５０ｎｍビット線上に形成した場
合、ワード線とビット線の交差領域の容量は、式（３）
のように見積もることができる。 0.9 ｐＦ×(3.7／3.9)×（50ｎｍ／150 ｎｍ）≒0.28ｐＦ ……式（３）
形成時の増速酸化により、熱酸化膜（比誘電率３．９）
が約５０ｎｍとゲート酸化膜領域より厚く形成される
が、本実施例のように液相成長法によりＳｉＯ2 膜（比
誘電率３．７）を１５０ｎｍビット線上に形成した場
合、ワード線とビット線の交差領域の容量は、式（３）
のように見積もることができる。 0.9 ｐＦ×(3.7／3.9)×（50ｎｍ／150 ｎｍ）≒0.28ｐＦ ……式（３）
【００４６】したがって、本発明によりワード線の寄生
容量は、式（４）に示したように従来技術に比べ３１％
低減できる。 ｛（0.9 ｐＦ−0.28ｐＦ）／2 ｐＦ｝×100 ＝31％ ……式（４）
容量は、式（４）に示したように従来技術に比べ３１％
低減できる。 ｛（0.9 ｐＦ−0.28ｐＦ）／2 ｐＦ｝×100 ＝31％ ……式（４）
【００４７】実施例２ この実施例においては、ソースドレイン拡散領域１上に
液相成長法によってＳｉＯ2 膜１０を形成した後、その
ＳｉＯ2 膜１０をマスクとしてＰ型シリコン基板５にソ
ースドレイン拡散領域１の層よりも深い溝を形成し、そ
の溝にメモリセルトランジスタのチャネル領域を設け
る。
液相成長法によってＳｉＯ2 膜１０を形成した後、その
ＳｉＯ2 膜１０をマスクとしてＰ型シリコン基板５にソ
ースドレイン拡散領域１の層よりも深い溝を形成し、そ
の溝にメモリセルトランジスタのチャネル領域を設け
る。
【００４８】すなわち、詳述すれば、実施例１と同様
に、ビット線１形成用のフォトレジストパターン９をマ
スクにして、ソースドレイン拡散領域１となる拡散層深
さが約２００ｎｍ以下のｎ型高濃度不純物領域をイオン
注入により所定の間隔で平行に複数本形成する。そし
て、ソースドレイン拡散領域１上に、液相から析出した
ＳｉＯ2 膜１０を形成する（図１（ｃ）参照）。ここま
では、実施例１と同様である。
に、ビット線１形成用のフォトレジストパターン９をマ
スクにして、ソースドレイン拡散領域１となる拡散層深
さが約２００ｎｍ以下のｎ型高濃度不純物領域をイオン
注入により所定の間隔で平行に複数本形成する。そし
て、ソースドレイン拡散領域１上に、液相から析出した
ＳｉＯ2 膜１０を形成する（図１（ｃ）参照）。ここま
では、実施例１と同様である。
【００４９】その後、フォトレジスト９を除去し、ビッ
ト線１上のＳｉＯ2 膜１０をマスクにして、Ｐ型シリコ
ン基板５をソースドレイン拡散領域１の拡散層よりも深
く、例えば３００ｎｍエッチングし、チャネル領域を設
けるための溝部１１を形成する（図２（ａ）参照）。
ト線１上のＳｉＯ2 膜１０をマスクにして、Ｐ型シリコ
ン基板５をソースドレイン拡散領域１の拡散層よりも深
く、例えば３００ｎｍエッチングし、チャネル領域を設
けるための溝部１１を形成する（図２（ａ）参照）。
【００５０】次に、溝部１１に、しきい値電圧制御用の
イオン注入を行ない、熱酸化によりゲート酸化膜４を、
例えば１７ｎｍ形成した後、例えばポリサイドからなる
ワード線２を形成する（図２（ｂ）参照）。その後、実
施例１と同様にしてメモリセルを形成する。
イオン注入を行ない、熱酸化によりゲート酸化膜４を、
例えば１７ｎｍ形成した後、例えばポリサイドからなる
ワード線２を形成する（図２（ｂ）参照）。その後、実
施例１と同様にしてメモリセルを形成する。
【００５１】このようにして、ＳｉＯ2 膜１０を形成し
た後、メモリセルトランジスタのチャネル領域を設ける
溝を形成する際、このＳｉＯ2 膜１０をマスクにしてＰ
型シリコン基板５をエッチングすることで、チャネルの
形成されるソースドレイン領域間にマスク合わせずれな
く溝部１１を形成することができる。したがって、その
溝部１１をチャネル領域とすることにより、所定のメモ
リセルトランジスタ特性を得ることができる。
た後、メモリセルトランジスタのチャネル領域を設ける
溝を形成する際、このＳｉＯ2 膜１０をマスクにしてＰ
型シリコン基板５をエッチングすることで、チャネルの
形成されるソースドレイン領域間にマスク合わせずれな
く溝部１１を形成することができる。したがって、その
溝部１１をチャネル領域とすることにより、所定のメモ
リセルトランジスタ特性を得ることができる。
【００５２】以上、本発明の実施例につき具体的に説明
したが、本発明は上述の実施例に現定されるものではな
く、本発明の技術的思想に基づく各種の変形が可能であ
る。例えば、Ｐ型シリコン基板５にＰ型不純物ウェル領
域を形成せず、Ｐ型シリコン基板５に直接メモリセルト
ランジスタを形成するようにしても良い。
したが、本発明は上述の実施例に現定されるものではな
く、本発明の技術的思想に基づく各種の変形が可能であ
る。例えば、Ｐ型シリコン基板５にＰ型不純物ウェル領
域を形成せず、Ｐ型シリコン基板５に直接メモリセルト
ランジスタを形成するようにしても良い。
【００５３】また、フラットセル構造のマスクＲＯＭに
ついて述べたが、他にもソースドレイン領域をゲート電
極よりも先に形成するＭＯＳトランジスタにおいても同
様の工程で、ＭＯＳトランジスタを形成することが可能
である。
ついて述べたが、他にもソースドレイン領域をゲート電
極よりも先に形成するＭＯＳトランジスタにおいても同
様の工程で、ＭＯＳトランジスタを形成することが可能
である。
【００５４】
【発明の効果】この発明によれば、ビット線上に任意の
厚さの絶縁体膜をセルフアライン法で形成できるので、
例えばフラットセル構造のマスクＲＯＭの製造などに適
用すれば、ワード線とビット線との間の寄生容量を低減
でき、さらにメモリセルトランジスタ間の素子分離や、
データ書き込みの際のビット線への不純物注入によるビ
ット線の高抵抗化を抑制することができ、これによりワ
ード線及びビット線の伝達遅延時間の短縮化が図れ、マ
スクＲＯＭの高速動作が可能となる。また、ビット線上
の絶縁体膜をマスクにしてメモリセルトランジスタのチ
ャネル領域を設ける溝をセルフアライン法により形成で
き、メモリセルの高集積化を図ることができる。
厚さの絶縁体膜をセルフアライン法で形成できるので、
例えばフラットセル構造のマスクＲＯＭの製造などに適
用すれば、ワード線とビット線との間の寄生容量を低減
でき、さらにメモリセルトランジスタ間の素子分離や、
データ書き込みの際のビット線への不純物注入によるビ
ット線の高抵抗化を抑制することができ、これによりワ
ード線及びビット線の伝達遅延時間の短縮化が図れ、マ
スクＲＯＭの高速動作が可能となる。また、ビット線上
の絶縁体膜をマスクにしてメモリセルトランジスタのチ
ャネル領域を設ける溝をセルフアライン法により形成で
き、メモリセルの高集積化を図ることができる。
【図１】本発明による半導体装置の製造方法の一実施例
を示す工程説明図である。
を示す工程説明図である。
【図２】本発明による実施例２の製造方法を示す工程説
明図である。
明図である。
【図３】本発明の液相成長法によって半導体基板上に絶
縁膜を形成する装置の概要を示す説明図である。
縁膜を形成する装置の概要を示す説明図である。
【図４】従来のフラット構造メモリセルの平面を示す説
明図である。
明図である。
【図５】図４のＡ−Ａ′線での断面を示す説明図であ
る。
る。
【図６】図４のＢ−Ｂ′線での断面を示す説明図であ
る。
る。
１ ソースドレイン拡散領域 ２ ワード線 ３ａ，３ｂ，３ｃ，３ｄ Ｐ型不純物注入領域 ４ ゲート酸化膜 ５ Ｐ型シリコン基板 ８ Ｐ型不純物ウェル領域 ９ フォトレジストパターン １０ ＳｉＯ2 膜 １１ 溝部 １２ 熱酸化膜 １３ ウエハー処理槽 １４ ウエハー １５ ポンプ １６ 温調器 １７ フィルター １８ Ａｌ溶解槽 １９ Ａｌ板 ２６，２７ Ｐ型不純物領域
Claims (2)
- 【請求項１】 半導体基板上にビット線としての帯状の
ソースドレイン拡散領域が所定の間隔で形成され、ワー
ド線としての帯状のゲート電極が絶縁体膜を介し前記ソ
ースドレイン拡散領域と互いに交差して所定の間隔で形
成された半導体装置の製造方法において、 レジストをマスクにしたイオン注入で前記ソースドレイ
ン拡散領域を形成後、そのレジストをマスクとして、前
記ソースドレイン拡散領域上に液相成長法によって絶縁
体膜を形成し、その後、前記レジストを除去して、前記
絶縁体膜の上にゲート電極を形成することを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記ソースドレイン拡散領域上に液相成
長法によって絶縁体膜を形成した後、その絶縁体膜をマ
スクとして半導体基板に前記ソースドレイン拡散領域の
層よりも深い溝を形成し、その溝にチャネル領域を設け
ることを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32051695A JP3257940B2 (ja) | 1995-12-08 | 1995-12-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32051695A JP3257940B2 (ja) | 1995-12-08 | 1995-12-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162309A JPH09162309A (ja) | 1997-06-20 |
| JP3257940B2 true JP3257940B2 (ja) | 2002-02-18 |
Family
ID=18122325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32051695A Expired - Fee Related JP3257940B2 (ja) | 1995-12-08 | 1995-12-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257940B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301801B1 (ko) * | 1997-12-30 | 2001-10-27 | 김영환 | 마스크롬 셀의 제조방법 |
-
1995
- 1995-12-08 JP JP32051695A patent/JP3257940B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09162309A (ja) | 1997-06-20 |
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