KR100222360B1 - 디지탈 위상 동기 루프 - Google Patents

디지탈 위상 동기 루프 Download PDF

Info

Publication number
KR100222360B1
KR100222360B1 KR1019960701003A KR19960701003A KR100222360B1 KR 100222360 B1 KR100222360 B1 KR 100222360B1 KR 1019960701003 A KR1019960701003 A KR 1019960701003A KR 19960701003 A KR19960701003 A KR 19960701003A KR 100222360 B1 KR100222360 B1 KR 100222360B1
Authority
KR
South Korea
Prior art keywords
output
input
coupled
input coupled
clock
Prior art date
Application number
KR1019960701003A
Other languages
English (en)
Other versions
KR960705397A (ko
Inventor
매버릭 마틴 킬리안
Original Assignee
비센트 비.인그라시아
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 비센트 비.인그라시아, 모토로라 인코포레이티드 filed Critical 비센트 비.인그라시아
Publication of KR960705397A publication Critical patent/KR960705397A/ko
Application granted granted Critical
Publication of KR100222360B1 publication Critical patent/KR100222360B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

카운터(16)를 인에이블시키는 제1레지스터(15)에 마스터 클럭과 디지탈 오실레이터의 출력을 제공하고 양 신호를 비교함으로써 디지탈 오실레이터(11)가 마스터 클럭에 동기된다. 카운터(16)는 인에이블된 동안 클리어될 때까지 카운트 값을 증가시킨다. 카운터(16)의 출력은 저장된 신호와 비교된다. 저장된 신호와의 일치 여부에 기초하여 디지탈 오실레이터(11)의 출력은 느리게, 빠르게 혹은 그대로 유지된다. 그 후, 디지탈 오실레이터(11)로부터의 출력은 디지탈 위상 동기 루프(10)의 입력으로 피드백된다.

Description

디지탈 위상 동기 루프
셀룰러 통신 시스템과 같은 시스템을 설계하는데 있어서는, 각종 구성 요소들이 서로 타이밍이 동기되도록 할 필요가 있다. 시분할 멀티플렉싱(TDM)혹은 시분할 다원 접속(TDMA)등과 같이, 시간 이용 프로토콜을 사용하는 경우에는 특히 그러하다. 이러한 타이밍을 달성하기 위하여, 일반적으로 셀룰러 통신 시스템내의 각 시스템 노드들, 혹은 기지국들이 동기되는 기준이 있다.
이러한 동기화는 글로벌 포지셔닝 시스템(GPS)의 사용을 통하는 등의 각종 기술을 통해서 달성될 수 있다. 그러나, 이러한 설계와 관련된 비용 때문에 보다 경제적인 수단이 강구될 필요가 있다. 보다 경제적인 하나의 수단은, 마스터 노드로부터 다수의 슬레이브 노드들로 펄스를 송출하는 마스터 클럭을 갖는 것이다. 이를 위해서는 마스트 클럭 신호를 사용하여 슬레이브 타이밍을 조정할 수 있는 PLL설계가 필요하다.
본 발명은 일반적으로 위상 동기 루프(PLL)에 관한 것이며, 특히 디지탈 위동기 루프에 관한 것이다.
제1도는 본 발명을 실시하는 디지탈 위상 동기 루프의 블럭도이다.
제2도 및 제3도는 제1도의 디지탈 위상 동기 루프의 기능 동작을 나타내는 타이밍도이다.
먼저 제1도를 참조하면, 도면 참조 번호(10)의 디지탈 위상 동기 루프의 블럭도가 예시되어 있다. PLL(10)은 일반적으로 오실레이터(11)등의 발진 수단과, 위상차 및 제어 논리 블럭(12)으로 구성된다. 블럭(12)은 제2도의 타이밍도에 예시된 바와 같이 오실레이터(11)로부터 발생된 송출 TX 신호의 피드백을 수신하는 펄스 검출기(PDET; 13)로 구성된다. 제2의 PDET(14)의 입력은 마스터 클럭으로부터 수신된 타이밍 신호이다. 마스터 클럭, 또는 기준 신호는 RX로 표시되어 있으며, 제2도에 도시되어 있다.
PDET들(13,14)에 의해 발생된 출력은 각각 제2도의 타이밍 라인들(P1,P2)로 표시되어 있다. 신호 P1은 플립플롭(15)과 같은 레지스터 수단의 SET 입력에 입력되며, 이 레지스터 수단은 클리어 및 리세트될 때까지 일정 출력을 저장하고 제공한다. P2신호는 플립플롭(15)의 CLR(클리어)입력에 입력된다. 플립플롭(15)의 출력은 카운터(16)와 같은 카운팅 수단의 ENA(인에이블)입력에 결합된다. 카운터(16)은 또한 PDET(13)의 출력에 결합된 CLR 입력 및 클럭 신호를 수신하도록 결합된 클럭 입력을 갖는다. 카운터(16)의 출력은 비교기(17)와 같은 비교 수단에 결합된 병렬 버스이다. 비교기(17)에서는 카운터(16)로부터 수신된 입력 수치와 기설정된 수치 혹은 수치의 범위가 비교된다. 비교 결과에 따라 비교기(17)로부터 2비트 출력이 제공되는데, 하나의 비트는 제1인버터(18)에 제공되고 다른 하나의 비트는 제2인버터(19)에 제공된다.
인버터(18,19)로부터의 출력은 AND 게이트(20)의 2개의 입력에 제공된다. AND게이트(20)의 출력은 B로 표시되어 있으며 제2레지스터 수단인 D형 플립플롭(21)의 D2입력에 제공된다. 인버터(18)로 송출되는 비교기(17)의 출력은 D형 플립플롭(21)의 D1입력에도 제공된다. 또한 D형 플립플롭(21)은 PDET(13)의 출력에 결합된 ENA입력 및 블럭(12)의 CLK입력에 결합된 클럭 입력을 갖는다.
플립플롭(21)의 출력 Q1및 Q2는 오실레이터(11)의 디코더(22)와 같은 디코딩수단에 결합된다. 디코더(22)는 카운터(23)의 CLR입력에 결합된 제어 출력을 제공한다. 카운터(23)는 또한 클럭 입력 및 병렬 출력을 갖는다. 병렬 출력은 B및 A입력과 함께 디코더(22)의 제어 입력에 결합되며 오실레이터(11)의 타이밍을 조정하는데 사용된다. 디코더의 제2출력은 슬레이브 노드의 타이밍 용으로 사용되며 불럭(12)의 PDET(13)로의 피드백으로서 제공된다.
동작시에, 제2도에 예시된 바와 같이 TX신호가 PDET(13)에 제공된다. 타이밍도의 X점에서, PDET(13)로부터 펄스가 출력되는데, 이는 플립플롭(15)을 세트하고, 카운터(16)을 클리어하며 D형 플립플롭(21)이 BA 출력을 저장할 수 있게 해 준다. 기준 신호인 RX 입력은 마스터 노드(도시 생략)로부터 PDET(14)에 의해 수신된 것이다. RX 신호 및 PDET(14)로부터의 P2 신호가 제2도에 도시되어 있다. 점 Y에서 P2 신호는 플릴플롭(15)을 클리어시키며 이때 플립플롭(15)은 카운터(16)를 정지시킨다. 카운터(16)의 출력은 비교기(17)에 제공되어 기설정된 수치와 비교된다. 그 후에 비교기(17)의 출력들은 논리적으로 결합되어 2개의 비트 출력(B,A)을 제공한다. 가능한 2개의 비트 출력 및 이들이 의미하는 바가 표 1에 주어져 있다.
이러한 프로세스는 X와 Y간의 시간차를 측정하는데 사용된다.
여기서의 목적은 오실레이터(11)의 타이밍을 조정하여 마스터 노드로부터의 RX입력의 타이밍과 일치하도록 하기 위한 것이다. 제3도에서는, 카운터(23) 및 비교기(17)의 동작을 이용하여 상기 목적이 어떻게 달성되는지를 예시하고 있다. 카운터(23)는 그것의 CLR입력이 점 Q에 표시한 바와 같이 로우가 될 때 클리어된다. 그 후에 카운터(23)는 다시 리세트될 때까지 계속해서 카운트한다. 제공된 예에서는, 정상적인 카운트가 4이며 5ms(밀리초) 기간을 나타낸다. 그러나, 실제로는 카운트는 1000 또는 그 이상까지 세트될 수 있다.
B=0 및 A=1이 D형 플립플롭(21) 내에 래치될 때 TX와 RX 신호 간의 차는 2.5ms 이상이다. 이 출력이 플립플롭(21)을 통해 디코더(22)로 제공될 때 카운터(23)로의 CLR입력이 일찍 제공되게 된다. 이것이 제3도에 예시되어 있으며 BA비트 01은 제 4 카운트가 아닌 제3 카운트에서 CLR 입력이 제공되는 것을 보여준다. 이로 인해 오실레이터(11)의 타이밍이 1클럭 좌측으로 이동한다.
B=1이고 A=0이면 TX와 RX신호 간의 차가 2.5ms보다 작거나 같다(그러나 0ms는 아니다). 이 출력이 플립플롭(21)을 통해 디코더(22)에 제공되면 카운터(23)로의 CLR입력이 늦게 제공되게 된다. 이것이 제3도에 도시되어 있으며 BA비트 10이 제공된다. 이 경우에 CLR입력은 제 5 카운트에서 제공되며, 그에 따라 TX펄스가 확장된다.
마지막으로, B=0이고 A=0이면 TX와 RX 신호간의 차는 0ms이거나 무시할 수 있다. 이 경우에는 어떤 보정 조치가 취해지지 않으며 카운터(23)로의 CLR입력이 제4펄스에서 발생된다.
이제까지 특정한 실시예와 연예하여 본 발명을 기재하였지만 전술한 설명에 비추어 본 기술 분야에 숙련된 자라면 많은 변형, 변경 실시예가 가능하다는 것을 알 수 있을 것이다. 따라서, 첨부된 특허 청구 범위에는 이러한 모든 변경 및 변형 실시예를 포함하고자 한다.

Claims (9)

  1. 제1입력 신호를 저장하기 위한 제1레지스터 수단 - 상기 제1레지스터 수단은 제1입력, 기준 신호를 수신하도록 결합된 제2입력, 출력, 및 클럭 신호를 수신하도록 결합된 클럭 입력을 갖고 있음-, 카운팅하기 위한 제1카운팅 수단- 상기 제1카운팅 수단은 상기 제1레지스터 수단의 상기 출력에 결합된 인에이블 입력, 상기 제1레지스터 수단의 상기 제1입력에 결합된 클리어 입력, 상기 클럭 신호를 수신하도록 결합된 클럭 입력, 및 출력을 갖고 있음-, 상기 제1카운팅 수단의 출력과 저장된 신호를 비교하기 위한 비교 수단 -상기 비교 수단은 상기 제1카운팅 수단의 출력에 결합된 입력, 및 출력을 갖고 있음-, 및 발진 출력을 제공하기 위한 발진 수단 -상기 발진 수단은 상기 비교 수단의 상기 출력에 결합된 입력, 상기 클럭 신호를 수신하도록 결합된 클럭 입력, 및 상기 제1레지스터 수단의 상기 제1입력에 결합된 출력을 갖고 있음-을 구비하는 것을 특징으로 하는 디지탈 위상 동기 루프.
  2. 제1항에 있어서, 제2입력 신호를 저장하기 위한 제2레지스터 수단을 더 구비하며, 상기 제2레지스터 수단은 상기 비교 수단의 상기 출력에 결합된 입력, 상기 발진 수단의 상기 입력에 결합된 출력, 상기 클럭 신호를 수신하도록 결합된 클럭 입력, 및 상기 제1레지스터 수단의 상기 제1입력에 결합된 인에이블 입력을 갖고 있는 것을 특징으로 하는 디지탈 위상 동기 루프.
  3. 제1항에 있어서, 제1펄스를 검출하기 위한 제1검출 수단 -상기 제1검출 수단은 상기 발진 수단의 상기 출력에 결합된 입력, 상기 제1레지스터 수단의 상기 제1입력 및 상기 제1카운팅 수단의 상기 클리어 입력에 결합된 출력, 및 상기 클럭 신호를 수신하도록 결합된 클럭 입력을 갖고 있음-, 및 제2펄스를 검출하기 위한 제2검출 수단 -상기 제2검출 수단은 상기 기준 신호를 수신하도록 결합된 입력, 및 상기 클럭 신호를 수신하도록 결합된 클럭 입력을 갖고 있음-을 더 구비하는 것을 특징으로 하는 디지탈 위상 동기 루프.
  4. 제1항에 있어서, 상기 발진 수단은, 수신된 신호를 디코딩하기 위한 디코딩 수단 -상기 디코딩 수단은 상기 비교 수단의 상기 출력에 결합된 입력, 상기 제1레지스터 수단의 상기 제1입력에 결합되고 상기 디지탈 위상 동기 루프의 출력을 제공하는 출력, 제어 출력, 및 제어 입력을 갖고 있음-, 및 카운팅하기 위한 제2카운팅 수단 -상기 제2카운팅 수단은 상기 클럭 신호를 수신하는 클럭 입력, 상기 디코딩 수단의 상기 제어 출력에 결합된 클리어 입력, 및 상기 디코딩 수단의 상기 제어 입력에 결합된 출력을 갖고 있음-을 포함하는 것을 특징으로 하는 디지탈 위상 동기 루프.
  5. 제1펄스를 검출하기 위한 제1검출 수단 -상기 제1검출 수단은 입력, 출력, 및 클럭 신호를 수신하도록 결합된 클럭 입력을 갖고 있음-, 제2펄스를 검출하기 위한 제2검출 수단 -상기 제2검출 수단은 기준 신호를 수신하도록 결합된 입력, 출력, 및 상기 클럭 신호를 수신하도록 결합된 클럭 입력을 갖고 있음-, 입력을 저장하기 위한 제1레지스터 수단 -상기 제1레지스터 수단은 상기 제1검출 수단의 상기 출력에 결합된 제1입력, 상기 제2검출 수단의 상기 출력에 결합된 제2입력, 출력, 및 상기 클럭 신호를 수신하도록 결합된 클럭 입력을 갖고 있음-, 카운팅하기 위한 제1카운팅 수단 -상기 제1카운팅 수단은 상기 제1레지스터 수단의 상기 출력에 결합된 인에이블 입력, 상기 제1검출 수단의 상기 출력에 결합된 클리어 입력, 클럭 신호를 수신하도록 결합된 클럭 입력, 및 출력을 갖고 있음-, 상기 제1카운팅 수단의 출력과 저장된 신호를 비교하기 위한 비교 수단 -상기 비교 수단은 상기 제1카운팅 수단의 상기 출력에 결합된 입력, 및 출력을 갖고 있음-, 상기 비교 수단의 상기 출력에 결합된 입력, 출력, 상기 클럭 신호를 수신하도록 결합된 클럭 입력, 및 상기 제1검출 수단의 상기 출력에 결합된 인에이블 입력을 갖고 있는 제2레지스터 수단, 및 발진 출력을 제공하기 위한 발진 수단 -상기 발진 수단은 상기 제2레지스터 수단의 상기 출력에 결합된 입력, 상기 클럭 신호를 수신하도록 결합된 클럭 입력, 및 상기 제1검출 수단의 상기 입력에 결합된 출력을 갖고 있음-을 구비하는 것을 특징으로 하는 디지탈 위상 동기 루프.
  6. 제5항에 있어서, 상기 발진 수단은, 수신된 신호를 디코딩하기 위한 디코딩 수단 -상기 디코딩 수단은 상기 비교 수단의 상기 출력에 결합된 입력, 상기 제1레지스터 수단의 상기 제1입력에 결합되고 상기 디지탈 위상 동기 루프의 출력을 제공하는 출력, 제어 출력, 및 제어 입력을 갖고 있음-, 및 카운팅하기 위한 제2카운팅 수단 -상기 제2카운팅 수단은 상기 클럭 신호를 수신하는 클럭 입력, 상기 디코딩 수단의 상기 제어 출력에 결합된 클리어 입력, 및 상기 디코딩 수단의 상기 제어 입력에 결합된 출력을 갖고 있음-을 포함하는 것을 특징으로 하는 디지탈 위상 동기 루프.
  7. 입력, 출력, 및 클럭 신호를 수신하도록 결합된 클럭 입력을 갖고 있는 제1펄스 검출기, 기준 신호를 수신하도록 결합된 입력, 출력, 및 상기 클럭 신호를 수신하도록 결합된 클럭 입력을 갖고 있는 제2펄스 검출기, 상기 제1펄스 검출기의 상기 출력에 결합된 세트 입력, 상기 제2펄스 검출기의 상기 출력에 결합된 클리어 입력, 출력, 및 상기 클럭 신호를 수신하도록 결합된 클럭 입력을 갖고 있는 제1 플립플롭, 상기 제1 플립플롭의 상기 출력에 결합된 인에이블 입력, 상기 제1펄스 검출기의 상기 출력에 결합된 클리어입력, 상기 클럭 신호를 수신하도록 결합된 클럭 입력, 및 출력을 갖고 있는 제1카운더, 상기 제1카운터의 상기 출력에 결합된 입력, 제1출력, 및 제2출력을 갖고 있는 비교기, 상기 비교기의 상기 제1출력에 결합된 제1입력, 상기 비교기의 상기 제2출력에 결합된 제2입력, 출력, 상기 클럭 신호를 수신하도록 결합된 클럭 입력, 및 상기 제1펄스 검출기의 상기 출력에 결합된 인에이블 입력을 갖고 있는 제2 플립플롭, 및 상기 제2 플립플롭의 상기 출력에 결합된 입력, 상기 클럭 신호를 수신하도록 결합된 클럭 입력, 및 상기 제1펄스 검출기의 상기 입력에 결합된 출력을 갖고 있는 오실레이터를 구비하는 것을 특징으로 하는 디지탈 위상 동기 루프.
  8. 제7항에 있어서, 상기 오실레이터는, 상기 비교기의 상기 출력에 결합된 입력, 상기 제1펄스 검출기의 상기 입력에 결합되고 상기 디지탈 위상 동기 루프의 출력을 제공하는 출력, 제어 출력, 및 제어 입력을 갖고 있는 디코더, 및 상기 클럭 신호를 수신하는 클럭 입력, 상기 디코더의 상기 제어 출력에 결합된 클리어 입력, 및 상기 디코더의 상기 제어 입력에 결합된 출력을 갖고 있는 제2카운터를 포함하는 것을 특징으로 하는 디지탈 위상 동기 루프.
  9. 제7항에 있어서, 상기 비교기의 상기 제1출력에 결합된 입력 및 출력을 갖는 제1인버터, 상기 비교기의 상기 제2출력에 결합된 입력 및 출력을 갖는 제2인버터, 및 상기 제1인버터의 상기 출력에 결합된 제1입력, 상기 제2인버터의 상기 출력에 결합된 제2입력, 및 상기 제2 플립플롭의 상기 제2입력에 결합된 출력을 갖는 논리 게이트를 더 구비하는 것을 특징으로 하는 디지탈 위상 동기 루프.
KR1019960701003A 1994-06-30 1995-05-15 디지탈 위상 동기 루프 KR100222360B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US8269245 1994-06-30
US08/269,245 US5502751A (en) 1994-06-30 1994-06-30 Digital phase locked loop
US08/269,245 1994-06-30
US8/269,245 1994-06-30
PCT/US1995/006047 WO1996001005A1 (en) 1994-06-30 1995-05-15 Digital phase locked loop

Publications (2)

Publication Number Publication Date
KR960705397A KR960705397A (ko) 1996-10-09
KR100222360B1 true KR100222360B1 (ko) 1999-10-01

Family

ID=23026436

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960701003A KR100222360B1 (ko) 1994-06-30 1995-05-15 디지탈 위상 동기 루프

Country Status (7)

Country Link
US (1) US5502751A (ko)
JP (1) JP3151829B2 (ko)
KR (1) KR100222360B1 (ko)
CN (1) CN1059523C (ko)
GB (1) GB2296397B (ko)
SE (1) SE518155C2 (ko)
WO (1) WO1996001005A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100432422B1 (ko) * 1998-12-18 2004-09-10 서창전기통신 주식회사 단일위상동기루프구조를갖는무선주파수송수신모듈제어방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6076096A (en) * 1998-01-13 2000-06-13 Motorola Inc. Binary rate multiplier
US6415008B1 (en) 1998-12-15 2002-07-02 BéCHADE ROLAND ALBERT Digital signal multiplier
US6609781B2 (en) 2000-12-13 2003-08-26 Lexmark International, Inc. Printer system with encoder filtering arrangement and method for high frequency error reduction
US7697027B2 (en) 2001-07-31 2010-04-13 Donnelly Corporation Vehicular video system
CN102360191B (zh) * 2011-08-30 2013-07-03 北京交通大学 滚轮式双轴光电编码器数据处理仪
KR102566909B1 (ko) * 2021-12-08 2023-08-16 주식회사 셀코스 자외선 경화 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3576630D1 (de) * 1984-09-28 1990-04-19 Toshiba Kawasaki Kk Referenzsignalwiedergabegeraet.
US4964117A (en) * 1988-10-04 1990-10-16 Vtc Incorporated Timing synchronizing circuit for baseband data signals
JPH02124637A (ja) * 1988-11-02 1990-05-11 Nec Corp 同期検出回路
US5278874A (en) * 1992-09-02 1994-01-11 Motorola, Inc. Phase lock loop frequency correction circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100432422B1 (ko) * 1998-12-18 2004-09-10 서창전기통신 주식회사 단일위상동기루프구조를갖는무선주파수송수신모듈제어방법

Also Published As

Publication number Publication date
JP3151829B2 (ja) 2001-04-03
JPH09502594A (ja) 1997-03-11
SE9600726L (sv) 1996-04-30
SE518155C2 (sv) 2002-09-03
CN1059523C (zh) 2000-12-13
US5502751A (en) 1996-03-26
GB9603602D0 (en) 1996-04-17
KR960705397A (ko) 1996-10-09
CN1130000A (zh) 1996-08-28
SE9600726D0 (sv) 1996-02-27
WO1996001005A1 (en) 1996-01-11
GB2296397A (en) 1996-06-26
GB2296397B (en) 1999-01-06

Similar Documents

Publication Publication Date Title
US5059925A (en) Method and apparatus for transparently switching clock sources
US6577174B2 (en) Phase lock loop system and method
US3755748A (en) Digital phase shifter/synchronizer and method of shifting
US5142555A (en) Phase detector
US5159279A (en) Apparatus and method for detecting out-of-lock condition in a phase lock loop
US6285219B1 (en) Dual mode phase and frequency detector
CA1242029A (en) Timing recovery circuit for manchester coded data
JPH06102964A (ja) 情報処理システム
KR920003598B1 (ko) Nrz비트 동기방식의 주파수 및 위상검출회로
US5764709A (en) Jitter attenuator
KR100400043B1 (ko) 데이터 복원 회로 및 방법
KR100222360B1 (ko) 디지탈 위상 동기 루프
JPH0761067B2 (ja) 受信されたデジタル通信信号からビットクロックを回復する方法および回路装置
CN100438361C (zh) 对同步数字体系设备主备时钟相位进行控制的方法
US6501312B1 (en) Fast-locking DLL circuit and method with phased output clock
EP1257059A2 (en) Method and apparatus for synchronizing slave network node to master network node
KR930000695B1 (ko) 비트 동기를 위한 아날로그 및 디지틀 위상 검출기
KR20010014543A (ko) 위상 동기 루프 회로
EP0479237B1 (en) Phase-locked oscillation circuit system with measure against shut-off of input clock
US6359948B1 (en) Phase-locked loop circuit with reduced jitter
US4354164A (en) Digital phase lock loop for TIM frequency
US6961399B2 (en) Phase locked loop including control circuit for reducing lock-time
KR0162461B1 (ko) 저주파수에 적합한 전폭 디지탈 피엘엘
JPH07114397B2 (ja) 位相同期回路
KR100189773B1 (ko) 디지털 위상 동기 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030701

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee