KR100400043B1 - 데이터 복원 회로 및 방법 - Google Patents

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Abstract

동기 시간 및 지터를 동시에 줄일 수 있는 데이터 복원 회로 및 방법이 개시된다. 본 발명에 따른 데이터 복원회로는 주파수 동기 루프, 동기 검출기, 지연 동기 루프 및 데이터 결정회로를 구비한다.
주파수 동기 루프는 입력 신호를 수신하여 피드백되는 내부 클럭 신호의 주파수와 입력 신호의 주파수를 동기시키고, 입력 신호의 주파수와 내부 클럭 신호의 주파수가 동기되는 것을 나타내는 주파수 동기 신호를 발생한다. 동기 검출기는 주파수 동기 신호를 수신하고 내부 클럭 신호가 입력 신호의 일정 주파수 범위 내에 있는지를 판단하여 위상 제어 신호를 발생한다. 지연 동기 루프는 위상 제어 신호에 의해 제어되고, 입력 신호 및 내부 클럭 신호를 수신하여 내부 클럭 신호의 위상을 입력 신호의 위상에 동기시켜 복원 동기 신호로서 발생한다. 데이터 결정 회로는 복원 동기 신호를 클럭 신호로서 수신하고, 클럭 신호에 응답하여 입력 신호를 수신하여 출력 데이터로서 출력한다. 본 발명에 따른 데이터 복원 회로 및 방법에 의해 동기 시간 및 지터를 동시에 줄일 수 있다.

Description

데이터 복원 회로 및 방법{Data recovery circuit and method thereof}
본 발명은 데이터 통신이나 데이터 전송 시스템에서 수신측의 데이터 및 클럭을 복원하는 회로 및 방법에 관한 것이다.
데이터 통신이나 데이터 전송 시스템의 수신단에서는 수신된 데이터로부터 클럭을 복원해내고 이 클럭을 이용해서 데이터를 추출하고 복원하게 되는데, 종래에는 이를 위하여 위상 동기 루프 회로(Phase Locked Loop :PLL)를 널리 이용하고 있다. 이러한 클럭 및 데이터 복원 회로는 동기 시간(locking time)이 빨라야하고, BER(Bit Error Rate)을 줄이기 위해서 낮은 지터(jitter)와 낮은 스큐(skew)특성을 가져야 한다.
이러한 조건을 만족하기 위해서 일반적으로 주파수 동기 루프(Frequency Locked Loop :FLL)와 위상 동기 루프(Phase Locked Loop :PLL)로 구성된 이중 루프 구조를 가지는 데이터 복원 회로가 사용된다. 이러한 구조의 데이터 복원 회로는 주파수 동기 루프로 먼저 주파수를 동기시키고 다음에 위상을 동기시킨다.
그런데, 위와 같은 종래 기술은 다음과 같은 문제점을 가진다.
주파수 동기 루프나 위상 동기 루프에서는 전압 제어 발진기(Voltage Controlled Oscillator :VCO)를 사용하는데 전압 제어 발진기는 전원에 의한 잡음, 열에 의한 잡음 등을 가진다. 이러한 전압 제어 발진기의 잡음은 위상 동기 루프의 출력에서 제거되지 않고 지터로서 작용한다. 이러한 문제는 위상 동기 루프의 이득을 작게 하면 어느 정도 줄일 수 있는데, 이득을 작게 하면 동기 시간이 많이 걸리는 문제가 발생한다.
또한 이중 루프 구조를 가지는 데이터 복원 회로에서 동기 시간을 빠르게 하기 위해서는 주파수 동기 루프의 분해능을 높혀서 주파수 동기시 오차를 가능한 한 작게 하여 응답 속도가 느린 위상 동기 루프가 담당해야 하는 범위를 줄여주어서 동기 시간을 빠르게 해야한다.
본 발명이 이루고자하는 기술적 과제는, 지터와 동기 시간을 동시에 줄일 수 있는 데이터 복원 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 지터와 동기 시간을 동시에 줄일 수 있는 데이터 복원 방법을 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 데이터 복원 회로의 회로도이다.
도 2는 도 1에 도시된 주파수 동기 루프를 나타내는 블럭도이다.
도 3은 도 1의 지연 동기 루프를 나타내는 블럭도이다.
도 4는 도 3의 위상 검출기를 나타내는 회로도이다.
도 5는 도 4의 위상 검출기의 회로도의 동작 타이밍도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 데이터 복원 회로는 주파수 동기 루프, 동기 검출기, 지연 동기 루프 및 데이터 결정회로를 구비하는 것을 특징으로 한다.
주파수 동기 루프는 입력 신호를 수신하여 피드백되는 내부 클럭 신호의 주파수와 상기 입력 신호의 주파수를 동기시키고, 상기 입력 신호의 주파수와 상기 내부 클럭 신호의 주파수가 동기되는 것을 나타내는 주파수 동기 신호를 발생한다.
동기 검출기는 상기 주파수 동기 신호를 수신하고 상기 내부 클럭 신호가 상기 입력 신호의 일정 주파수 범위 내에 있는지를 판단하여 위상 제어 신호를 발생한다.
지연 동기 루프는 상기 위상 제어 신호에 의해 제어되고, 상기 입력 신호 및 상기 내부 클럭 신호를 수신하여 상기 내부 클럭 신호의 위상을 상기 입력 신호의 위상에 동기시켜 복원 동기 신호로서 발생한다.
데이터 결정 회로는 상기 복원 동기 신호를 클럭 신호로서 수신하고, 상기 클럭 신호에 응답하여 상기 입력 신호를 수신하여 출력 데이터로서 출력한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따르면, 주파수 동기 루프와 지연 동기 루프를 구비하는 데이터 복원 회로의 데이터 복원 방법에 있어서,
(a) 입력 신호를 수신하여 피드백되는 내부 클럭 신호의 주파수와 상기 입력 신호의 주파수를 동기시키고, 상기 입력 신호의 주파수와 상기 내부 클럭 신호의 주파수가 동기되는 것을 나타내는 주파수 동기 신호를 발생하는 단계, (b) 상기 주파수 동기 신호를 수신하고 상기 내부 클럭 신호가 상기 입력 신호의 일정 주파수 범위 내에 있는지를 판단하여 위상 제어 신호를 발생하는 단계, (c) 상기 위상 제어 신호에 의해 제어되고, 상기 입력 신호 및 상기 내부 클럭 신호를 수신하여 상기 내부 클럭 신호의 위상을 상기 입력 신호의 위상에 동기시켜 복원 동기 신호로서 발생하는 단계 및 (d) 상기 복원 동기 신호를 클럭 신호로서 수신하고, 상기 클럭 신호에 응답하여 상기 입력 신호를 수신하여 출력 데이터로서 출력하는 단계를 구비하고, 상기 (a) 단계는 상기 입력 신호의 상승 에지와 하강 에지에서 상기 입력 신호의 주파수와 상기 내부 클럭 신호의 주파수를 비교하여 그 차이를 검출하여 상기 주파수 동기 신호를 발생하는 것을 특징으로 하는 데이터 복원 방법이 제공된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 데이터 복원 회로의 회로도이다.
도 2는 도 1에 도시된 주파수 동기 루프를 나타내는 블럭도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 데이터 복원 회로(100)는 주파수 동기 루프(110), 동기 검출기(120), 지연 동기 루프(130) 및 데이터 결정 회로(140)를 구비한다.
주파수 동기 루프(110)는 입력 신호(INS)를 수신하여 피드백되는 내부 클럭 신호(INTCK)의 주파수와 입력 신호(INS)의 주파수를 동기시키고, 입력 신호(INS)의 주파수와 내부 클럭 신호(INTCK)의 주파수가 동기되는 것을 나타내는 주파수 동기 신호(FLS)를 발생한다. 동기 검출기(120)는 주파수 동기 신호(FLS)를 수신하고 내부 클럭 신호(INTCK)가 입력 신호(INS)의 일정 주파수 범위 내에 있는지를 판단하여 위상 제어 신호(PCTRLS)를 발생한다. 지연 동기 루프(130)는 위상 제어 신호(PCTRLS)에 의해 제어되고, 입력 신호(INS) 및 내부 클럭 신호(INTCK)를 수신하여 내부 클럭 신호(INTCK)의 위상을 입력 신호(INS)의 위상에 동기시켜 복원 동기 신호(RLS)로서 발생한다. 데이터 결정 회로(140)는 복원 동기 신호(RLS)를 클럭 신호(CK)로서 수신하고, 클럭 신호(CK)에 응답하여 입력 신호(INS)를 수신하여 출력 데이터(OUTDATA)로서 출력한다.
도 2를 참조하면, 주파수 동기 루프(110)는 주파수 검출기(210), 전하 펌프(220), 저역 통과 필터(230) 및 발진기(240)를 구비한다.
주파수 검출기(210)는 입력 신호(INS)의 주파수와 내부 클럭 신호(INTCK)의 주파수를 비교하여 그 차이를 검출여 주파수 동기 신호(FLS)를 발생한다. 좀더 상세히 설명하면, 주파수 검출기(210)는 입력 신호(INS)의 상승 에지와 하강 에지에서 내부 클럭 신호(INTCK)와의 주파수를 비교하여 그 차이를 검출한다. 전하 펌프(220)는 주파수 검출기(210)의 출력에 응답하여 전하를 증감한다. 저역 통과 필터(230)는 전하 펌프(220)의 출력신호의 고주파 성분을 제거하여 제어 전압을 발생한다. 발진기(240)는 제어 전압에 응답하여 내부 클럭 신호(INTCK)를 발생한다.
이하 도 1 및 도 2를 참조하여 본 발명의 실시예에 따른 데이터 복원 회로(100)의 동작 및 데이터 복원 방법이 상세히 설명된다.
데이터 복원 회로(100)중 주파수 동기 루프(110)는 입력 신호(INS)를 수신하여 피드백되는 내부 클럭 신호(INTCK)의 주파수와 입력 신호(INS)의 주파수를 동기시키고, 입력 신호(INS)의 주파수와 내부 클럭 신호(INTCK)의 주파수가 동기되는 것을 나타내는 주파수 동기 신호(FLS)를 발생한다.
좀 더 상세히 설명하면, 주파수 동기 루프(110)내부의 주파수 검출기(210)는 입력 신호(INS)의 주파수와 발진기(240)에서 발생한 내부 클럭 신호(INTCK)의 주파수를 측정하고 측정된 주파수간의 차이를 검출하여 주파수 동기 신호(FLS)를 발생하고, 또한 측정된 주파수간의 차이를 전하 펌프(220)로 인가한다. 전하 펌프(220)의 출력 신호는 저역 통과 필터(230)를 거쳐 고주파 성분이 제거된 후 제어 전압으로서 발생된다. 이 제어 전압은 직류 전압이다. 발진기(240)는 제어 전압의 크기에 따라 발진기(240)에서 발생되는 내부 클럭 신호(INTCK)의 주파수가 커지거나 작아지거나 하여 입력 신호(INS)의 주파수에 동기된다. 즉, 발진기(240)에서 발생된 내부 클럭 신호(INTCK)의 주파수가 입력 신호(INS)의 주파수보다 작으면 이 차이에 비례하여 저역 통과 필터(230)의 제어 전압의 크기가 커져서 발진기(240)에서 발생되는 내부 클럭 신호(INTCK)의 주파수가 증가되고 입력 신호(INS)의 주파수와 같게 된다.
반대로 발진기(240)에서 발생된 내부 클럭 신호(INTCK)의 주파수가 입력 신호(INS)의 주파수보다 크면 그 차이에 비례하여 저역 통과 필터(230)의 제어 전압의 크기가 작아져서 발진기(240)에서 발생되는 내부 클럭 신호(INTCK)의 주파수가 줄어들고 입력 신호(INS)의 주파수와 같게 된다.
이러한 동작에 의해 주파수 동기 루프(110)는 내부 클럭 신호(INTCK)의 주파수를 입력 신호(INS)의 주파수에 동기시킨다. 여기서 주파수 검출기(210)는 이중 에지 트리거 플립플롭을 사용하여 설계할 수 있는데 입력 신호(INS)의 상승 에지와 하강 에지에서 내부 클럭 신호(INTCK)와의 주파수를 비교하여 그 차이를 검출하므로 분해능이 향상된다.
동기 검출기(120)는 입력 신호(INS)와 내부 클럭 신호(INTCK)가 동기되는 것을 나타내는 주파수 동기 신호(FLS)를 수신하고 내부 클럭 신호(INTCK)가 입력 신호(INS)의 일정 주파수 범위 내에 있는지를 판단하여 지연 동기 루프(130)의 동작을 제어하는 위상 제어 신호(PCTRLS)를 발생한다.
동기 검출기(120)는 내부 클럭 신호(INTCK)의 주파수가 입력 신호(INS)의 주파수의 약 5% 이내에 들어오면 동기되었다고 판단하여 위상 제어 신호(PCTRLS)를 발생하며, 위상 제어 신호(PCTRLS)에 의해 지연 동기 루프(130)의 동작이 온 또는 오프된다.
동기 검출기(120)는 락 윈도우(lock window)가 히스테리시스 특성을 가지도록 하여 주파수 동기 루프(110)가 동기상태에서 벗어나는 것을 방지한다. 즉, 주파수 동기 루프(110)가 동기가 된 상태에서, 전원에 의한 잡음이나 임펄스 잡음 등에 의해 내부 클럭 신호(INTCK)의 주파수가 락 윈도우를 잠시 벗어나도 히스테리시스 특성에 의해 주파수 동기 루프(110)가 동기상태에서 벗어나지 않도록 한다.
지연 동기 루프(130)는 발진기를 사용하지 않고 지연 소자의 지연 특성을 이용한다. 따라서 동기 시간(locking time)을 줄일 수 있고 출력 지터도 줄일 수 있다. 또한 지연 동기 루프(130)를 사용함에 의해 광 저장 시스템(optical storage system)과 같이 넓은 동기 범위(wide locking range)가 필요한 데이터 복원 회로에서 주파수의 동기 후 위상의 동기시에 전하 펌프에서 발생하는 위상 오프셋이 스큐로 작용하여 데이터 복원 회로의 BER(bit error rate)이 나빠지는 문제를 해결한다. 지연 동기 루프(130)에 대해서는 후술된다.
도 3은 도 1의 지연 동기 루프를 나타내는 블럭도이다.
도 3을 참조하면 지연 동기 루프(130)는 지연 라인(310), 중간 지연 라인(320), 위상 검출기(330) 및 시프트 레지스터(340)를 구비한다.
지연 라인(310)은 내부 클럭 신호(INTCK)를 수신하고 소정 시간만큼 지연시켜 복원 동기 신호(RLS)를 발생한다. 중간 지연 라인(320)은 입력 신호(INS)를 수신하고 소정의 시간만큼 지연시켜 중간 입력 신호(MDINS)를 발생한다. 위상 검출기(330)는 중간 입력 신호(MDINS)와 복원 동기 신호(RLS)의 위상을 비교하여 그 차이를 검출하고 제 1 이동신호(SL) 또는 제 2 이동신호(SR)를 발생한다. 시프트 레지스터(340)는 제 1 이동신호(SL) 또는 제 2 이동신호(SR)에 응답하여 지연 라인(310)의 지연 시간을 제어한다.
이하 도 3을 참조하여 지연 동기 루프(130)의 동작이 상세히 설명된다.
지연 라인(310)은 다수개의 지연 소자들(미도시)을 구비하여 내부 클럭 신호(INTCK)를 지연시킨다. 중간 지연 라인(320)도 다수개의 지연 소자들을 구비하며 그 수는 지연 라인(310)이 구비하는 지연 소자들의 절반에 해당한다. 따라서 중간 입력 신호(MDINS)는 지연 라인(310)의 총 지연 시간이 T라면 T/2만큼 입력 신호(INS)가 지연된 신호이다. 복원 동기 신호(RLS)는 중간 입력 신호(MDINS)에 동기되므로 결국 중간 지연 라인(320)은 지연 동기 루프(130)가 처음 동기를 시작할 때 지연 라인(310)이 내부 클럭 신호(INTCK)를 T/2만큼 지연시킨 상태에서 시작하도록 하는 역할을 한다.
위상 검출기(330)는 중간 입력 신호(MDINS)와 복원 동기 신호(RLS)의 위상을 검출하고, 내부 클럭 신호(INTCK)가 중간 입력 신호(MDINS)에 비해서 위상이 빠를 경우 내부 클럭 신호(INTCK)가 지연 라인(310)의 더 많은 지연 소자들을 지나서 출력 되게 하고, 내부 클럭 신호(INTCK)가 중간 입력 신호(MDINS)에 비해서 위상이 늦을 경우 내부 클럭 신호(INTCK)가 지연 라인(310)의 더 적은 수의 지연 소자들을 지나서 출력 되게 한다.
지연 동기 루프(130)에서는 출력 지터가 지연 라인(310)의 단위 지연 소자의 지연 시간만큼의 크기를 갖기 때문에 단위 지연 소자의 지연을 작게 할수록 출력 지터를 줄일 수 있다. 그러나 단위 지연 소자의 지연 시간을 작게하면 전체 위상의 동기 범위가 줄어들므로 이를 고려하여 설계해야 한다.
도 4는 도 3의 위상 검출기를 나타내는 회로도이다.
도 5는 도 4의 위상 검출기의 회로도의 동작 타이밍도이다.
도 4를 참조하면, 위상 검출기(330)는 제 1 플립플롭(410), 제 1 버퍼(420), 제 2 플립플롭(430), 제 1 논리곱 수단(440) 및 제 2 논리곱 수단(450)을 구비한다.
제 1 플립플롭(410)은 중간 입력 신호(MDINS)를 클럭 신호로서 수신하고, 클럭 신호에 응답하여 복원 동기 신호(RLS)를 수신하여 출력한다. 제 1 버퍼(420)는 복원 동기 신호(RLS)를 일정 시간만큼 지연시킨다. 좀 더 상세히 설명하면, 제 1 버퍼(420)는 지연 라인(310) 내부에 존재하는 지연 소자들중 하나의 지연 시간과 동일한 지연 시간을 가진다. 제 2 플립플롭(430)은 중간 입력 신호(MDINS)를 클럭 신호로서 수신하고, 클럭 신호에 응답하여 제 1 버퍼(420)의 출력 신호를 수신하여 출력한다. 제 1 논리곱 수단(440)은 제 1 플립플롭(410)의 출력 신호 및 제 2 플립플롭(430)의 출력 신호를 논리곱하여 제 1 이동 신호(SL)를 발생한다. 제 2 논리곱 수단(450)은 제 1 플립플롭(410)의 출력 신호의 반전 신호 및 제 2 플립플롭(430)의 출력 신호의 반전 신호를 논리곱하여 제 2 이동 신호(SR)를 발생한다.
이하 도 4 및 도 5를 참조하여 위상 검출기(330)의 동작이 상세히 설명된다.
중간 입력 신호(MDINS)의 위상이 복원 동기 신호(RLS)의 위상보다 빠를 경우 제 2 이동신호(SR)를 발생한다. 즉, 도 5의 (a)를 보면 복원 동기 신호(RLS)와 복원 동기 신호(RLS)가 제 1 버퍼(420)가 가지는 지연 시간인 T1만큼 지연된 신호가 모두 로우 레벨이므로 제 1 플립플롭(410) 및 제 2 플립플롭(430)의 출력 신호는 모두 로우 레벨이며 따라서 제 2 이동신호(SR)만이 하이 레벨로 발생되어 선택된다. 그러면 시프트 레지스터(340)는 제 2 이동신호(SR)에 응답하여 지연라인(310)의 지연 양을 조절하여 위상을 일치시킨다.
중간 입력 신호(MDINS)의 위상이 복원 동기 신호(RLS)의 위상보다 늦을 경우제 1 이동신호(SL)를 발생한다. 즉, 도 5의 (b)를 보면 복원 동기 신호(RLS)와 복원 동기 신호(RLS)가 제 1 버퍼(420)가 가지는 지연 시간인 T1만큼 지연된 신호가 모두 하이 레벨이므로 제 1 플립플롭(410) 및 제 2 플립플롭(430)의 출력 신호는 모두 하이 레벨이며 따라서 제 1 이동신호(SL)만이 하이 레벨로 발생되어 선택된다. 그러면 시프트 레지스터(340)는 제 1 이동신호(SL)에 응답하여 지연라인(310)의 지연 양을 조절하여 위상을 일치시킨다.
도 5의 (c)는 복원 동기 신호(RLS)의 위상이 중간 입력 신호(MDINS)에 일치된 경우를 나타내며 제 1 이동신호(SL) 및 제 2 이동신호(SR)가 모두 로우 레벨로 발생되므로 시프트 레지스터(340)는 동작하지 않는다.
여기서 위상 검출기(330)는 이중 에지 트리거 플립플롭을 사용하여 설계할 수 있는데 중간 입력 신호(MDINS)의 상승 에지와 하강 에지에서 복원 동기 신호(RLS)와의 위상을 비교하여 그 차이를 검출하므로 분해능이 향상된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 데이터 복원 회로 및 방법은 지터와 동기 시간을 동시에 줄일 수 있는 장점이 있다.

Claims (17)

  1. 입력 신호를 수신하여 피드백되는 내부 클럭 신호의 주파수와 상기 입력 신호의 주파수를 동기시키고, 상기 입력 신호의 주파수와 상기 내부 클럭 신호의 주파수가 동기되는 것을 나타내는 주파수 동기 신호를 발생하는 주파수 동기 루프 ;
    상기 주파수 동기 신호를 수신하고 상기 내부 클럭 신호가 상기 입력 신호의 일정 주파수 범위 내에 있는지를 판단하여 소정의 지연 동기 루프의 동작을 제어하는 위상 제어 신호를 발생하는 동기 검출기 ;
    상기 위상 제어 신호에 의해 제어되고, 상기 입력 신호 및 상기 내부 클럭 신호를 수신하여 상기 내부 클럭 신호의 위상을 상기 입력 신호의 위상에 동기시켜 복원 동기 신호로서 발생하는 지연 동기 루프 ; 및
    상기 복원 동기 신호를 클럭 신호로서 수신하고, 상기 클럭 신호에 응답하여 상기 입력 신호를 수신하여 출력 데이터로서 출력하는 데이터 결정 회로를 구비하고,
    상기 주파수 동기 루프는,
    상기 입력 신호의 상승 에지와 하강 에지에서 상기 입력 신호의 주파수와 상기 내부 클럭 신호의 주파수를 비교하여 그 차이를 검출하는 주파수 검출기를 구비하는 것을 특징으로 하는 데이터 복원 회로.
  2. 제 1항에 있어서, 상기 주파수 동기 루프는,
    상기 주파수 검출기의 출력에 응답하여 전하를 증감하는 전하 펌프 ;
    상기 전하 펌프의 출력신호의 고주파 성분을 제거하여 제어 전압을 발생하는 저역 통과 필터 ; 및
    상기 제어 전압에 응답하여 상기 내부 클럭 신호를 발생하는 발진기를 더 구비하는 것을 특징으로 하는 데이터 복원 회로.
  3. 제 1항에 있어서,
    상기 동기 검출기의 락 윈도우(lock window)는 상기 주파수 동기 루프가 동기상태에서 벗어나는 것을 방지하기 위해 히스테리시스 특성을 가지는 것을 특징으로 하는 데이터 복원 회로.
  4. 제 1항에 있어서, 상기 지연 동기 루프는,
    상기 내부 클럭 신호를 수신하고 소정 시간만큼 지연시켜 상기 복원 동기 신호를 발생하는 지연 라인 ;
    상기 입력 신호를 수신하고 소정의 시간만큼 지연시켜 중간 입력 신호를 발생하는 중간 지연 라인 ;
    상기 중간 입력 신호와 상기 복원 동기 신호의 위상을 비교하여 그 차이를검출하고 제 1 이동신호 또는 제 2 이동신호를 발생하는 위상 검출기 ;
    상기 제 1 이동신호 또는 상기 제 2 이동신호에 응답하여 상기 지연 라인의 지연 시간을 제어하는 시프트 레지스터를 구비하는 것을 특징으로 하는 데이터 복원 회로.
  5. 제 4항에 있어서, 상기 위상 검출기는,
    상기 중간 입력 신호의 상승 에지와 하강 에지에서 상기 복원 동기 신호와의 위상을 비교하여 그 차이를 검출하는 것을 특징으로 하는 데이터 복원회로.
  6. 제 4항에 있어서, 상기 위상 검출기는,
    상기 중간 입력 신호를 클럭 신호로서 수신하고, 상기 클럭 신호에 응답하여 상기 복원 동기 신호를 수신하여 출력하는 제 1 플립플롭 ;
    상기 복원 동기 신호를 일정 시간만큼 지연시키는 제 1 버퍼 ;
    상기 중간 입력 신호를 클럭 신호로서 수신하고, 상기 클럭 신호에 응답하여 상기 제 1 버퍼의 출력 신호를 수신하여 출력하는 제 2 플립플롭 ;
    상기 제 1 플립플롭의 출력 신호 및 상기 제 2 플립플롭의 출력 신호를 논리곱하여 상기 제 1 이동 신호를 발생하는 제 1 논리곱 수단 ;
    상기 제 1 플립플롭의 출력 신호의 반전 신호 및 상기 제 2 플립플롭의 출력 신호의 반전 신호를 논리곱하여 상기 제 2 이동 신호를 발생하는 제 2 논리곱 수단을 구비하는 것을 특징으로 하는 데이터 복원 회로.
  7. 제 6항에 있어서, 상기 제 1 버퍼는,
    상기 지연 라인 내부에 존재하는 단위 지연 소자가 가지는 지연 시간과 동일한 지연 시간을 가지는 것을 특징으로 하는 데이터 복원 회로.
  8. 제 4항에 있어서,
    상기 제 1 이동신호는 상기 시프트 레지스터를 제어하여 상기 지연 라인의 지연 시간을 줄이고, 상기 제 2 이동신호는 상기 시프트 레지스터를 제어하여 상기 지연 라인의 지연 시간을 늘이는 것을 특징으로 하는 데이터 복원 회로.
  9. 제 4항에 있어서,
    상기 제 1 이동신호는 상기 시프트 레지스터를 제어하여 상기 지연 라인의 지연 시간을 늘이고, 상기 제 2 이동신호는 상기 시프트 레지스터를 제어하여 상기 지연 라인의 지연 시간을 줄이는 것을 특징으로 하는 데이터 복원 회로.
  10. 주파수 동기 루프와 지연 동기 루프를 구비하는 데이터 복원 회로의 데이터 복원 방법에 있어서,
    (a) 입력 신호를 수신하여 피드백되는 내부 클럭 신호의 주파수와 상기 입력 신호의 주파수를 동기시키고, 상기 입력 신호의 주파수와 상기 내부 클럭 신호의 주파수가 동기되는 것을 나타내는 주파수 동기 신호를 발생하는 단계 ;
    (b) 상기 주파수 동기 신호를 수신하고 상기 내부 클럭 신호가 상기 입력 신호의 일정 주파수 범위 내에 있는지를 판단하여 상기 지연 동기 루프의 동작을 제어하는 위상 제어 신호를 발생하는 단계 ;
    (c) 상기 위상 제어 신호에 의해 제어되고, 상기 입력 신호 및 상기 내부 클럭 신호를 수신하여 상기 내부 클럭 신호의 위상을 상기 입력 신호의 위상에 동기시켜 복원 동기 신호로서 발생하는 단계 ; 및
    (d) 상기 복원 동기 신호를 클럭 신호로서 수신하고, 상기 클럭 신호에 응답하여 상기 입력 신호를 수신하여 출력 데이터로서 출력하는 단계를 구비하고,
    상기 (a) 단계는 상기 입력 신호의 상승 에지와 하강 에지에서 상기 입력 신호의 주파수와 상기 내부 클럭 신호의 주파수를 비교하여 그 차이를 검출하여 상기 주파수 동기 신호를 발생하는 것을 특징으로 하는 데이터 복원 방법.
  11. 제 10항에 있어서, 상기 (a) 단계는,
    (a1) 상기 주파수 동기 신호에 응답하여 전하를 증감하여 전하 신호를 발생하는 단계 ;
    (a2) 상기 전하 신호의 고주파 성분을 제거하여 제어 전압을 발생하는 단계 ; 및
    (a3) 상기 제어 전압에 응답하여 상기 입력 신호의 주파수에 동기되는 상기 내부 클럭 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 데이터 복원 방법.
  12. 제 10항에 있어서, 상기 (b)단계는,
    상기 주파수 동기 루프가 동기상태에서 벗어나는 것을 방지하기 위하여 상기 위상 제어 신호가 발생되는 주파수 범위가 히스테리시스 특성을 가지는 것을 특징으로 하는 데이터 복원 회로.
  13. 제 10항에 있어서, 상기 (c)단계는,
    (c1) 상기 내부 클럭 신호를 수신하고 소정 시간만큼 지연시켜 상기 복원 동기 신호를 발생하는 단계 ;
    (c2) 상기 입력 신호를 수신하고 소정의 시간만큼 지연시켜 중간 입력 신호를 발생하는 단계 ;
    (c3) 상기 중간 입력 신호와 상기 복원 동기 신호의 위상을 비교하여 그 차이를 검출하고 제 1 이동신호 또는 제 2 이동신호를 발생하는 단계 ; 및
    (c4) 상기 제 1 이동신호 또는 상기 제 2 이동신호에 응답하여 상기 내부 클럭 신호가 지연되는 정도를 제어하는 시프트 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 데이터 복원 방법.
  14. 제 13항에 있어서, 상기 (c3) 단계는,
    상기 중간 입력 신호의 상승 에지와 하강 에지에서 상기 복원 동기 신호와의위상을 비교하여 그 차이를 검출하는 것을 특징으로 하는 데이터 복원 방법.
  15. 제 13항에 있어서, 상기 (c3) 단계는,
    (c31) 상기 중간 입력 신호를 클럭 신호로서 수신하고, 상기 클럭 신호에 응답하여 상기 복원 동기 신호를 수신하여 출력하는 단계 ;
    (c32) 상기 복원 동기 신호를 일정 시간만큼 지연시키는 단계 ;
    (c33) 상기 중간 입력 신호를 클럭 신호로서 수신하고, 상기 클럭 신호에 응답하여 상기 일정 시간만큼 지연된 복원 동기 신호를 수신하여 출력하는 단계 ;
    (c34) 상기 (c31) 단계의 출력 신호 및 상기 (c33) 단계의 출력 신호를 논리곱하여 상기 제 1 이동 신호를 발생하는 단계 ; 및
    (c35) 상기 (c31) 단계의 출력 신호의 반전 신호 및 상기 (c33) 단계의 출력 신호의 반전 신호를 논리곱하여 상기 제 2 이동 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 데이터 복원 방법.
  16. 제 13항에 있어서,
    상기 제 1 이동신호는 상기 시프트 신호를 제어하여 상기 내부 클럭 신호가 지연되는 시간을 줄이고, 상기 제 2 이동신호는 상기 시프트 신호를 제어하여 상기 내부 클럭 신호가 지연되는 시간을 늘이는 것을 특징으로 하는 데이터 복원 회로.
  17. 제 13항에 있어서,
    상기 제 1 이동신호는 상기 시프트 신호를 제어하여 상기 내부 클럭 신호가 지연되는 시간을 늘이고, 상기 제 2 이동신호는 상기 시프트 신호를 제어하여 상기 내부 클럭 신호가 지연되는 시간을 줄이는 것을 특징으로 하는 데이터 복원 회로.
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