JPH09502594A - デジタル位相ロック・ループ - Google Patents
デジタル位相ロック・ループInfo
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
デジタル発振器11は、マスタ・クロックおよびデジタル発振器11の出力の両方をカウンタ16を動作可能にする第1レジスタ15に提供することにより、この両者を比較して、マスタ・クロックに同期される。カウンタ16は、クリアされるまで動作可能の間は増分する。次に、カウンタ16の出力が格納された信号と比較される。被格納信号との比較に基づいて、デジタル発振器11の出力は、遅延されるか、進められるか、あるいはそのまま維持される。デジタル発振器11の出力は、次にデジタル位相ロック・ループ10の入力に帰還される。
Description
【発明の詳細な説明】
デジタル位相ロック・ループ
発明の分野
本発明は、一般に位相ロック・ループ(PLL:phaselocked loop)に関し、
さらに詳しくは、デジタルPLLに関する。
発明の背景
セルラ通信システムなどのシステムを設計する際には、種々の部品のタイミン
グを互いに同期させることが必要になることが多い。特に、時分割多重(TDM
:Time Division Multiplexing)または時分割多重接続(TDMA:Time Divi
sion Multiple Access)などの時間準拠プロトコルを用いる場合は、これが必要
になる。このタイミングを実現するために、それぞれのシステム・ノード、また
はセルラ通信システム内のそれぞれの基地サイトが同期する基準が存在するのが
普通である。
この同期は、グローバル・ポジショニング・システム(GPS)の利用など種
々の方法で行うことができる。しかし、このような設計に関わる費用のために、
より経済的
な手段が必要になることが多い。より経済的な手段の1つに、種々のスレーブ・
ノードに対してパルスを送信するマスタ・ノードからのマスタ・クロックを持つ
方法がある。これには、スレーブのタイミングを調整するためにマスタ・クロッ
ク信号を利用することのできるPLL設計が必要になる。
図面の簡単な説明
第1図は、本発明を具体化するデジタル位相ロック・ループのブロック図であ
る。
第2図および第3図は、第1図のデジタル位相ロック・ループの機能を表すタ
イミング図である。
好適な実施例の説明
第1図を参照すると、全体が10と付されたデジタル位相ロック・ループのブ
ロック図が示される。PLL10は、一般に発振器11などの発振手段と、位相
差および制御論理ブロック12とによって構成される。ブロック12は、第2図
のタイミング図に示され、発振器11から生成される送信TX信号の帰還を受信
するパルス検出器(PDET)13で構成される。第2PDET14の入力は、
マスタ・クロックから受信されるタイミング信号である。マスタ・
クロックまたは基準信号は、RXと示され、第2図に図示される。
PDE13,14によって生成される出力は、第2図のタイミング線P1,P
2によりそれぞれ図示される。信号P1は、フリップフロップなど、クリアまた
はリセットされるまで一定の出力を蓄え、提供するレジスタ手段15のセット入
力に入力される。P2信号は、フリップフロップ15のCLR(クリア)入力に
入力される。フリップフロップ15の出力は、カウンタ16などの計数手段のE
NA(イネーブル)入力に結合される。カウンタ16はまた、PDET13の出
力に結合されたCLR入力と、クロック信号を受信するために結合されたクロッ
ク入力も有する。カウンタ16の出力は、比較器17などの比較手段に結合され
たパラレル・バスである。比較器17においては、カウンタ16から受信された
入力数が、あらかじめ設定された数または数値範囲と比較される。その結果の比
較に基づいて、比較器17から2ビットの出力が提供される。1ビットは第1イ
ンバータ18に提供され、残りの1ビットは第2インバータ19に提供される。
インバータ18,19からの出力は、次にANDゲート20の2つの入力に送
られる。ANDゲート20の出力にはBと付され、第2レジスタ手段であるD型
フリップフロップ21のD2入力に送られる。インバータ18に送信された比較
器17の出力も、D型フリップフロップ21のD
1入力に提供される。D型フリップフロップ21は、PDET13の出力に結合
されたENA入力と、ブロック12のCLK入力に結合されたクロック入力をも
有する。
フリップフロップ21の出力Q1,Q2は、発振器11のデコーダ22などの
解読手段に結合される。デコーダ22は、カウンタ23のCLR入力に結合され
た制御出力を提供する。カウンタ23は、クロック入力とパラレル出力をも有す
る。パラレル出力は、デコーダ22の制御入力に結合され、BおよびA入力と共
に、発振器11のタイミングを調整するために用いられる。デコーダの第2出力
は、スレーブ・ノードのタイミングのために用いられ、ブロック12のPDET
13に対する帰還として提供される。
動作中は、第2図に示されるようにTX信号がPDET13に送られる。タイ
ミング図の点Xには、フリップフロップ15をセットし、カウンタ16をクリア
し、D型フリップフロップ21がBA出力をセーブすることを可能にするPDE
T13からのパルス出力が存在する。基準信号RX入力は、マスタ・ノード(図
示せず)からPDET14により受信される。RX信号と、結果としてPDET
14から得られるP2信号とが第2図に図示される。点Yで、P2信号はフリッ
プフロップ15をクリアし、それによりカウンタ16が停止する。カウンタ16
の出力は、比較器17に送られ、そこで、あらかじめ設定された数と比較される
。次に、比較器17の出力が論理的に合成されて、2
ビットの出力(BA)となる。可能な2ビットの出力と、それらが表すことを以
下の表Aに示す。
この過程を用いて、XとYとの間の時間差を測定する。
ここでの目的は、発振器11のタイミングを調整して、マスタ・ノードからの
RX入力のタイミングを一致させることである。第3図では、カウンタ23と比
較器17の動作を用いて、これがどのように実現されるかを図示する。カウンタ
23は、そのCLRが点Qに示されるように低になるとクリアされる。次にカウ
ンタ23は、再びリセットされるまで計数を開始する。図示される例では、正常
な計数が4として表され、5ms(ミリ秒)の期間を表す。しかし、実際には、
この計数は最大1000以上まで設定することができる。
B=0,A=1がD型フリップフロップ21内にラッチされると、TXおよび
RX信号間の差は、2.5msより大きくなる。この出力がフリップフロップ2
1を介してデコーダ22に提供されると、カウンタ23のCLR入力は
早期に提供されることになる。これを第3図に示すが、この場合、BAビット0
1は、第4計数値ではなく第3計数値上のCLRを示す。これにより、発振器1
1のタイミングは左に1クロックだけシフトする。
B=1,A=0のとき、TXおよびRX信号間の差は、2.5ms以下になる
(ただし0msではない)。この出力がフリップフロップ21を介してデコーダ
22に提供されると、カウンタ23に対するCLR入力は、遅延して提供される
。これを第3図に示すが、この場合、BAビット10が存在する。この場合は、
CLRは第5計数値上にあるので、TXパルスが長くなる。
最後にB=0,A=0のとき、TXおよびRX信号間の差は、0msまたは非
常に小さい。この場合は、修正作業は行われず、カウンタ23に対するCLRは
、第4パルス上に起こる。
本発明は特定の実施例に関して説明されたが、上記の説明に照らして、当業者
には多くの改変,修正および変形が可能であろう。従って、このような改変,修
正および変形は添付の請求項に含まれるものとする。
Claims (1)
- 【特許請求の範囲】 1.第1入力を格納する第1レジスタ手段であって、第1入力と、基準信号を 受信するために結合された第2入力と、出力と、クロック信号を受信するために 結合されたクロック入力とを有する第1レジスタ手段; 計数を行う第1計数手段であって、前記第1レジスタ手段の前記出力に結合さ れたイネーブル入力と、前記第1レジスタ手段の前記第1入力に結合されたクリ ア入力と、前記クロック信号を受信するために結合されたクロック入力と、出力 とを有する第1計数手段; 前記第1計数手段の出力を格納された信号と比較する比較手段であって、前記 第1計数手段の前記出力に結合された入力と出力とを有する比較手段;および 発振出力を提供する発振手段であって、前記比較手段の前記出力に結合された 入力と、前記クロック信号を受信するために結合されたクロック入力と、前記第 1レジスタ手段の前記第1入力に結合された出力とを有する発振手段; によって構成されることを特徴とするデジタル位相ロック・ループ。 2.第2入力を格納する第2レジスタ手段であって、前記比較手段の前記出力 に結合された入力と、前記発振手段の前記入力に結合された出力と、前記クロッ ク信号を受信するために結合されたクロック入力と、前記第1レジスタ 手段の前記第1入力に結合されたイネーブル入力とを有する第2レジスタ手段に よってさらに構成される請求項1記載のデジタル位相ロック・ループ。 3.第1パルスを検出する第1検出手段であって、前記発振手段の前記出力に 結合された入力と、前記第1レジスタ手段の前記第1入力および前記第1計数手 段の前記クリア入力に結合された出力と、前記クロック信号を受信するために結 合されたクロック入力とを有する第1検出手段;および 第2パルスを検出する第2検出手段であって、前記基準信号を受信するために 結合された入力と、前記クロック信号を受信するために結合されたクロック入力 とを有する第2検出手段; によってさらに構成される請求項1記載のデジタル位相ロック・ループ。 4.前記発振手段が: 被受信信号を解読する解読手段であって、前記比較手段の前記出力に結合され た入力と、前記第1レジスタ手段の前記第1入力に結合され、前記デジタル位相 ロック・ループの出力を提供する出力と、制御出力と、制御入力とを有する解読 手段;および 前記クロック信号を受信するクロック入力と、前記解読手段の前記制御出力に 結合されたクリア入力と、前記解読手段の前記制御入力に結合された出力とを有 する、計数を 行う第2計数手段; によって構成される請求項1記載のデジタル位相ロック・ループ。 5.第1パルスを検出する第1検出手段であって、入力と、出力と、クロック 信号を受信するために結合されたクロック入力とを有する第1検出手段; 第2パルスを検出する第2検出手段であって、基準信号を受信するために結合 された入力と、出力と、前記クロック信号を受信するために結合されたクロック 入力とを有する第2検出手段; 入力を格納する第1レジスタ手段であって、前記第1検出手段の前記出力に結 合された第1入力と、前記第2検出手段の前記出力に結合された第2入力と、出 力と、前記クロック信号を受信するために結合されたクロック入力とを有する第 1レジスタ手段; 計数を行う第1計数手段であって、前記第1レジスタ手段の前記出力に結合さ れたイネーブル入力と、前記第1検出手段の前記出力に結合されたクリア入力と 、クロック信号を受信するために結合されたクロック入力と、出力とを有する第 1計数手段; 前記第1計数手段の出力を被格納信号と比較する比較手段であって、前記第1 計数手段の前記出力に結合された入力と、出力とを有する比較手段; 前記比較手段の前記出力に結合された入力と、出力と、 前記クロック信号を受信するために結合されたクロック入力と、前記第1検出手 段の前記出力に結合されたイネーブル入力とを有する第2レジスタ手段;および 発振出力を提供する発振手段であって、前記第2レジスタ手段の前記出力に結 合された入力と、前記クロック信号を受信するために結合されたクロック入力と 、前記第1検出手段の前記入力に結合された出力とを有する発振手段; によって構成されることを特徴とするデジタル位相ロック・ループ。 6.前記発振手段が: 被受信信号を解読する解読手段であって、前記比較手段の前記出力に結合され た入力と、前記第1レジスタ手段の前記第1入力に結合され、前記デジタル位相 ロック・ループの出力を提供する出力と、制御出力と、制御入力とを有する解読 手段;および 前記クロック信号を受信するクロック入力と、前記解読手段の前記制御出力に 結合されたクリア入力と、前記解読手段の前記制御入力に結合された出力とを有 する、計数を行う計数手段; によって構成される請求項5記載のデジタル位相ロック・ループ。 7.入力と、出力と、クロック信号を受信するために結合されたクロック入力 とを有する第1パルス検出器; 基準信号を受信するために結合された入力と、出力と、 前記クロック信号を受信するために結合されたクロック入力とを有する第2パル ス検出器; 前記第1パルス検出器の前記出力に結合されたセット入力と、前記第2パルス 検出器の前記出力に結合されたクリア入力と、出力と、前記クロック信号を受信 するために結合されたクロック入力とを有する第1フリップフロップ; 前記第1フリップフロップの前記出力に結合されたイネーブル入力と、前記第 1パルス検出器の前記出力に結合されたクリア入力と、前記クロック信号を受信 するために結合されたクロック入力と、出力とを有する第1カウンタ; 前記第1カウンタの前記出力に結合された入力と、第1出力と、第2出力とを 有する比較器; 前記比較器の前記第1出力に結合された第1入力と、前記比較器の前記第2出 力に結合された第2入力と、出力と、前記クロック信号を受信するために結合さ れたクロック入力と、前記第1パルス検出器の前記出力に結合されたイネーブル 入力とを有する第2フリップフロップ;および 前記第2フリップフロップの前記出力に結合された入力と、前記クロック信号 を受信するために結合されたクロック入力と、前記第1パルス検出器の前記入力 に結合された出力とを有する発振器; によって構成されることを特徴とするデジタル位相ロック・ループ。 8.前記発振器が: 前記比較器の前記出力に結合された入力と、前記第1パルス検出器の前記入力 に結合され、前記デジタル位相ロック・ループの出力を提供する出力と、制御出 力と、制御入力とを有するデコーダ;および 前記クロック信号を受信するクロック入力と、前記デコーダの前記制御出力に 結合されたクリア入力と、前記デコーダの前記制御入力に結合された出力とを有 する第2カウンタ; によって構成される請求項7記載のデジタル位相ロック・ループ。 9.前記比較器の前記第1出力に結合された入力と、出力とを有する第1イン バータ; 前記比較器の前記第2出力に結合された入力と、出力とを有する第2インバー タ;および 前記第1インバータの前記出力に結合された第1入力と、前記第2インバータ の前記出力に結合された第2入力と、前記第2フリップフロップの前記第2入力 に結合された出力とを有する論理ゲート; によってさらに構成される請求項7記載のデジタル位相ロック・ループ。
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