CN1130000A - 数字锁相环路 - Google Patents

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Abstract

一个数字振荡器(11)借助于将其输出与一个主时钟一起加到第一寄存器(15)上进行比较，比较输出使计数器(16)启动，从而数字振荡器(11)同步于主时钟上。计数器(16)启动时开始计数，直至被清零。然后，计数输出与一个存储的信号作比较。根据与存储信号的匹配情况，数字振荡器(11)的输出定时或减慢、或加快、或保持不变。同时，数字振荡器(11)的输出反馈到数字锁相环路(10)的一个输入端上。

Description

数字锁相环路
本发明涉及锁相环路(PLL)，具体涉及数字锁相环路(DPLL)。
在设计诸如蜂窝通信***之类的***时，通常必需使各种装置与其它装置同步定时。尤其在采用时基协议时，诸如采时分多路复用(TDM)或时分多址联接(TDMA)时，尤其如此。为了实现这种定时，通常要有一个基准，每个***节点或蜂窝通信***中的基站都要与该基准同步。
这种同步可以利用各种技术诸如通过应用全球定位***(GPS)来实现。然而，因这样的设计费用昂贵，故通常需要较经济的手段。一种较经济的手段是从一个主节点提供一个主时钟，由它向各个从属节点传输出时钟脉冲。为此，现在需要一种PLL设计，它能利用该主时钟信号来调节从属节点的定时。
图1示出实施本发明的一个数字锁相环路的方框图；
图2和图3示出表明图1的数字锁相环路操作的定时图。
参看图1，该图示出总体上标为10的数字锁相环路(PLL)的方框图。通常，PLL10含有例如振荡器11的一个振荡装置和一个相位差比较和控制逻辑装置12。装置12含有一个脉冲检测器(PDET)13，PDET13接收到发射的TX信号的一个反馈，该TX信号是由振荡器11产生的，其波形示于图2的定时图中。第二个PDET14的输入是接收自一个主时钟的定时信号RX。在图2中，示明了标为RX的该主时钟信号或即基准信号。
由PDET13和PDET14产生的输出由定时线P1和P2表示，它们的波形图分别示出于图2。信号P1输入到触发器15之类一个寄存器装置的SET(置位)输入端，触发器15存储下并提供出一个恒定输出，直至在CLR(清零)端上输入清零脉冲或即复位脉冲时为止。P2信号输入到触发器15的CLR输入端。触发器15的输出连接到诸如计数器16之类一个计数装置的ENA(使能)输入端上。计数器16还有一个连接在PDET13输出端上的CLR(清零)输入端，和一个时钟输入端，用以接收时钟信号。计数器16的输出是一条并行总线(N)，它连接到诸如比较器17的一个比较装置上。在比较器17中，从计数器16接收到的一个输入数与一个预置数或是数目范围相比较。根据比较结果，从比较器17提供2个比特的输出。其中一个比特提供给第一反相器18，另一个比特提供给第二反相器19。
然后，反相器18和19的输出分别馈给与门20的两输入端。与门20的输出标为B，并提供到一个D触发器21也即第二寄存器装置的D2输入端上。馈送给反相器18的比较器17的输出(标为A)又提供到D触发器21的D1输入端。D触发器21中还有一个连接于PDET13输出端上的ENA输入端和一个连接于装置12的CLR输入端上的时钟输入端。
D触发器21的输出Q1和Q2连接到振荡器11中诸如译码器22之类的一个译码装置上。译码器22提供一个控制输出给计数器23的CLR输入端。计数器23还有一个时钟输入端和一个并行输出端。并行输出端连接到译码器22的一个控制输入端上，连同B和A输入一起用来调节振荡器11的定时。译码器22的第二输出TX用于从属节点的定时，并作为反馈信号提供给装置12的PDET13输入端。
在操作中，TX信号(示于图2中)加到PDET13上。在图2中定时图的点X处，从PDET13输出一个脉冲，它使触发器15置位，使计数器16清零，还使D触发器21启动，以保存BA输出。PDET14从一个主节点(未示出)接收到基准信号输入RX。图2示出了RX信号和PDET14给出的结果信号P2。在点Y处，P2信号使触发器15清零，从而停止计数器16操作。计数器16的输出提供给比较器17，在那里与一个预置数比较。然后，比较器17输出2个比特(BA)，它们按逻辑组合。表A给出了可能的2个比特输出的组合，并表明了它们的含义。
              表A
    BA    含义   移位
    01   ＞2.5ms   左移位
    10   ≤2.5ms   右移位
    00   ＝0ms   不移位
这个过程用于测量X与Y之间的时间差。
这里的目的是调节振荡器11的定时，使它与主节点来的RX输入的定时相匹配。图3中，计数器23和比较器17的操作用来示明这种定时匹配是怎样实现的。点图3中在Q处计数器23的CLR端成为低电平时，计数器23清零。然后，它开始计数，直至下一次再复位。在给出的例子中，正常计数为4，它代表5ms的持续期。然而，在实际应用中，计数值可以设定到1000或更大。
当B＝0、A＝1锁定D触发器21时，TX与RX信号之间的时间差大于2.5ms。这个输出通过D触发器21提供到译码器22时，对于计数器23的CLR输入将早已到达。这在图3中示出了，BA比特01表示CLR在第三计数上，而不在第四计数上。这使振荡器11的定时向左移位一个时钟。
当B＝1、A＝0时，TX与RX信号之间的时间差小于或等于2.5ms(但不是0ms)。这个输出通过D触发器21提供给译码器22时，对于计数器23的CLR输入将到达得迟些。图3示出了这种情况，这时BA比特为10。在此情况下，CLR出现在第5个计数上，因而延长了TX脉冲。
最后，当B＝0、A＝0时，TX与RX信号之间的时间差为0ms或者可以忽略。在这种情况下，不产生校正作用，对于计数器23的CLR输入发生在第4个脉冲上。
虽然，现已结合具体实施例说明了本发明，但明显，本领域的技术人员可参照上面的说明类似地作出许多更动、修改和变型。为此，所附的权利要求书包罗所有的这样的更动、修改和变型。

Claims (9)

1.一种数字锁相环路，其特征在于，含有：
第一寄存器装置，用以存储第一输入，所述第一寄存器装置具有：一个第一输入端，一个接收基准信号的第二输入端，一个输出端，以及接收时钟信号的一个时钟输入端；
第一计数装置，用以计数，所述第一计数装置具有：一个使能输入端，与所述第一寄存器装置的所述输出端相连接，一个清零输入端，与所述第一寄存器装置的所述第一输入端相连接，一个时钟输入端，接收所述时钟信号，以及一个输出端；
比较装置，用以将所述第一计数装置的输出与一个存储的信号相比较，所述比较装置具有：一个输入端，与所述第一计数装置的所述输出端相连接，以及一个输出端。
振荡装置，用以提供一个振荡输出，所述振荡装置具有：一个输入端，与所述比较装置的所述输出端相连，一个时钟输入端，接收所述时钟信号，以及一个输出端，与所述第一寄存器装置的所述第一输入端相连接。
2.权利要求1的数字锁相环路，其特征在于，还含有一个第二寄存器装置，用以存储第二输入，所述第二寄存器装置具有：一个输入端，与所述比较装置的所述输出端连接，一个输出端，与所述振荡装置的所述输入端连接，一个时钟输入端，接收所述时钟信号，以及一个使能输入端，与所述第一寄存器装置的所述第一输入端连接。
3.权利要求1的数字锁相环路，其特征在于，还含有：
第一检测装置，用以检测第一脉冲，所述第一检测装置具有：一个输入端，与所述振荡装置的所述输出端连接，一个输出端，与所述第一寄存器装置的所述第一输入端和所述第一计数装置的所述清零输入端连接，以及一个时钟输入端，接收所述时钟信号；
第二检测装置用以检测第二列脉冲，所述第二检测装置具有：一个输入端，接收所述基准信号，以及一个时钟输入端，接收所述时钟信号。
4.权利要求1的数字锁相环路，其特征在于，所述振荡装置含有：
译码装置，用以对接收的信号进行译码，所述译码装置具有：一个输入端，与所述比较装置的所述输出端连接，一个输出端，与所述第一寄存器装置的所述第一输入端连接，以提供出所述数字锁相环路的一个输出，一个控制输出端，以及一个控制输入端；
第二计数装置，用以计数，所述第二计数装置具有：一个时钟输入端，接收所述时钟信号，一个清零输入端，与所述译码装置的所述控制输出端连接，以及一个输出端，与所述译码装置的所述控制输入端连接。
5.权利要求1的数字锁相环路，其特征在于，含有：
第一检测装置，用以检测第一脉冲，所述第一检测装置具有：一个输入端，一个输出端，以及接收时钟信号的一个时钟输入端；
第二检测装置，用以检测第二脉冲，所述第二检测装置具有：一个输入端，接收基准信号，一个输出端，以及接收所述时钟信号的一个时钟输入端；
第一寄存器装置，用以存储一个输入，所述第一寄存器装置具有：一个第一输入端，与所述第一检测装置的所述输出端连接，一个第二输入端，与所述第二检测装置的所述输出端连接，一个输出端，以及一个时钟输入端，接收所述时钟信号；
第一计数装置，用以计数，所述第一计数装置具有：一个使能输入端，与所述第一寄存器装置的所述输出端连接，一个清零输入端，与所述第一检测装置的所述输出端连接，一个时钟输入端，接收时钟信号，以及一个输出端；
比较装置，用以将所述第一计数装置的输出与一个存储的信号进行比较，所述比较装置具有：一个输入端，与所述第一计数装置的所述输出端连接，以及一个输出端；
第二寄存器装置，具有：一个输入端，与所述比较装置的所述输出端连接，一个输出端，一个时钟输入端，接收所述时钟信号，以及一个使能输入端，与所述第一检测装置的所述输出连接；
振荡装置，用以提供出一个振荡输出，所述振荡装置具有：一个输入端，与所述第二寄存器装置的所述输出端连接，一个时钟输入端，接收所述时钟信号，以及一个输出端，与所述第一检测装置的所述输入端连接。
6.权利要求5的数字相环路，其特征在于，所述振荡装置含有：
译码装置，用以对接收的信号进行译码，所述译码装置具有：一个输入端，与所述比较装置的所述输出端连接，一个输出端，与所述第一寄存器装置的所述第一输入端连接，以提供出所述数字锁相环路的一个输出，一个控制输出输出，以及一个控制输入端；
第二计数装置，用以计数，所述第二计数装置具有：一个时钟输入端，接收所述时钟信号，一个复位输入端，与所述译码装置的所述控制输出端连接，以及一个输出端与所述译码装置的所述控制输入端连接。
7.一种数字锁相环路，其特征在于，含有：
一个第一脉冲检测器，具有：一个输入端，一个输出输出，以及接收时钟信号的一个时钟输入端；
一个第二脉冲检测器，具有：接收基准信号的一个输入端，一个输出端，以及接收所述时钟信号的一个时钟输入端；
一个第一触发电路，具有：一个置位输入端，与所述第一脉冲检测器的所述输出端连接，一个清零输入端，与所述第二脉冲检测器的所述输出端连接，一个输出端，以及接收所述时钟信号的一个时钟输入端；
一个第一计数器，具有：一个使能输入端，与所述第一触发电路的所述输出端连接，一个清零输入端，与所述第一脉冲检测器的所述输出端连接，一个时钟输入端，接收所述时钟信号，以及一个输出端；
一个比较器，具有：一个输入端，与所述第一计数器的所述输出端连接，一个第一输出端，以及一个第二输出端；
一个第二触发电路，具有：一个第一输入端，与所述比较器的所述第一输出端连接，一个第二输入端，与所述比较器的所述第二输出端连接，一个输出端，一个时钟输入端，接收所述时钟信号，以及一个使能输入端，与所述第一脉冲检测器的所述输出端连接；
一个振荡器，具有：一个输入端，与所述第二触发电路的所述输出端连接，一个时钟输入端，接收所述时钟信号，以及一个输出端，与所述第一脉冲检测器的所述输入端连接。
8.权利要求7的数字锁相环路，其特征在于，所述振荡器含有：
一个译码器，具有：一个输入端，与所述比较器的所述输出端连接，一个输出端，与所述第一脉冲检测器的所述输入端连接，以提供出所述数字锁相环路的一个输出，一个控制输出端，以及一个控制输入端；
一个第二计数器，具有：一个时钟输入端接，收所述时钟信号一个清零输入端，与所述译码器的所述控制输出端连接，以及一个输出端，与所述译码器的所述控制输入端连接。
9.权利要求7的数字锁相环路，其特征在于，还含有：
一个第一反相器，具有：一个输入端，与所述比较器的所述第一输出端连接，以及一个输出端；
一个第二反相器，具有：一个输入端，与所述比较器的所述第二输出端连接，以及一个输出端；
一个逻辑门电路，具有：一个第一输入端，与所述第一反相器的所述输出端连接，一个第二输入端，与所述第二反相器的所述输出端连接，以及一个输出端，与所述第二触发电路的所述第二输入端连接。
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