KR100213850B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR100213850B1
KR100213850B1 KR1019950032617A KR19950032617A KR100213850B1 KR 100213850 B1 KR100213850 B1 KR 100213850B1 KR 1019950032617 A KR1019950032617 A KR 1019950032617A KR 19950032617 A KR19950032617 A KR 19950032617A KR 100213850 B1 KR100213850 B1 KR 100213850B1
Authority
KR
South Korea
Prior art keywords
main word
word line
fuse
circuit
power supply
Prior art date
Application number
KR1019950032617A
Other languages
English (en)
Other versions
KR960012510A (ko
Inventor
타다히꼬 스기바야시
사또시 우쯔기
이사오 나리다께
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR960012510A publication Critical patent/KR960012510A/ko
Application granted granted Critical
Publication of KR100213850B1 publication Critical patent/KR100213850B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Static Random-Access Memory (AREA)

Abstract

반도체 메모리 장치는, 복수의 서브 워드 라인(SWL1,SWL2,...)과, 서브 워드 라인중 하나에 각각 접속된 복수의 서브 워드 디코더(SWD1,SWD2,...)와, 복수의 서브 워드 디코더에 각각 접속된 복수의 메인 워드 라인쌍(MWLT,MWLN)과, 메인 워드 라인쌍중 하나에 각각 접속된 복수의 메인 워드 디코더(MWD1')를 포함하며, 각각의 메인 워드 디코더는 선택 모드에서 서로 다른 메인 워드 라인쌍의 각 쌍에서 전압을 발생시키고 비-선택 모드에서 서로 같은 메인 워드 라인쌍의 각 쌍에서 전압을 발생시킨다.

Description

반도체 메모리 장치
제1도는 종래 기술인 DRAM 장치를 예시하는 회로도.
제2도는 다른 종래 기술인 DRAM 장치를 예시하는 블록 회로도.
제3도는 제2도의 장치 블록을 예시하는 상세한 블록 회로도.
제4도는 제3도의 워드 구동 프리디코더(predecoder)를 설명하는 회로도.
제5도는 제4도의 메인 워드 디코더 및 서브(sub) 워드 디코더의 상세한 회로도.
제6a 및 6b도는 제5도의 회로 동작을 도시하는 타이밍도.
제7도는 본 발명에 따른 DRAM 장치의 일실시예를 예시하는 블록 회로도.
제8도는 제7도의 메인 워드 디코더 및 서브 워드 디코더의 상세한 회로도.
제9a 및 9b도는 절단되지 않은 상태에서 퓨즈로 제8도의 회로 동작을 도시하는 타이밍도.
제10a 및 10b도는 절단되지 않은 상태에서 퓨즈로 제8도의 회로 동작을 도시하는 타이밍도.
제11도는 제8도의 회로에서 쇼트(short)회로 전류 흐름을 설명하는 회로도.
제12도는 메모리 내용을 도시하는 다이어그램.
제13도는 제8도의 회로 변형을 예시하는 회로도.
제14a 및 14b도는 제13도의 회로 동작을 도시하는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
3 : 데이터 버퍼 4 : AND 회로
503, 504 : NOR 회로 601, 602 : 트랜지스터
본 발명은 메인 워드 라인 및 서브 워드 라인을 갖는 2중(dual) 워드 라인 구성을 포함하는 동적 랜덤 엑세스 메모리 (DRAM)와 같은 반도체 메모리 장치에 관한 것이다.
리던던시(redundancy) 메모리 셀과 결합하는 종래 기술인 DRAM 장치에서, 결함 있는 메모리 셀이 발견되면, 결함 있는 메모리 셀을 표시하는 어드레스가 레이저 트리밍(laser trimming) 등에 의해 리던던시 디코더로 기록되고, 동시에, 결함있는 메모리 셀에 접속된 감지 증폭기내의 퓨즈는 절단된다. 그러므로, 감지 모드에서 결함 있는 메모리 셀에 접속된 감지 증폭기에서는 직류 경로가 생성되지 않음으로서 전력 소비를 감소시킨다(JP-A-헤이 3-225851을 참조). 그것은 나중에 상세하게 설명된다.
다른 한편으로, 메인 워드 라인 및 서브 워드 라인을 갖는 2중 워드 라인 구성은 DRAM 장치(A 30 ns 256 Mb DRAM with Multi-Divided Array Structure, Digest of IEEE International Solid-State Circuits Conference, PP. 50-51, 1993을 참조)에 사용되었다. 메인 워드 라인 및 서브 워드 라인이 각각 구동되기 때문에, 전력 소비는 감소될 수 있다. 또한, 메인 워드 라인 피치(pitch)가 정밀하지 않을 수 있고, 그것은 큰 크기 장치의 제조에 도움을 준다. 그것은 나중에 상세하게 설명된다.
상술된 2중 워드 라인형 DRAM 장치에서, 메인 워드 라인중 하나의 전압이 나머지의 전압과 항상 다르다. 그러므로, 2개의 메인 워드 라인이 쇼트 회로로 되면, 전류는 항시 흐르고, 그것은 전력 소비를 증가시킨다.
퓨즈가 2중 워드 라인 구성중 메인 워드 라인으로 강제적으로 도입되면, 퓨즈의 절단은 메인 워드 라인으로 하여금 고 임피던스 상태로 되도록 하여, 메인 워드 라인에 접속된 서브 워드 디코더 동작이 불안정된다.
본 발명의 목적은 반도체 메모리 장치의 2중 워드 라인 구성으로 전력 소비를 감소시키는 것이다.
본 발명에 따라, 반도체 메모리 장치는, 복수의 서브 워드 라인, 서브 워드 라인중 하나에 각각 접속된 복수의 서브 워드 디코더, 복수의 서브 워드 디코더에 각각 접속된 복수의 메인 워드 라인쌍, 및 메인 워드 라인쌍중 하나에 각각 접속된 복수의 메인 워드 디코더를 포함하며, 메인 워드 디코더 각각은 선택 모드에서 메인 워드 라인쌍의 각 쌍에서 서로 다른 전압을 발생시키고 비(non)-선택 모드에서 메인 워드 라인쌍의 각 쌍에서 서로 같은 전압을 발생시킨다. 그러므로, 비-선택 모드에서, 메인 워드 라인쌍이 쇼트 회로로 될 때 조차도, 전류는 흐르지 않는다.
본 발명은 종래 기술과 비교했고, 첨부 도면을 참고로 하기 설명으로부터 명백히 이해될 것이다.
양호한 실시예를 설명하기 전에, 종래 기술인 DRAM 장치는 제1 내지 5, 6a 및 6b도를 참고로 설명한다.
종래 기술인 DRAM 장치(JA-A-헤이 3-225851을 참고)를 설명하는 제1도에서, 메모리 셀(C1,C2,....Cn)은 워드 라인(WL) 및 비트 라인(BL1,,BL2,...,BLn및)간에 끼워지고 리던던시 메모리 셀(CR)은 워드 라인 및 리던던시 비트 라인(BLR및)간에 끼워진다. 비트 라인(BL1,,BL2,...,BLn및)은 감지 증폭기 (SA1,SA2,...,SAn) 각각에 접속되고, 리던던시 비트 라인인(BLR및)은 리던던시 감지 증폭기(SAR)에 접속된다. 감지 증폭기(SA1,SA2,...,SAn 및 SAR)는 감지 증폭기 구동 라인(SAP) 및 감지 증폭기 구동 라인(SAN)간에 접속되고, 퓨즈(F1,F2,...,Fn및 FR)가 거기로 끼워진다. 비감지 모드에서, 감지 증폭기 구동 라인(SAP 및 SAN)에서 전압은 고전압(Vcc) 및 저전압(GND)간에 중간 전압(Vcc/2)으로 된다. 다른 한편으로, 감지 모드에서, 감지 증폭기 구동 라인(SAP)에서 전압이 고전압(Vcc)으로 되고 감지 증폭기 구동 라인(SAN)에서 전압이 GND로 된다.
결함 있는 메모리 셀, 쇼트 회로로 된 비트 라인들 또는 쇼트 회로로 된 감지 증폭기가 발견되면, 결함 있는 메모리 셀, 쇼트 회로로 된 비트 라인 또는 쇼트 회로로 된 감지 증폭기를 표시하는 어드레스(이하에서, 결함 있는 어드레스로 언급됨)는 리던던시 디코더(도시 안된)로 기록된다. 동시에, 결함 있는 어드레스에 대응하는 퓨즈(F1)는 절단된다. 결과적으로, 결함 있는 어드레스가 액세스될 때, 리던던시 비트 라인인(BLR및)은 비트 라인(BL1및) 대신에 선택된다. 상기 경우에, DC 경로가 비트 라인(BL1및)간에 또는 감지 증폭기(SA1)내에 형성된다 할지라도, DC 전류는 전달된 퓨즈 (F1) 때문에 흐르지 않는다. 그러므로, 전력소비가 감소된다.
다른 종래 기술인 DRAM 장치를 예시하는 제2도에서, 2중 워드 라인 구성이 사용된다(Tadahiko Sugibayashi et al.. A 30ns 256 Mb DRAM with Multi-Divided Array Structure, Digest of IEEE International Solid-State Circuit Conference, PP. 50-51, 1993을 참고). 제2도의 장치에 있어서, 네 개의 블록(B1,B2,B3및 B4)이 제공된다. 또한, 어드레스 신호 (AD)를 수신하기 위해 제공된 어드레스 버퍼(1)는 블록 선택 어드레스 신호(ADRB), 메인 워드 라인 선택 어드레스 신호(ADRM), 서브 워드 라인 선택 어드레스 신호(ADRS), 및 칼럼 선택 어드레스 신호(ADRY)를 발생한다. 상기 경우에는 2비트인 블록 선택 어드레스 신호(ADRB)가 블록 선택 신호(BLS1,BLS2,BLS3및 BLS4)를 발생하는 블록 디코더(2)에 공급된다.
또한, 메인 워드 라인 선택 신호 (ADRM)는 각각의 블록의 메인 워드 라인 디코더들에 공급되고, 서브 워드 라인 선택 신호(ADRS)는 각 블록의 프리디코더에 공급된다. 또한, 칼럼 선택 어드레스 신호(ADRY)는 블록(B1내지 B4)에 공급된다.
또한, 제2도에서, 도면 번호(3)는 블록(B1내지 B4) 및 데이터 단자(DT)사이의 데이터 버퍼를 나타낸다.
B1과 같은 블록중 하나의 상세한 블록 회로도인 제3도에서, 블록(B1)의 메모리 셀 어레이는 12개의 서브 블록 (SB1내지 SB12)으로 분할되고 그 각각은 서브 워드 디코더 (SWD)로 둘러싸인다. 일련의 메인 워드 디코더(MWD)가 블록 (SB1내지 SB12) 중심에서 제공된다. 또한, 워드 구동 프리디코더(PRD)가 각 일련의 서브 워드 디코더(SWD)에 대해 제공된다. 또한, 도면 번호(SA)는 감지 증폭기를 가리킨다.
제3도의 워드 구동 프리디코더(PRD)의 상세한 회로도인 제4도에서, 워드 구동 프리디코더(PRD)는 서브 워드 선택 신호(ADRS)의 2비트를 각각 수신하기 위한 네 개의 NAND 회로(401 내지 404)와, 전압(Vcc)보다 높은 고전압(VBOOT)에 의해 전력 공급된 네 개의 인버터(405 내지 408)를 포함한다. 결과적으로, 워드 구동 프리디코더(PRD)는 서브 제어 신호(RA1내지 RA4)중 하나가 2개의 비트(ADRS1및 ADRS2)에 따라 VBOOT가 되도록 한다.
하나의 메인 워드 디코더(MWD1) 및 네 개의 서브 워드 디코더(SWD1내지 SWD4)의 상세한 회로도인 제5도에서, 메인 워드 디코더(MWD1)는 각각의 서브 워드 라인(SWL1내지 SWL4)에 접속되는 서브 워드 디코더(SWD1내지 SWD4)에 메인 워드 라인(MWLT 및 MWLN)에 의해 접속된다. 나머지의 서브 워드 라인(SWL1' 내지 SWL4')은 나머지의 서브 워드 디코더 (도시 안된)에 접속된다. 또한, 메모리 셀(C11,C12,C13및 C14)은 비트 라인()과 서브 워드 라인(SWL1내지 SWL4)간의 교차점에서 제공되고, 메모리 셀(C11',C12',C13'및 C14')은 비트 라인(BL)과 서브 워드 라인(SWL1' 내지 SWL4')간의 교차점에서 제공된다. 비트 라인(BL 내지)은 감지 증폭기(SA1)에 접속되어 겹쳐진 비트 라인 구성을 형성한다.
메인 워드 디코더(MWD1)는 메인 워드 라인 선택 어드레스 신호(ADRM)를 수신하는 NAND 회로(501)와, 블록 선택 신호(BSL1)를 수신하는 인버터(502)와, NOR 회로(503)와, 인버터(504 내지 506)에 의해 형성된다. 상기 경우에, 인버터 (502, 504 및 506)는 전압(Vcc)에 의해 전력 공급되는 반면에, 인버터(505)는 전압(VBOOT)에 의해 전력 공급된다. 결과적으로, 메인 워드 선택 어드레스 신호(ADRM) 및 블록 선택 신호(BSL1)가 둘 다 활성화 될 때, NOR 회로(503) 출력이 높아지고(=Vcc), 결과적으로, 메인 워드 라인(MWLT)에서 전압이 VBOOT이고 메인 워드 라인(MWLN)에서 전압이 GND이다. 반대로, 메인 워드 선택 어드레스 신호(ADRM) 및 블록 선택 신호(BSL1)중 적어도 하나가 비활성화될 때, NOR 회로(503) 출력은 낮게 되고, 결과적으로 메인 워드 라인(MWLT)에서 전압이 GND이고 메인 워드 라인(MWLN)에서 전압이 Vcc이다.
서브 워드 디코더(SWD1내지 SWD4) 각각은 RA1과 같은 서브 제어 신호에 의해 작동되는 2개의 N-채널 MOS 트랜지스터(601 및 602)로 형성된다. 트랜지스터(601)와 트랜지스터(602) 사이의 접속 노드는 SWL1과 같은 서브 워드 라인에 접속된다.
또한, 서브 워드 디코더(SWD1내지 SWD4) 각각은 메인 워드 라인(MWLT) 및 트랜지스터(601)의 게이트 사이에 접속된 N-채널 MOS 트랜지스터(603)를 포함한다. 트랜지스터(603)는, 서브 워드 라인(SWL1등)에서 전압이 VBOOT보다 높게 될 때, 인버터(505)의 고전력 전압측상의 트랜지스터가 턴온 되는 것을 방지한다. 결과적으로, 메인 워드 라인(MWLT 및 MWLN)에서 전압이 VBOOT 및 GND이고, 또한 서브 제어 신호(RA1) 전압이 VBOOT일 때, 서브 워드 라인(SWL1)에서 전압은 VBOOT가 된다. 예를 들어, 서브 워드 라인(SWL1)이 선택된다. 역으로, 메인 워드 라인 (MWLT 및 MWLN)에서 전압이 GND 및 Vcc이고, 또한, 서브 제어 신호(RA1) 전압이 VBOOT일 때, 서브 워드 라인(SWL1)에서 전압이 GND이고, 즉, 서브 워드 라인(SWL1)이 선택되지 않는다.
즉, 제6a도 및 6b도에 도시되어 있는 것처럼, 메인 워드 라인 선택 신호(ADRM) 및 블록 선택 신호(BSL1) 모두가 비활성화되는 비-선택 모드에서, 메인 워드 라인(MWLT)에서 전압은 GND이고 메인 워드 라인(MWLM)에서의 전압은 Vcc이다. 또한, 제6a도에 도시했듯이, 메인 워드 라인 선택 신호(ADRM)가 비활성화되고 블록 선택 신호(BSL1)가 활성화되는 블록 선택 모드에서, 메인 워드 라인(BSL1)이 활성화되고, 메인 워드 라인(MWLT)에서 전압이 GND이고 메인 워드 라인(MWLM)에서 전압이 Vcc이다. 또한, 제6b도에 도시했듯이, 메인 워드 라인 선택 신호 (ADRM) 및 블록 선택 신호(BSL1) 모두가 활성화되는 선택된 모드에서, 메인 워드 라인(MWLT)에서 전압이 VBOOT이고 메인 워드 라인(MWLM)에서 전압이 GND이다.
어떤 모드에서, 메인 워드 라인(MWLT)에서 전압이 메인 워드 라인(MWLN)에서의 전압과 항시 다르다. 그러므로, 메인 워드 라인(MWLT 및 MWLN)이 쇼트-회로로 되면, 전류는 항시 거기에 흐른다. 또한, 서브 워드 라인(SWL1내지 SWL4) 및 비트 라인(BL 및)이 쇼트 회로로 되면, 전류는 거기에 또한 흐른다.
제1도의 DRAM 장치의 퓨즈 시스템이 제5도의 메인 워드 라인(MWLT 및 MWLN)에 인가되고, 절단된 퓨즈는 메인 워드 라인(MWLT 및 MWLN)을 고 임피던스 상태로 되게 하여 서브 워드 디코더(SWD1내지 SWD4)를 불안정하게 한다. 그러므로, 제1도의 퓨즈 시스템은 제5도의 메인 워드 라인(MWDT 및 MWDN)에 인가하는 것이 불가능하다.
본 발명의 일실시예를 예시하는 제7도에서, 블록(B1내지 B4)의 메인 워드 디코더가 변경되고, 그것은 나중에 상세하게 설명된다. 또한, 메인 워드 디코더로부터 롤(roll) 호출 신호(RCX1,...)를 수신하는 AND 회로(4)는 가산되고 데이터 버퍼(3)에 접속된다. 또한, 스위치 회로(5)는 시험 단자 (TE1)에서의 전압에 따라 고전압(VBOOT)을 스위치 하기 위해 제공된다. 또한, 데이터 버퍼(3) 상태는 시험 단자(TE2)에서 전압에 의해 스위치된다.
제7도의 메인 워드 디코더(MWD1')의 상세한 회로인 제8도에서, 퓨즈 회로(511), 퓨즈 상태 모니터링(monitoring) 회로(512), AND 회로(513)는 제5도의 메인 워드 디코더(MWD1) 소자에 가산된다. 또한, NOR 회로(514)는 제5도의 인버터(506) 대신에 제공된다.
퓨즈 회로(511)는 전압(Vcc) 및 GND간에 직렬로 접속된 퓨즈(5111) 및 N-채널 MOS 트랜지스터(5112)에 의해 형성된다. 퓨즈 회로(511)는 트랜지스터(5112)의 드레인 및 게이트간에 접속된 인버터(5113)를 또한 포함하여 트랜지스터(5112)를 클램프(clamp)시킨다.
또한, 퓨즈 상태 모니터링 회로(512)는 직렬로 접속된 N-채널 MOS 트랜지스터(5121 및 5122)에 의해 형성된다. 트랜지스터(5121)는 퓨즈 회로(511)의 출력 전압에 의해 제어되고, 트랜지스터(5122)는 NOR 회로(503)의 출력 전압에 의해 제어된다.
제8도의 회로 동작은 제9a, 9b, 10a 및 10b도를 참고로 설명된다.
퓨즈(511)가 절단되지 않은 경우, 퓨즈 회로(5111)의 출력 전압이 낮게 되어(=GND), AND 회로(513)는 디스에이블(disable)된다. NOR 회로(514)는 제5도의 인버터(602)로서 역할을 한다. 그러므로, 제9a 및 9b도에 도시한 것 처럼, 제8도의 회로는 제6a 및 6b도에 도시되었듯이 제5도의 회로와 같은 방법으로 동작한다. 상기 경우에, 트랜지스터(5121)가 턴 오프 되기 때문에, 롤(roll) 호출 신호(RCX1)는 풀 업(pull up) 저항기(R)에 의해 Vcc에서 유지된다.
메인 워드 라인(MWLT 및 MWLN)이 쇼트-회로로 되면, 퓨즈(511)는 레이저 트리밍 등에 의해 절단된다. 쇼트-회로로 된 상태의 검출이 나중에 설명될 것이다.
퓨즈가 절단된 상태에서의 비-선택 모드는 제10a 및 10b도를 참고로 설명된다. 상기 경우에, 메인 워드 선택 어드레스 신호(ADRM) 및 블록 선택 신호(BSL1) 모두가 비활성화되면, 결과적으로, NOR 회로(503)의 출력 전압이 낮게 되고(=GND) 인버터(505)의 출력 전압이 낮게 된다(=GND). 다른 한편으로, 퓨즈 회로(511)의 출력 전압이 높게 되면(=Vcc), 인버터(502)의 출력 전압이 높게 되고(=Vcc), 결과적으로 AND 회로(513)의 출력 전압이 높게 된다(=Vcc). 그러므로, NOR 회로(503)의 출력 전압이 낮게(=GND) 되는 경우에도 NOR 회로(514)의 출력 전압이 낮게 된다(=GND). 그러므로, 메인 워드 라인(MWLT 및 MWLN)이 둘 다 낮게(=GND) 되어, 쇼트회로로 된 전류가 거기에 흐르지 않는다. 또한, 서브 워드 디코더(SWL1내지 SWL4)의 트랜지스터(601 및 602) 모두가 OFF 상태로 되어, 서브 워드 라인(SWD1내지 SWD4) 및 비트 라인(BL 및) 간의 쇼트 회로로 된 전류는 거기에 결코 흐르지 않는다.
또한, 퓨즈 상태 모니터링 회로(512)에서, 트랜지스터(5122)는 NOR 회로(503)의 저 출력 전압에 의해 턴 오프된다. 결과적으로, 롤 호출 신호(RCX1)는 Vcc로 된다.
퓨즈가 절단된 상태에서 블록 선택 모드는 제10a도를 참고로 설명된다. 상기 경우에, 메인 워드 선택 어드레스 신호(ADRM)가 비활성화되고 블록 선택 신호(BLS1)가 활성화되고, 결과적으로, NOR 회로(503)의 출력 전압이 낮게(=GND) 되고 인버터(505)의 출력 전압이 낮게(=GND)된다. 다른 한편으로, 퓨즈 회로(511)의 출력 전압이 높게(=Vcc) 되고 인버터(502)의 출력 전압이 낮게(=GND) 되고, 결과적으로, AND 회로(513)의 출력 전압이 낮게(=GND) 된다. 그러므로, NOR 회로(503)의 출력 전압이 낮게(=GND)되기 때문에, NOR 회로(514)의 출력 전압은 높게(=Vcc) 된다. 그러므로, 서브 워드 라인(SWL1내지 SWL4)에서 전압은 GND로 감소된다. 서브 워드 라인(SWL1내지 SWL4)이 고 임피던스 상태에 있다면, 비트 라인(BL 및) 및 서브 워드 라인(SWL1내지 SWL4)간의 기생 캐패시턴스는 잡음을 야기한다. 이러한 잡음은 서브 워드 라인(SWL1내지 SWL4)을 접지시킴으로써 회피될 수 있다.
또한, 퓨즈 상태 모니터링 회로(512)에서, 트랜지스터(5122)는 NOR 회로(503)의 저출력 전압에 의해 턴 오프 된다. 결과적으로, 롤 호출 신호(RCX1)는 Vcc로 된다.
퓨즈가 절단된 상태에서 선택 모드는 제10b도를 참고로 설명될 것이다. 상기 경우에, 메인 워드 선택 어드레스 신호(ADRM) 및 블록 선택 신호(BSL1) 모두가 활성화되고, 결과적으로, NOR 회로(503)의 출력 전압이 높게(=Vcc) 되고 인버터(505)의 출력 전압이 높게(=VBOOT) 된다. 다른 한편으로, 퓨즈 회로(511)의 출력 전압이 낮게(=GND) 되고 인버터(502)의 출력 전압이 낮게(=GND)되고, 결과적으로, AND 회로(513)의 출력 전압이 낮게(=GND) 된다. 그러므로, NOR 회로(503)의 출력 전압이 높게(=Vcc) 되기 때문에, NOR 회로(514)의 출력 전압은 낮게(=GND) 된다. 그러므로, 메인 워드 라인(MWLT 및 MWLN)이 각각 높게(=VBOOT)되고 낮게(=GND) 된다. 그후, 서브 워드 제어 신호(RA1) 전압이 GND로부터 VBOOT까지로 변화되는 경우, 서브 워드 라인(SWL1) 전압이 GND로부터 VBOOT까지로 변화된다.
또한, 퓨즈 상태 모니터링 회로(512)에서, 트랜지스터(5121 및 5122)는 퓨즈 회로(511)의 저출력 전압 및 NOR 회로(503)의 저 출력 전압에 의해 턴 오프된다. 결과적으로, 롤 호출 신호(RCX1)가 Vcc로부터 GND까지로 변화된다. 또한, 롤 호출 신호(RCX1)가 Vcc로부터 GND까지로 변화될 때, 제7도의 AND 회로(4)의 출력 전압이 Vcc로부터 GND로 또한 변화된다. 시험 단자(TE2)에서 전압이 높게 될 때, AND 회로(4)의 출력 전압이 데이터 버퍼(3)중 하나의 비트를 통해 통과할 수 있다.
메인 워드 라인(MWLT 및 MWLN)의 쇼트 회로로 된 상태를 발견하기 위해, 롤 호출 시험은 어드레스 신호(AD : 제2도를 보면)를 스캐닝함으로써 수행된다. 메인 워드 라인(MWLT 및 MWLN)이 제11도에 예시했듯이 쇼트 회로로 되면, 쇼트 회로로된 전류(Isc)는 단자(VBOOT)로부터 인버터(505)의 P-채널 MOS 트랜지스터, 메인 워드 라인(MWLT 및 MWLN) 및 NOR 회로(514)의 N-채널 MOS 트랜지스터를 경유해 접지단지(GND)에 흐른다. 그러므로, 쇼트 회로로 된 전류(Isc)를 발견하기 위해, 스위치 회로(5)는 시험 단자(TE1)에서 전압에 의해 턴 온 된다. 상기 경우에, 전류 측정이 단자(SD)에 접속된다. 롤 호출 시험이 완료된 후, 검출되고 쇼트 회로로 된 메인 워드 라인에 대응하는 결함 있는 어드레스는 제12도에 예시했듯이 외부 메모리로 기록된다. 예를 들어, 1Gbit 메모리 장치가 4192개의 메인 워드 라인쌍, 32768개의 서브 워드 라인, 32768개의 비트라인쌍에 의해 구성되면, 모든 롤 시험 시간은
200ns × 32768/8 ≒ 0.8ms
인데 200ns는 하나의 기록/판독 사이클이다. 그러므로, 전력이 온 될 때마다 롤 시험이 수행될지라도, 롤 시험 기간이 무시될 수 있다.
본 발명에 따른 반도체 메모리 장치에서, 리던던시 메모리 셀이 제공되지 않는다. 그러므로, 반도체 메모리 장치에 대한 액세스는 제12도에 예시했듯이 상기 언급된 외부 메모리로 언급한 후 수행된다.
제8도의 회로 변형된 제13도에서, 블록 선택 신호 (BSL1)가 제공되지 않는다. 즉, 제2도에 예시했듯이 B1과 같은 하나의 블록만이 제공된다고 가정하자. 상기 경우에, 제8도의 인버터(502)는 제공되지 않고, 제5도의 NOR 회로(503)는 인버터(503')으로 변형된다. 또한, 제5도의 AND 회로 (513)는 제공되지 않고, 그러므로, 퓨즈 회로(511) 출력이 NOR 회로(514)에 직접적으로 접속된다.
퓨즈(511)가 절단되지 않은 제13도의 회로 동작이 제9b도와 같은 제14a도에 도시되고, 퓨즈(5111)가 절단되는 제13도의 회로 동작이 제10b도와 같은 제14b도에 도시된다.
상술한 실시예에서는, 메인 워드 라인이 쇼트 회로로 되지 않을지라도, 결함 있는 메모리 셀이 발견되면, 상기 결함 있는 메모리 셀에 대응하는 퓨즈를 절단하는 것이 가능하다. 또한, 메인 워드 라인의 쇼트 회로로 된 상태를 검출할 때, 어드레스 버퍼(1) 및 디코더(2)를 제외한 회로는 디스에이블될 수 있어, 쇼트 회로로 된 전류가 증가되고 쉽게 검출될 수 있다.
상기 설명한 바와 같이, 본 발명은 쇼트 회로로 된 전류가 비-선택 모드에서 쇼트 회로로 된 메인 워드 라인을 통해 흐르지 않기 때문에, 전력 소비가 감소될 수 있다.

Claims (18)

  1. 반도체 메모리 장치에 있어서, 복수의 서브 워드 라인(SWL1, SWL2...); 상기 서브 워드 라인중 하나에 각각 접속된 복수의 서브 워드 디코더(SWD1,SWD2,...); 복수의 서브 워드 디코더에 각각 접속된 복수의 메인 워드 라인쌍(MWLT,MWLN); 및 메인 워드 라인쌍중 하나에 각각 접속된 복수의 메인 워드 디코더(MWD1')를 포함하고, 복수의 메인 워드 디코더는 퓨즈를 포함하는 퓨즈 회로를 각각 구비하고, 상기 메인 워드 디코더 각각은 상기 메인 워드 라인쌍중 하나의 메인 워드 라인쌍에 접속되고, 상기 메인 워드 라인 각각은 선택 모드에서 각각의 상기 메인 워드 라인쌍들 사이에 서로 다른 전압을 세팅하고, 비-선택 모드에서 상기 퓨즈가 절단될 때만 상기 메인 워드 라인쌍의 각 라인쌍들 사이에 서로 같은 전압을 세팅하는 수단을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메인 워드 디코더 각각은, 상기 퓨즈 회로에 접속되어 상기 퓨즈 상태를 모니터링하고 상기 상태를 나타내는 출력을 생성하는 모니터링 회로를 구비하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 모니터링 회로는, 상기 메인 워드 디코더 중 각각의 하나가 선택 모드에 있을 때에만 활성화되기 위한 수단을 갖는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 메인 워드 디코더 각각의 상기 모니터링 회로 출력에 접속되어, 상기 메인 워드 디코더중 하나의 상기 퓨즈의 상태를 나타내는 논리 신호를 발생하는 논리 회로(4)를 더 구비하는 반도체 메모리 장치.
  5. 반도체 메모리 장치에 있어서, 제1전원 전압(VBOOT)이 인가되는 제1전원 단자: 상기 제1전원 전압보다 낮은 제2전원 전압(Vcc)이 인가되는 제2전원 단자; 상기 제2전원 전압보다 낮은 제3전원 전압(GND)이 인가되는 제3전원 단자; 복수의 프리디코딩(predecoding) 라인(RA1,RA2...); 상기 프리디코딩 라인에 접속되어 하나의 프리디코딩 라인을 선택하고, 거기에 상기 제1전원 전압을 인가하는 프리디코딩 수단(PRD); 복수의 서브 워드 라인(SWL1,SWL2...); 상기 프리디코딩 라인중 하나에 접속된 드레인, 상기 서브 워드 라인중 하나에 접속된 소스, 및 게이트를 갖는 제1 N-채널 MOS 트랜지스터(601), 상기 제1 N-채널 MOS 트랜지스터의 소스에 접속된 드레인, 및 상기 제3전원 단자에 접속된 소스를 갖는 제2 N-채널 MOS 트랜지스터(602)를 각각 포함하는 복수의 서브 워드 디코더(SWD1,SWD2...); 복수의 상기 서브 워드 디코더의 상기 제1 및 2 N-채널 MOS 트랜지스터 게이트에 각각 접속되는 복수의 제1 및 2메인 워드 라인(MWLT,MWLN)쌍; 및 상기 메인 워드 라인쌍들중 하나에 각각 접속된 복수의 메인 워드 디코더(MWD1')를 구비하고, 각각의 상기 메인 워드 디코더는, 어드레스 신호(ADRM)를 수신하여 선택 신호를 발생하는 제1논리 회로(501,503'); 상기 제1논리 회로와 상기 제1메인 워드 라인 사이에 접속되어, 상기 선택 신호가 활성화되는 경우에 상기 제1메인 워드 라인에 상기 제1전원 전압을 공급하고, 상기 선택 신호가 비활성화되는 경우에 상기 제1메인 워드 라인에 상기 제3전원 전압을 인가하는 제2논리 회로(504,505); 상기 제1논리 회로와 상기 제2메인 워드 라인간에 접속되어, 상기 선택 신호가 활성화되는 경우에 상기 제1메인 워드 라인에 상기 제3전원 전압을 인가하고, 상기 선택 신호가 비활성화되는 경우에 상기 제1메인 워드 라인에 상기 제2전원 전압을 인가하는 제3논리 회로(514); 및 상기 제3논리 회로에 접속되어, 상기 퓨즈 회로의 퓨즈가 절단되는 경우에 상기 제2메인 워드 라인에 상기 제3전원 전압을 인가하기 위해 상기 제3논리 회로를 디스에이블(disabling)하는 퓨즈 회로(511)를 포함하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 메인 워드 디코더 각각은, 퓨즈 절단 표시 신호(RCX1)를 발생하는 드레인, 상기 퓨즈 회로에 접속된 게이트, 및 소스를 갖는 제3 N-채널 MOS 트랜지스터(5121); 및 상기 제3 N-채널 MOS 트랜지스터의 소스에 접속된 드레인, 상기 제3논리 회로에 접속된 게이트, 및 상기 제3전원 단자에 접속된 소스를 갖는 제4 N-채널 MOS 트랜지스터(5122)를 포함하는 모니터링 회로(512)를 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 메인 워드 디코더 각각의 상기 제3 N-채널 MOS 트랜지스터의 드레인에 접속되어, 상기 메인 워드 디코더들중 하나의 상기 퓨즈의 상태를 나타내는 논리 신호를 발생하는 제4논리 회로(4)를 더 포함하는 반도체 메모리 장치.
  8. 반도체 메모리 장치에 있어서, 제1전원 전압(VBOOT)이 인가되는 제1전원 단자: 상기 제1전원 전압보다 낮은 제2전력 전압(Vcc)이 인가되는 제2전원 단자; 상기 제2전원 전압보다 낮은 제3전력 전압(GND)이 인가되는 제3전원 단자; 복수의 프리디코딩(predecoding) 라인(RA1,RA2...); 상기 프리디코딩 라인에 접속되어, 상기 프리디코딩 라인중 하나를 선택하고, 거기에 상기 제1전원 전압을 인가하는 프리디코딩 수단(PRD); 복수의 서브 워드 라인(SWL1,SWL2...): 상기 프리디코딩 라인중 하나에 접속된 드레인, 상기 서브 워드 라인중 하나에 접속된 소스, 및 게이트를 갖는 제1 N-채널 MOS 트랜지스터(601), 및 상기 제1 N-채널 MOS 트랜지스터의 소스에 접속된 드레인, 상기 제3전원 단자에 접속된 소스를 갖는 제2 N-채널 MOS 트랜지스터(602)를 각각 포함하는 복수의 서브 워드 디코더(SWD1,SWD2...); 복수의 상기 서브 워드 디코더의 제1 및 2 N-채널 MOS 트랜지스터 게이트에 각각 접속되는 복수의 제1 및 2메인 워드 라인(MWLT,MWLN)쌍; 및 상기 메인 워드 라인쌍들중 하나에 각각 접속된 복수의 메인 워드 디코더(MWD1,MWD2)를 구비하고, 상기 메인 워드 디코더 각각은, 어드레스 신호(ADRM)를 수신하여 제1선택 신호를 발생하는 제1논리 회로(501); 블록 선택 신호(BLS1)를 수신하여 제2선택 신호를 발생하는 제2논리 회로(502); 상기 제1 및 2논리 회로에 접속되어, 상기 제1 및 2선택 신호 모두가 활성화되는 경우에 제3선택 신호를 발생하는 제3논리 회로(503); 상기 제3논리 회로 및 상기 제1메인 워드 라인 사이에 접속되어, 상기 제3선택 신호가 활성화되는 경우에 상기 제1메인 워드 라인에 상기 제1전원 전압을 공급하고, 상기 제3선택 신호가 비활성화되는 경우에 상기 제1메인 워드 라인에 상기 제3전원 전압을 공급하는 제4 논리 회로(504, 505); 상기 제3논리 회로와 상기 제2메인 워드 라인 사이에 접속되어, 상기 제3선택 신호가 활성화되는 경우에 상기 제1메인 워드 라인에 제3전원 전압을 공급하고 상기 제3선택 신호가 비활성화 되는 경우에 상기 제1메인 워드 라인에 상기 제2전원 전압을 공급하는 제5논리 회로(514); 퓨즈를 갖는 퓨즈 회로(511); 및 상기 퓨즈 회로, 상기 제2논리 회로 및 상기 제5논리 회로에 접속되어, 상기 퓨즈 회로의 퓨즈가 절단되고 상기 제2선택 신호가 활성화되는 경우에 상기 제2메인 워드 라인에 상기 제3전원 전압을 인가하기 위해 상기 제5논리 회로를 디스에이블(disabling)하는 제6논리 회로(513)를 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 메인 워드 디코더 각각은, 퓨즈 절단 표시 신호(RCX1)를 발생하는 드레인, 상기 퓨즈 회로에 접속된 게이트, 및 소스를 갖는 제3 N-채널 MOS 트랜지스터(5121); 및 상기 제3 N-채널 MOS 트랜지스터의 소스에 접속된 드레인, 상기 제3논리 회로에 접속된 게이트, 및 상기 제3전원 단자에 접속된 소스를 갖는 제4 N-채널 MOS 트랜지스터(5122)를 포함하는 모니터링 회로(512)를 구비하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 메인 워드 디코더의 각각의 상기 제3 N-채널 MOS 트랜지스터의 드레인에 접속되어, 상기 메인 워드 디코더중 하나의 상기 퓨즈의 상태를 나타내는 논리 신호를 발생하는 제6논리 회로(4)를 더 포함하는 반도체 메모리 장치.
  11. 메인 워드 라인(MWLT,MWLN)과 서브 워드 라인(SWL1,SWL1,...)으로 이루어지는 2중 워드 라인 구성을 갖추고, 상기 메인 워드 라인이 상보형 메인 워드 라인쌍으로 이루어지는 반도체 기억 장치에 있어서, 상기 메인 워드 라인을 디코드하는 디코더(MWD1')가 비-선택 모드에서 상기 메인 워드 라인쌍을 동일한 전압으로 하는 회로 수단을 구비하고, 블록 선택 신호(BSL1)를 입력으로 하고, 상기 블록 선택 신호가 활성화되면, 비-선택 모드에서 동일한 전압으로 되어 있던 상기 메인 워드 라인쌍을 다른 전위로 변경하고, 상기 회로 수단이 상기 메인 워드 라인을 디코드하는 디코더내에 설치된 퓨즈(511)를 포함하고, 상기 메인 워드 라인을 입력으로 하고, 서브 워드 라인을 디코드 출력하는 서브 워드 디코더(SWD1,SWD2)가 N-채널 MOS 트랜지스터(601,602)로 구성되고, 상기 회로 수단이 활성화 상태에 있는 경우에, 비-선택 모드에서 상기 서브 워드 라인이 고 임피던스 상태로 되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 수단의 활성화/비활성화 상태를 외부에 통지하는 제어 신호(RCX1)를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  13. 메인 워드 라인(MWLT,MWLN)과 서브 워드 라인(SWL1내지 SWL1',...)으로 이루어지는 이중 워드 라인 구성을 갖추고, 상기 메인 워드 라인이 상보형 메인 워드 라인쌍으로 이루어지는 반도체 메모리 장치에 있어서, 상기 메인 워드 라인을 디코드하는 디코더(MWD1')가 비-선택 모드에서 상기 메인 워드 라인을 서로 같은 전압으로 하는 회로 수단을 포함하고, 상기 회로 수단은 퓨즈(511)를 포함하고, 불량 메모리 셀에 속하는 메인 워드 라인을 디코더의 퓨즈를 절단해서 불량 메모리를 분리하고, 상기 불량 메모리 셀을 표시하는 어드레스를 무효 어드레스로 해서, 외부로부터의 억세스를 회피하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  14. 메인 워드 라인(MWLT,MWLN)과 서브 워드 라인(SWL1내지 SWL1',...)으로 이루어지는 이중 워드 라인 구성을 갖추고, 상기 메인 워드 라인이 상보형 메인 워드 라인쌍으로 이루어지는 반도체 메모리 장치에 있어서, 비-선택 모드에서 상기 메인 워드 라인쌍을 서로 같은 전압으로 하는 회로 수단을 구비하고, 상기 회로 수단이 상기 메인 워드 라인을 디코드하는 디코더내에 설치된 퓨즈(511)로 이루어지고, 상기 디코더가 상기 퓨즈의 절단/비절단 상태를 검출해서 블록 선택 모드에서 상기 퓨즈가 절단 상태에 있는 경우에는 퓨즈가 절단된 디코더의 메인 워드 라인이 선택된 것을 통지하는 제어 신호(RCX1)를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서, 상기 디코더가 상기 퓨즈의 절단/비절단 상태를 검출해서 블록의 선택 모드에서 상기 퓨즈가 절단 상태에 있는 경우에는 퓨즈가 절단된 디코더의 메인 워드 라인이 선택된 것을 특징으로 하는 제어 신호(RCX1)를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제13항에 있어서, 복수의 디코더로부터 출력된 상기 제어 신호가 하나고 취합되어 하나의 출력 단자로부터 외부로 출력되는 논리 회로(4)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제15항 또는 제16항 중 어느 한 항에 있어서, 어드레스를 조사하고, 상기 출력 단자의 출력치에 기초해서 상기 회로 수단이 활성화된 어드레스를 소정 어드레스 영역(제12도)에 기록하고, 불량 메모리 셀로의 억세스의 제어를 행하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제15항에 있어서, 상기 디코더로부터 출력되는 상기 제어 신호에 기초해서 메모리 셀 어레이의 입출력(3)을 제어하도록 한 것을 특징으로 하는 반도체 메모리 장치.
KR1019950032617A 1994-09-30 1995-09-29 반도체 메모리 장치 KR100213850B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP94-259590 1994-09-30
JP6259590A JP2785717B2 (ja) 1994-09-30 1994-09-30 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR960012510A KR960012510A (ko) 1996-04-20
KR100213850B1 true KR100213850B1 (ko) 1999-08-02

Family

ID=17336226

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950032617A KR100213850B1 (ko) 1994-09-30 1995-09-29 반도체 메모리 장치

Country Status (4)

Country Link
US (1) US5596542A (ko)
JP (1) JP2785717B2 (ko)
KR (1) KR100213850B1 (ko)
CN (2) CN1525569A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521313B1 (ko) * 1997-09-11 2006-01-12 삼성전자주식회사 반도체메모리장치의불량셀테스트방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2800730B2 (ja) * 1995-08-17 1998-09-21 日本電気株式会社 半導体記憶装置
KR0164358B1 (ko) * 1995-08-31 1999-02-18 김광호 반도체 메모리 장치의 서브워드라인 디코더
EP0768672B1 (en) * 1995-09-29 2001-04-04 STMicroelectronics S.r.l. Hierarchic memory device
US5848006A (en) * 1995-12-06 1998-12-08 Nec Corporation Redundant semiconductor memory device using a single now address decoder for driving both sub-wordlines and redundant sub-wordlines
JP3223817B2 (ja) * 1996-11-08 2001-10-29 日本電気株式会社 半導体メモリ装置及びその駆動方法
JPH10241398A (ja) * 1997-02-28 1998-09-11 Nec Corp 半導体メモリ装置
US5933376A (en) * 1997-02-28 1999-08-03 Lucent Technologies Inc. Semiconductor memory device with electrically programmable redundancy
US6191999B1 (en) * 1997-06-20 2001-02-20 Fujitsu Limited Semiconductor memory device with reduced power consumption
JPH11144494A (ja) 1997-11-12 1999-05-28 Nec Corp 半導体メモリ
DE19813504A1 (de) * 1998-03-26 1999-09-30 Siemens Ag Schaltungsanordnung und Verfahren zur automatischen Erkennung und Beseitigung von Wortleitungs-Bitleitungs-Kurzschlüssen
JPH11354744A (ja) * 1998-06-09 1999-12-24 Matsushita Electric Ind Co Ltd 半導体メモリ装置
US6469947B2 (en) 1999-06-29 2002-10-22 Hyundai Electronics Co., Ltd. Semiconductor memory device having regions with independent word lines alternately selected for refresh operation
KR100361863B1 (ko) 1999-06-29 2002-11-22 주식회사 하이닉스반도체 반도체 메모리 장치
US6545923B2 (en) 2001-05-04 2003-04-08 Samsung Electronics Co., Ltd. Negatively biased word line scheme for a semiconductor memory device
WO2004077444A1 (ja) 2003-02-27 2004-09-10 Fujitsu Limited 半導体記憶装置及びそのリフレッシュ方法
JP4703148B2 (ja) * 2004-09-08 2011-06-15 株式会社東芝 不揮発性半導体記憶装置
CN101091223B (zh) 2004-12-24 2011-06-08 斯班逊有限公司 施加偏压至储存器件的方法与装置
JP2007257707A (ja) * 2006-03-22 2007-10-04 Elpida Memory Inc 半導体記憶装置
KR100899392B1 (ko) * 2007-08-20 2009-05-27 주식회사 하이닉스반도체 리프레시 특성 테스트 회로 및 이를 이용한 리프레시 특성테스트 방법
US20090307891A1 (en) * 2008-06-17 2009-12-17 Ge-Hitachi Nuclear Energy Americas Llc Method and apparatus for remotely inspecting and/or treating welds, pipes, vessels and/or other components used in reactor coolant systems or other process applications
KR20170027493A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치의 레이아웃 구조
KR20210110012A (ko) 2020-02-28 2021-09-07 에스케이하이닉스 주식회사 서브 워드라인 드라이버
KR102390200B1 (ko) * 2021-03-31 2022-04-25 한국에스에스(주) 알루미늄 하니컴 구조체의 압출장치 및 압출방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3311427A1 (de) * 1983-03-29 1984-10-04 Siemens AG, 1000 Berlin und 8000 München Integrierter dynamischer schreib-lesespeicher
JPH03225851A (ja) * 1990-01-30 1991-10-04 Sharp Corp 半導体記憶装置
JPH04155692A (ja) * 1990-10-18 1992-05-28 Nec Ic Microcomput Syst Ltd 半導体メモリの行デコーダ回路
KR940008722B1 (ko) * 1991-12-04 1994-09-26 삼성전자 주식회사 반도체 메모리 장치의 워드라인 드라이버 배열방법
JP2867774B2 (ja) * 1992-01-06 1999-03-10 日本電気株式会社 半導体メモリ装置
JPH05243386A (ja) * 1992-02-27 1993-09-21 Mitsubishi Electric Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521313B1 (ko) * 1997-09-11 2006-01-12 삼성전자주식회사 반도체메모리장치의불량셀테스트방법

Also Published As

Publication number Publication date
CN1096080C (zh) 2002-12-11
US5596542A (en) 1997-01-21
JPH08102529A (ja) 1996-04-16
CN1153387A (zh) 1997-07-02
JP2785717B2 (ja) 1998-08-13
CN1525569A (zh) 2004-09-01
KR960012510A (ko) 1996-04-20

Similar Documents

Publication Publication Date Title
KR100213850B1 (ko) 반도체 메모리 장치
JP2738517B2 (ja) 半導体メモリ装置のバーンインテスト回路
US5748520A (en) Semiconductor memory device having minimal leakage current
KR100647183B1 (ko) 저전압 구동형 반도체 기억 장치
JPH0969300A (ja) 半導体記憶装置
JPH0963295A (ja) 半導体記憶装置
JP3736714B2 (ja) 半導体メモリのウエハバーンインテスト回路
JPH09134592A (ja) 半導体メモリ装置のサブワードラインデコーダ及びその半導体メモリ装置
KR100297193B1 (ko) 리던던트 로우 대체 구조를 가지는 반도체 메모리 장치 및 그것의 로우 구동 방법
EP1227504B1 (en) Semiconductor memory device
US6552939B1 (en) Semiconductor memory device having disturb test circuit
US6377498B1 (en) Nonvolatile ferroelectric memory device with row redundancy circuit and method for relieving failed address thereof
KR100567994B1 (ko) 스트레스 시험을 실행하는 다이나믹 메모리 디바이스
JPH01251397A (ja) 半導体メモリ装置
CA2223222C (en) Data-bit redundancy for semiconductor memories
JP3238429B2 (ja) 半導体記憶装置
JPH09320296A (ja) 半導体記憶装置
US5867433A (en) Semiconductor memory with a novel column decoder for selecting a redundant array
KR100361863B1 (ko) 반도체 메모리 장치
KR100247920B1 (ko) 반도체메모리장치의로우리던던시구조및불량셀구제방법
KR0170276B1 (ko) 반도체 메모리장치의 로우 결함복구장치
US6975548B2 (en) Memory device having redundant memory cell
KR100309469B1 (ko) 메모리의 와이 어드레스 구제 회로
JPH11168143A (ja) 半導体集積回路装置およびその製造方法
JPH09213098A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040507

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee