JPH09320296A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09320296A JPH09320296A JP8132069A JP13206996A JPH09320296A JP H09320296 A JPH09320296 A JP H09320296A JP 8132069 A JP8132069 A JP 8132069A JP 13206996 A JP13206996 A JP 13206996A JP H09320296 A JPH09320296 A JP H09320296A
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Abstract
(57)【要約】
【課題】 バーインモードにおいて、複数のワード線に
確実に電圧ストレスを印加することで、テスト時間を短
縮することができる半導体記憶装置を提供する。 【解決手段】 テストモードにおいて、テスト指示信号
ＴＥＳＴを受けて、Ｖpp発生回路１０７の出力であるワ
ード線駆動電圧Ｖppに外部電源電圧ＶCCQ が印加され
る。ワード線駆動信号発生回路５０５は、テスト指示信
号ＴＥＳＴとバーイン信号ＴＣを受けて、駆動する複数
のワード線を選択するとともに、上記ワード線駆動電圧
Ｖppを受けて、選択したワード線を駆動するワード線駆
動信号を生成する。
確実に電圧ストレスを印加することで、テスト時間を短
縮することができる半導体記憶装置を提供する。 【解決手段】 テストモードにおいて、テスト指示信号
ＴＥＳＴを受けて、Ｖpp発生回路１０７の出力であるワ
ード線駆動電圧Ｖppに外部電源電圧ＶCCQ が印加され
る。ワード線駆動信号発生回路５０５は、テスト指示信
号ＴＥＳＴとバーイン信号ＴＣを受けて、駆動する複数
のワード線を選択するとともに、上記ワード線駆動電圧
Ｖppを受けて、選択したワード線を駆動するワード線駆
動信号を生成する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、半導体記憶装置のバーンインテストなどの
加速テストを確実に行なうための構成に関する。
関し、特に、半導体記憶装置のバーンインテストなどの
加速テストを確実に行なうための構成に関する。
【０００２】
【従来の技術】半導体記憶装置などの半導体装置に対し
ては、製品の信頼性を確保するために、出荷前に、半導
体装置の潜在的な不良を顕在化させて欠陥（不良）装置
を除去するスクリーニングが行なわれる。このスクリー
ニングを行なう方法としては、電界加速および温度加速
両者を同時に実現できる「バーンイン」が多用される。
このバーンインにおいては、動作電圧および動作温度を
実使用時の値よりも高くして半導体装置を動作させる。
実使用条件下での初期故障期間以上のストレスを短期間
で半導体装置に与え、これにより初期動作不良を起こす
可能性のある半導体装置を出荷前に予め選別してスクリ
ーニングする。または微細な欠陥に起因する潜在的な不
良に起因する初期動作不良を生じさせる可能性のある半
導体装置を出荷前に取除くことにより、半導体装置の製
品の信頼性を高くすることができる。
ては、製品の信頼性を確保するために、出荷前に、半導
体装置の潜在的な不良を顕在化させて欠陥（不良）装置
を除去するスクリーニングが行なわれる。このスクリー
ニングを行なう方法としては、電界加速および温度加速
両者を同時に実現できる「バーンイン」が多用される。
このバーンインにおいては、動作電圧および動作温度を
実使用時の値よりも高くして半導体装置を動作させる。
実使用条件下での初期故障期間以上のストレスを短期間
で半導体装置に与え、これにより初期動作不良を起こす
可能性のある半導体装置を出荷前に予め選別してスクリ
ーニングする。または微細な欠陥に起因する潜在的な不
良に起因する初期動作不良を生じさせる可能性のある半
導体装置を出荷前に取除くことにより、半導体装置の製
品の信頼性を高くすることができる。
【０００３】具体的にダイナミック型ランダムアクセス
メモリ（以下、ＤＲＡＭと略記する）の例で説明する
と、実使用では電源電圧は３．３Ｖ、周囲温度が７０℃
のところを、バーンインにおいては、電源電圧を４．９
５Ｖ、周囲温度を１２５℃に設定するのが一般的であ
る。
メモリ（以下、ＤＲＡＭと略記する）の例で説明する
と、実使用では電源電圧は３．３Ｖ、周囲温度が７０℃
のところを、バーンインにおいては、電源電圧を４．９
５Ｖ、周囲温度を１２５℃に設定するのが一般的であ
る。
【０００４】上述のような、実使用条件よりも厳しい条
件を設定して半導体装置を動作させることにより、短期
間で欠陥のある半導体装置をスクリーニングすることが
行なわれているが、半導体装置、特に半導体記憶装置に
おいてその高集積化および大容量化に伴ってスクリーニ
ングが容易でなくなり、またスクリーニングに要する時
間が著しく増大する傾向にある。
件を設定して半導体装置を動作させることにより、短期
間で欠陥のある半導体装置をスクリーニングすることが
行なわれているが、半導体装置、特に半導体記憶装置に
おいてその高集積化および大容量化に伴ってスクリーニ
ングが容易でなくなり、またスクリーニングに要する時
間が著しく増大する傾向にある。
【０００５】たとえば、半導体記憶装置においては、メ
モリセルは行列状に配置され、各行に対応してワード線
が配置され、また各行に対応してビット線対が配置され
る。ワード線およびビット線対を選択することにより、
ビット線とワード線の交差部に対応して配置されたメモ
リセルが選択され、この選択されたメモリセルに対しデ
ータの書込または読込が行なわれる。メモリセル選択時
においては、複数のワード線のうち１本のワード線が選
択され、この選択ワード線上に、このワード線を選択状
態とするための駆動電圧が伝達される。
モリセルは行列状に配置され、各行に対応してワード線
が配置され、また各行に対応してビット線対が配置され
る。ワード線およびビット線対を選択することにより、
ビット線とワード線の交差部に対応して配置されたメモ
リセルが選択され、この選択されたメモリセルに対しデ
ータの書込または読込が行なわれる。メモリセル選択時
においては、複数のワード線のうち１本のワード線が選
択され、この選択ワード線上に、このワード線を選択状
態とするための駆動電圧が伝達される。
【０００６】バーンイン試験時においては、これら複数
のワード線に、所定の順序で繰返し通常動作時よりも高
くされた駆動電圧を印加することにより、結果としてワ
ード線の周囲の絶縁膜に電圧ストレスが長時間加えられ
る。この結果、ワード線の周囲の絶縁膜に耐圧の低い箇
所が存在する場合には、その部分が破壊し、潜在的な不
良装置をスクリーニングすることができる。このような
潜在的な不良としては、このほかに、層間絶縁膜、また
はＭＯＳトランジスタ（絶縁ゲート型電界効果トランジ
スタ）のゲート絶縁膜の絶縁破壊、ワード線および他の
信号配線のエレクトロマイグレーションに起因する断線
などがある。
のワード線に、所定の順序で繰返し通常動作時よりも高
くされた駆動電圧を印加することにより、結果としてワ
ード線の周囲の絶縁膜に電圧ストレスが長時間加えられ
る。この結果、ワード線の周囲の絶縁膜に耐圧の低い箇
所が存在する場合には、その部分が破壊し、潜在的な不
良装置をスクリーニングすることができる。このような
潜在的な不良としては、このほかに、層間絶縁膜、また
はＭＯＳトランジスタ（絶縁ゲート型電界効果トランジ
スタ）のゲート絶縁膜の絶縁破壊、ワード線および他の
信号配線のエレクトロマイグレーションに起因する断線
などがある。
【０００７】半導体記憶装置の場合、記憶容量が増加す
ればそれに応じてワード線の数も増加する。バーンイン
試験の時間が一定であれば、１本のワード線が選択状態
とされる回数が、そのワード線の数の増加に比例して減
少する。選択回数は、Ｎ／Ｔで表わされる。ここでＮは
ワード線の数であり、Ｔはバーンイン時間である。ただ
し、バーンイン時間は、半導体装置が加速条件下で動作
する時間を示す。
ればそれに応じてワード線の数も増加する。バーンイン
試験の時間が一定であれば、１本のワード線が選択状態
とされる回数が、そのワード線の数の増加に比例して減
少する。選択回数は、Ｎ／Ｔで表わされる。ここでＮは
ワード線の数であり、Ｔはバーンイン時間である。ただ
し、バーンイン時間は、半導体装置が加速条件下で動作
する時間を示す。
【０００８】この結果、印加される電圧ストレスが減少
するため、従来顕在化させることができた潜在的な不良
を顕在化させることができず、不良検出を行なうことが
できなくなるという問題が生じる。同じ電圧ストレスを
印加すれば、この問題を解消することができるが、この
ためにはバーンイン時間を長くする必要があり、スクリ
ーニングに要する時間が長くなり、効果的にスクリーニ
ングテストを行なうことができなくなるという問題が生
じる。バーンイン時に印加される電圧を高くすることも
考えられるが、この場合、正常な部分の絶縁膜が破壊さ
れる場合が生じ、正常な半導体装置を不良品としてしま
う問題が生じる。
するため、従来顕在化させることができた潜在的な不良
を顕在化させることができず、不良検出を行なうことが
できなくなるという問題が生じる。同じ電圧ストレスを
印加すれば、この問題を解消することができるが、この
ためにはバーンイン時間を長くする必要があり、スクリ
ーニングに要する時間が長くなり、効果的にスクリーニ
ングテストを行なうことができなくなるという問題が生
じる。バーンイン時に印加される電圧を高くすることも
考えられるが、この場合、正常な部分の絶縁膜が破壊さ
れる場合が生じ、正常な半導体装置を不良品としてしま
う問題が生じる。
【０００９】そこで、バーンイン時間を長くすることな
く所望の電圧ストレスを印加する方法として、バーンイ
ン時に複数のワード線を同時に選択することが行われ
る。すなわち、半導体記憶装置内部に、バーンイン時に
は複数のワード線を同時に選択する回路を設け、複数の
ワード線を同時に選択することができる状態に設定す
る。このバーンイン試験時において、複数のワード線を
同時に選択する動作モードは、「バーンインモード」と
一般に呼ばれ、たとえば特開平４−２５８８８０号に開
示されているように既に公知となっている。
く所望の電圧ストレスを印加する方法として、バーンイ
ン時に複数のワード線を同時に選択することが行われ
る。すなわち、半導体記憶装置内部に、バーンイン時に
は複数のワード線を同時に選択する回路を設け、複数の
ワード線を同時に選択することができる状態に設定す
る。このバーンイン試験時において、複数のワード線を
同時に選択する動作モードは、「バーンインモード」と
一般に呼ばれ、たとえば特開平４−２５８８８０号に開
示されているように既に公知となっている。
【００１０】図１０は、従来のＤＲＡＭの全体の構成を
概略的に示すブロック図である。図１０において、従来
のＤＲＡＭ１００は、行および列からなるマトリックス
状に配列されたメモリセルを有するメモリセルアレイ１
０１と、外部からのアドレス信号Ｘ0 〜ＸN を受けて内
部行アドレス信号Ａ0 〜ＡN を発生するアドレスバッフ
ァ１０２と、アドレスバッファ１０２からの内部行アド
レス信号をデコードし、メモリセル１０１の対応の行を
選択する行デコーダ１０３と、行デコーダ１０３の出力
であるデコード信号に応答して選択された行に配置され
たワード線の電位を立上げるワードドライバ１０４とを
含む。
概略的に示すブロック図である。図１０において、従来
のＤＲＡＭ１００は、行および列からなるマトリックス
状に配列されたメモリセルを有するメモリセルアレイ１
０１と、外部からのアドレス信号Ｘ0 〜ＸN を受けて内
部行アドレス信号Ａ0 〜ＡN を発生するアドレスバッフ
ァ１０２と、アドレスバッファ１０２からの内部行アド
レス信号をデコードし、メモリセル１０１の対応の行を
選択する行デコーダ１０３と、行デコーダ１０３の出力
であるデコード信号に応答して選択された行に配置され
たワード線の電位を立上げるワードドライバ１０４とを
含む。
【００１１】メモリセルアレイ１０１においては、複数
のワード線が設けられ、それぞれのワード線は、対応す
る行のメモリセルと接続される。図１０においては、２
本のワード線ＷＬ１およびＷＬ２が代表的に示される。
のワード線が設けられ、それぞれのワード線は、対応す
る行のメモリセルと接続される。図１０においては、２
本のワード線ＷＬ１およびＷＬ２が代表的に示される。
【００１２】ＤＲＡＭ１００は、さらに外部から与えら
れた電源電圧Ｖccを、内部回路のために所定の電圧レベ
ルにする内部電源電圧回路１０６を含む。
れた電源電圧Ｖccを、内部回路のために所定の電圧レベ
ルにする内部電源電圧回路１０６を含む。
【００１３】内部電源電圧回路１０６は、より具体的に
は、外部電源電圧Ｖccを所定の電圧レベルに昇圧するＶ
pp発生回路１０７を含む。
は、外部電源電圧Ｖccを所定の電圧レベルに昇圧するＶ
pp発生回路１０７を含む。
【００１４】このＶpp発生回路１０７の出力であるワー
ド線駆動電圧Ｖppは、ワード線駆動信号発生回路１０５
およびワードドライバ１０４に供給される。
ド線駆動電圧Ｖppは、ワード線駆動信号発生回路１０５
およびワードドライバ１０４に供給される。
【００１５】ＤＲＡＭ１００はさらに、外部から各種の
タイミング信号を受取って内部制御信号を発生する制御
信号発生回路１０８と、制御信号発生回路１０８より出
力された内部制御信号／ＲＡＳと、アドレスバッファ１
０２から入力した所定の内部行アドレス信号とに応答し
て、ワード線駆動信号を出力するワード線駆動信号発生
回路１０５とを含む。ワードドライバ１０４は、このワ
ード線駆動信号を、行デコーダ１０３が選択した行に対
応するワード線に伝達する。
タイミング信号を受取って内部制御信号を発生する制御
信号発生回路１０８と、制御信号発生回路１０８より出
力された内部制御信号／ＲＡＳと、アドレスバッファ１
０２から入力した所定の内部行アドレス信号とに応答し
て、ワード線駆動信号を出力するワード線駆動信号発生
回路１０５とを含む。ワードドライバ１０４は、このワ
ード線駆動信号を、行デコーダ１０３が選択した行に対
応するワード線に伝達する。
【００１６】ＤＲＡＭ１００はさらに、アドレスバッフ
ァ１０２からの内部列アドレス信号をデコードし、メモ
リセルアレイ１０１の対応の列を選択する列アドレスデ
コーダ１０９と、メモリセルアレイ１０１の選択された
１行のメモリセルのデータを検知し増幅するセンスアン
プと、列アドレスデコーダ１０９により選択された列を
出力回路１１０へ接続するＩＯゲートとを備える。図１
０においてはセンスアンプとＩＯゲートとは１つのブロ
ック１１１で示す。
ァ１０２からの内部列アドレス信号をデコードし、メモ
リセルアレイ１０１の対応の列を選択する列アドレスデ
コーダ１０９と、メモリセルアレイ１０１の選択された
１行のメモリセルのデータを検知し増幅するセンスアン
プと、列アドレスデコーダ１０９により選択された列を
出力回路１１０へ接続するＩＯゲートとを備える。図１
０においてはセンスアンプとＩＯゲートとは１つのブロ
ック１１１で示す。
【００１７】出力回路１１０は、上述の電源電圧Ｖccと
は異なる外部電源電圧ＶCCQ を電源として、ブロック１
１１から読みされた内部読出データに従って、外部読出
データＤ／Ｑを生成する。
は異なる外部電源電圧ＶCCQ を電源として、ブロック１
１１から読みされた内部読出データに従って、外部読出
データＤ／Ｑを生成する。
【００１８】図１１は、図１０に示すワード線駆動電圧
Ｖppを発生するＶpp発生回路１０７の回路構成の一例を
示す図である。図１１において、Ｖpp発生回路１０７
は、図示しないリングオシレータ等から構成されるクロ
ック信号源から入力端子３を介して入力したクロック信
号φに応答して、電源電圧Ｖccを所定の電圧レベルに昇
圧するチャージポンプ回路１２０と、後述するワード線
駆動原信号φW に同期した図示しないクロック信号源か
ら入力端子７を介して供給されるクロック信号φ R に応
答して、電源電圧Ｖccを所定の電圧レベルに昇圧するチ
ャージポンプ回路１２１と、チャージポンプ回路１２
０、１２１の出力に応答して、Ｖpp発生回路１０７の出
力を所定の電位に抑える電圧制御回路１２２と、Ｖpp発
生回路の出力電圧であるワード線駆動電圧Ｖppを電荷の
形で蓄積する安定化容量Ｃ0 とを備える。
Ｖppを発生するＶpp発生回路１０７の回路構成の一例を
示す図である。図１１において、Ｖpp発生回路１０７
は、図示しないリングオシレータ等から構成されるクロ
ック信号源から入力端子３を介して入力したクロック信
号φに応答して、電源電圧Ｖccを所定の電圧レベルに昇
圧するチャージポンプ回路１２０と、後述するワード線
駆動原信号φW に同期した図示しないクロック信号源か
ら入力端子７を介して供給されるクロック信号φ R に応
答して、電源電圧Ｖccを所定の電圧レベルに昇圧するチ
ャージポンプ回路１２１と、チャージポンプ回路１２
０、１２１の出力に応答して、Ｖpp発生回路１０７の出
力を所定の電位に抑える電圧制御回路１２２と、Ｖpp発
生回路の出力電圧であるワード線駆動電圧Ｖppを電荷の
形で蓄積する安定化容量Ｃ0 とを備える。
【００１９】チャージポンプ回路１２０は、コンデンサ
Ｃ１とＮチャネルＭＯＳトランジスタＮＴ１、ＮＴ２と
を含む。ＮチャネルＭＯＳトランジスタＮＴ１は、電源
電圧Ｖccを供給するＶcc電源ノード１と、コンデンサＣ
１の出力ノード２との間に接続され、Ｖcc電源ノード１
の電位をそのゲートに受ける。ＮチャネルＭＯＳトラン
ジスタＮＴ２は、コンデンサＣ１の出力ノード２とＶpp
発生回路の出力ノードに当たるＶpp電源ノード４との間
に接続され、コンデンサＣ１の出力ノード２の電位をそ
のゲートに受ける。
Ｃ１とＮチャネルＭＯＳトランジスタＮＴ１、ＮＴ２と
を含む。ＮチャネルＭＯＳトランジスタＮＴ１は、電源
電圧Ｖccを供給するＶcc電源ノード１と、コンデンサＣ
１の出力ノード２との間に接続され、Ｖcc電源ノード１
の電位をそのゲートに受ける。ＮチャネルＭＯＳトラン
ジスタＮＴ２は、コンデンサＣ１の出力ノード２とＶpp
発生回路の出力ノードに当たるＶpp電源ノード４との間
に接続され、コンデンサＣ１の出力ノード２の電位をそ
のゲートに受ける。
【００２０】チャージポンプ回路１２０においては、ク
ロック信号φがノード３に入力されていない状態では、
ＮチャネルＭＯＳトランジスタＮＴ１が導通状態にある
ので、出力ノード２の電圧レベルは、（Ｖcc−ＶTN）と
なる。ここでＶTNは、ＮチャネルＭＯＳトランジスタＮ
Ｔ１、ＮＴ２のしきい電圧である。この状態において、
ノード３にクロック信号φが入力されると、コンデンサ
Ｃ１の電荷が出力ノード２に注入され、出力ノード２の
電圧レベルが昇圧される。この結果、ＮチャネルＭＯＳ
トランジスタＮＴ２は、導通状態となり、Ｖpp電源ノー
ド４の電圧レベルが、コンデンサＣ１によって充電され
た電圧に対応して上昇する。
ロック信号φがノード３に入力されていない状態では、
ＮチャネルＭＯＳトランジスタＮＴ１が導通状態にある
ので、出力ノード２の電圧レベルは、（Ｖcc−ＶTN）と
なる。ここでＶTNは、ＮチャネルＭＯＳトランジスタＮ
Ｔ１、ＮＴ２のしきい電圧である。この状態において、
ノード３にクロック信号φが入力されると、コンデンサ
Ｃ１の電荷が出力ノード２に注入され、出力ノード２の
電圧レベルが昇圧される。この結果、ＮチャネルＭＯＳ
トランジスタＮＴ２は、導通状態となり、Ｖpp電源ノー
ド４の電圧レベルが、コンデンサＣ１によって充電され
た電圧に対応して上昇する。
【００２１】クロック信号φが繰返し加わると、最終的
に出力ノード２の電圧レベルは（２Ｖcc−ＶTN）とな
り、Ｖpp電源ノード４の電圧レベルは（２Ｖcc−２
ＶTN）となる。
に出力ノード２の電圧レベルは（２Ｖcc−ＶTN）とな
り、Ｖpp電源ノード４の電圧レベルは（２Ｖcc−２
ＶTN）となる。
【００２２】チャージポンプ回路１２１の動作は、基本
的にチャージポンプ回路１２０の動作と同じである。チ
ャージポンプ回路１２１は、Ｖpp電源ノード４の電圧レ
ベルによりワード線を駆動した場合に、ワード線に供給
する電荷を補充して、ワード線へ供給される電圧の低下
を防止する。
的にチャージポンプ回路１２０の動作と同じである。チ
ャージポンプ回路１２１は、Ｖpp電源ノード４の電圧レ
ベルによりワード線を駆動した場合に、ワード線に供給
する電荷を補充して、ワード線へ供給される電圧の低下
を防止する。
【００２３】電圧制御回路１２２は、ＮチャネルＭＯＳ
トランジスタＮＴ５、ＮＴ６とを含み、Ｖcc電源ノード
１とＶpp電源ノード４との間に直列に接続される。Ｎチ
ャネルＭＯＳトランジスタＮＴ６のゲートは、Ｖpp電源
ノード４と接続され、ＮチャネルＭＯＳトランジスタＮ
Ｔ５のゲートは、ＮチャネルＭＯＳトランジスタＮＴ５
とＮＴ６との接続点に接続される。
トランジスタＮＴ５、ＮＴ６とを含み、Ｖcc電源ノード
１とＶpp電源ノード４との間に直列に接続される。Ｎチ
ャネルＭＯＳトランジスタＮＴ６のゲートは、Ｖpp電源
ノード４と接続され、ＮチャネルＭＯＳトランジスタＮ
Ｔ５のゲートは、ＮチャネルＭＯＳトランジスタＮＴ５
とＮＴ６との接続点に接続される。
【００２４】電圧制御回路１２２においては、Ｖpp電源
ノード４の電圧レベルが（Ｖcc＋２ＶTN）以上に上昇す
ると、ＮチャネルＭＯＳトランジスタＮＴ６、ＮＴ５が
導通状態となり、Ｖpp電源ノード４の電圧レベルを（Ｖ
cc＋２ＶTN）に抑制する。
ノード４の電圧レベルが（Ｖcc＋２ＶTN）以上に上昇す
ると、ＮチャネルＭＯＳトランジスタＮＴ６、ＮＴ５が
導通状態となり、Ｖpp電源ノード４の電圧レベルを（Ｖ
cc＋２ＶTN）に抑制する。
【００２５】安定化容量Ｃ0 は、（Ｖcc＋２ＶTN）の電
圧レベルに相当する電荷を蓄積する。Ｖpp電源ノード４
の出力電圧にあたるワード線駆動電圧Ｖppは、この安定
化容量Ｃ0 の働きで、（Ｖcc＋２ＶTN）に保持される。
圧レベルに相当する電荷を蓄積する。Ｖpp電源ノード４
の出力電圧にあたるワード線駆動電圧Ｖppは、この安定
化容量Ｃ0 の働きで、（Ｖcc＋２ＶTN）に保持される。
【００２６】図１２は、図１０に示すワード線駆動信号
発生回路１０５の構成の一例を示すブロック図である。
図１２においては、ワード線駆動信号発生回路１０５
は、制御信号発生回路１０８からの内部制御信号／ＲＡ
Ｓを入力して、ワード線駆動原信号φW を発生するφW
発生回路１２５と、アドレスバッファ１０２から入力し
た内部行アドレス信号をワード線駆動原信号φW に応答
して解読するプリデコーダ１２６と、Ｖpp発生回路１０
６の出力電圧Ｖppを受けて、このプリデコーダ１２６か
ら発生したデコード信号を昇圧する信号昇圧回路１２７
とを備える。
発生回路１０５の構成の一例を示すブロック図である。
図１２においては、ワード線駆動信号発生回路１０５
は、制御信号発生回路１０８からの内部制御信号／ＲＡ
Ｓを入力して、ワード線駆動原信号φW を発生するφW
発生回路１２５と、アドレスバッファ１０２から入力し
た内部行アドレス信号をワード線駆動原信号φW に応答
して解読するプリデコーダ１２６と、Ｖpp発生回路１０
６の出力電圧Ｖppを受けて、このプリデコーダ１２６か
ら発生したデコード信号を昇圧する信号昇圧回路１２７
とを備える。
【００２７】図１３は、図１２のプリデコーダ１２６と
信号昇圧回路１２７との回路構成の一例を示す図であ
る。図１３においては、プリデコーダ１２６は、φW 発
生回路１２５からのワード線駆動原信号φW と、アドレ
スバッファ１０２からの内部行アドレス信号Ａ0 、Ａ1
と図示しないインバータにより、Ａ0 、Ａ1 をそれぞれ
反転した／Ａ0 、／Ａ1 とを受けて、４つのデコード信
号を出力する。
信号昇圧回路１２７との回路構成の一例を示す図であ
る。図１３においては、プリデコーダ１２６は、φW 発
生回路１２５からのワード線駆動原信号φW と、アドレ
スバッファ１０２からの内部行アドレス信号Ａ0 、Ａ1
と図示しないインバータにより、Ａ0 、Ａ1 をそれぞれ
反転した／Ａ0 、／Ａ1 とを受けて、４つのデコード信
号を出力する。
【００２８】信号昇圧回路１２７は、同じ構成の４つの
レベルシフタ１２８を含み、そのうちの１つについての
み内部構成を示し、残りについては図示省略した。プリ
デコーダ１２６の出力である４つのデコード信号の各々
に１つの対応するレベルシフタ１２８が接続する。各レ
ベルシフタ１２８は、Ｖpp発生回路１０７のＶpp電源ノ
ード４からワード線駆動電圧Ｖppを共通に受ける。
レベルシフタ１２８を含み、そのうちの１つについての
み内部構成を示し、残りについては図示省略した。プリ
デコーダ１２６の出力である４つのデコード信号の各々
に１つの対応するレベルシフタ１２８が接続する。各レ
ベルシフタ１２８は、Ｖpp発生回路１０７のＶpp電源ノ
ード４からワード線駆動電圧Ｖppを共通に受ける。
【００２９】プリデコーダ１２６は、内部行アドレス信
号の入力の組合せに従い、Ａ0 とＡ 1 とを入力アドレス
信号とするＮＡＮＤ回路４０ａと、／Ａ0 とＡ1 とを入
力アドレス信号とするＮＡＮＤ回路４０ｂと、Ａ0 と／
Ａ1 とを入力アドレス信号とするＮＡＮＤ回路４０ｃ
と、／Ａ0 と／Ａ1 とを入力アドレス信号とするＮＡＮ
Ｄ回路４０ｄとを含む。各ＮＡＮＤ回路には、ワード線
駆動原信号φW がさらに入力される。
号の入力の組合せに従い、Ａ0 とＡ 1 とを入力アドレス
信号とするＮＡＮＤ回路４０ａと、／Ａ0 とＡ1 とを入
力アドレス信号とするＮＡＮＤ回路４０ｂと、Ａ0 と／
Ａ1 とを入力アドレス信号とするＮＡＮＤ回路４０ｃ
と、／Ａ0 と／Ａ1 とを入力アドレス信号とするＮＡＮ
Ｄ回路４０ｄとを含む。各ＮＡＮＤ回路には、ワード線
駆動原信号φW がさらに入力される。
【００３０】プリデコーダ１２６では、ワード線駆動原
信号φW がＨレベルに立上がると、与えられた入力アド
レス信号がともにＨレベルであるＮＡＮＤ回路の出力は
Ｌレベルとなり、それ以外のＮＡＮＤ回路の出力はＨレ
ベルとなる。したがって、４つのデコード信号のうち１
のデコード信号がＬレベルとなる。
信号φW がＨレベルに立上がると、与えられた入力アド
レス信号がともにＨレベルであるＮＡＮＤ回路の出力は
Ｌレベルとなり、それ以外のＮＡＮＤ回路の出力はＨレ
ベルとなる。したがって、４つのデコード信号のうち１
のデコード信号がＬレベルとなる。
【００３１】各レベルシフタ１２８は、ＮチャネルＭＯ
ＳトランジスタＮＴ１０、ＮＴ１１と、ＰチャネルＭＯ
ＳトランジスタＰＴ１、ＰＴ２と、インバータ１０ａと
を含む。
ＳトランジスタＮＴ１０、ＮＴ１１と、ＰチャネルＭＯ
ＳトランジスタＰＴ１、ＰＴ２と、インバータ１０ａと
を含む。
【００３２】ＮチャネルＭＯＳトランジスタＮＴ１０
は、ＰチャネルＭＯＳトランジスタＰＴ１と接地ノード
との間に接続され、プリデコーダ１２６の出力である４
つのデコード信号のうち対応する１のデコード信号をイ
ンバータ１０ａにより反転した信号をそのゲートに受け
る。ＮチャネルＭＯＳトランジスタＮＴ１１は、Ｐチャ
ネルＭＯＳトランジスタＰＴ２と接地ノードとの間に接
続され、プリデコーダ１２６の出力である４つのデコー
ド信号のうち対応する１のデコード信号をそのゲートに
受ける。ＰチャネルＭＯＳトランジスタＰＴ１は、Ｖpp
発生回路１０７のＶpp電源ノード４とＮチャネルＭＯＳ
トランジスタＮＴ１０との間に接続され、そのゲート
は、ＰチャネルＭＯＳトランジスタＰＴ２とＮチャネル
ＭＯＳトランジスタＮＴ１１との接続点にあたる出力ノ
ード１１と接続される。ＰチャネルＭＯＳトランジスタ
ＰＴ２は、Ｖpp発生回路１０７のＶpp電源ノード４とＮ
チャネルＭＯＳトランジスタＮＴ１１との間に接続さ
れ、そのゲートは、ＰチャネルＭＯＳトランジスタＰＴ
１とＮチャネルＭＯＳトランジスタＮＴ１０との接続点
に接続される。
は、ＰチャネルＭＯＳトランジスタＰＴ１と接地ノード
との間に接続され、プリデコーダ１２６の出力である４
つのデコード信号のうち対応する１のデコード信号をイ
ンバータ１０ａにより反転した信号をそのゲートに受け
る。ＮチャネルＭＯＳトランジスタＮＴ１１は、Ｐチャ
ネルＭＯＳトランジスタＰＴ２と接地ノードとの間に接
続され、プリデコーダ１２６の出力である４つのデコー
ド信号のうち対応する１のデコード信号をそのゲートに
受ける。ＰチャネルＭＯＳトランジスタＰＴ１は、Ｖpp
発生回路１０７のＶpp電源ノード４とＮチャネルＭＯＳ
トランジスタＮＴ１０との間に接続され、そのゲート
は、ＰチャネルＭＯＳトランジスタＰＴ２とＮチャネル
ＭＯＳトランジスタＮＴ１１との接続点にあたる出力ノ
ード１１と接続される。ＰチャネルＭＯＳトランジスタ
ＰＴ２は、Ｖpp発生回路１０７のＶpp電源ノード４とＮ
チャネルＭＯＳトランジスタＮＴ１１との間に接続さ
れ、そのゲートは、ＰチャネルＭＯＳトランジスタＰＴ
１とＮチャネルＭＯＳトランジスタＮＴ１０との接続点
に接続される。
【００３３】各レベルシフタ１２８は、入力信号がＬレ
ベルの場合、ＮチャネルＭＯＳトランジスタＮＴ１０が
導通（ＮＴ１１は非導通）して、ＰチャネルＭＯＳトラ
ンジスタＰＴ２を導通させることで、出力ノード１１か
らＶppの電圧振幅を持つ信号を出力する。一方、入力信
号がＨレベルの場合、ＮチャネルＭＯＳトランジスタＮ
Ｔ１１が導通して、出力ノード１１の電位は接地レベル
となる。
ベルの場合、ＮチャネルＭＯＳトランジスタＮＴ１０が
導通（ＮＴ１１は非導通）して、ＰチャネルＭＯＳトラ
ンジスタＰＴ２を導通させることで、出力ノード１１か
らＶppの電圧振幅を持つ信号を出力する。一方、入力信
号がＨレベルの場合、ＮチャネルＭＯＳトランジスタＮ
Ｔ１１が導通して、出力ノード１１の電位は接地レベル
となる。
【００３４】すなわちプリデコーダ１２６の出力である
４つのデコード信号のうちＬレベルにある１つのデコー
ド信号が入力したレベルシフタ１２８は、活性化され、
これによりワード線駆動電圧Ｖpp（＝Ｖcc＋２ＶTN）の
電圧レベルの信号を出力する。一方、他のＨレベルにあ
る３つのデコード信号については、非活性化状態とな
る。したがって、各レベルシフタ１２８の出力であるワ
ード線駆動信号φW1〜φ W4のいずれか１つの信号が、活
性化状態でワードドライバ１０４に伝達される。
４つのデコード信号のうちＬレベルにある１つのデコー
ド信号が入力したレベルシフタ１２８は、活性化され、
これによりワード線駆動電圧Ｖpp（＝Ｖcc＋２ＶTN）の
電圧レベルの信号を出力する。一方、他のＨレベルにあ
る３つのデコード信号については、非活性化状態とな
る。したがって、各レベルシフタ１２８の出力であるワ
ード線駆動信号φW1〜φ W4のいずれか１つの信号が、活
性化状態でワードドライバ１０４に伝達される。
【００３５】図１４は、図１０に示す行デコーダ１０３
とワードドライバ１０４とワード線の構成の一例を示す
ブロック図である。ワードドライバ１０４は行デコーダ
１０３の出力信号である複数のデコード信号のそれぞれ
に対応した複数の駆動回路１２９を備える。駆動回路１
２９の各々は４本のワード線と接続される。
とワードドライバ１０４とワード線の構成の一例を示す
ブロック図である。ワードドライバ１０４は行デコーダ
１０３の出力信号である複数のデコード信号のそれぞれ
に対応した複数の駆動回路１２９を備える。駆動回路１
２９の各々は４本のワード線と接続される。
【００３６】図１５は、図１４に示す駆動回路１２９の
一例を示す図である。図１５においては、４本のワード
線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４に対応する駆動回路
１２９が代表的に示される。
一例を示す図である。図１５においては、４本のワード
線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４に対応する駆動回路
１２９が代表的に示される。
【００３７】ＮチャネルＭＯＳトランジスタＮＴ２２、
ＮＴ２５、ＮＴ２８、ＮＴ３１は、行デコーダ１０３か
ら入力するデコード信号がＬレベルの場合、インバータ
５１ａを介して反転されたＨレベルの信号により導通状
態となり、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４に
つながるノード２０、ノード２１、ノード２２、ノード
２３の電圧レベルを接地レベルとする。
ＮＴ２５、ＮＴ２８、ＮＴ３１は、行デコーダ１０３か
ら入力するデコード信号がＬレベルの場合、インバータ
５１ａを介して反転されたＨレベルの信号により導通状
態となり、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４に
つながるノード２０、ノード２１、ノード２２、ノード
２３の電圧レベルを接地レベルとする。
【００３８】ＮチャネルＭＯＳトランジスタＮＴ２１、
ＮＴ２４、ＮＴ２７、ＮＴ３０は、それぞれ、ワード線
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を駆動する。各Ｎチャ
ネルＭＯＳトランジスタＮＴ２１、ＮＴ２４、ＮＴ２
７、ＮＴ３０は、それぞれ、図１３に示されるワード線
駆動信号発生回路１０５における信号昇圧回路１２７の
出力信号φW1、φW2、φW3、φW4を入力する。
ＮＴ２４、ＮＴ２７、ＮＴ３０は、それぞれ、ワード線
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を駆動する。各Ｎチャ
ネルＭＯＳトランジスタＮＴ２１、ＮＴ２４、ＮＴ２
７、ＮＴ３０は、それぞれ、図１３に示されるワード線
駆動信号発生回路１０５における信号昇圧回路１２７の
出力信号φW1、φW2、φW3、φW4を入力する。
【００３９】ＮチャネルＭＯＳトランジスタＮＴ２０、
ＮＴ２３、ＮＴ２６、ＮＴ２９は、行デコーダ１０３の
出力するデコード信号を入力する入力ノード２５とＮチ
ャネルＭＯＳトランジスタＮＴ２１、ＮＴ２４、ＮＴ２
７、ＮＴ３０のゲートとの間にそれぞれ接続される。各
ＮチャネルＭＯＳトランジスタＮＴ２０、ＮＴ２３、Ｎ
Ｔ２６、ＮＴ２９は、ＮチャネルＭＯＳトランジスタＮ
Ｔ２１、ＮＴ２４、ＮＴ２７、ＮＴ３０のゲート容量を
介して充電した電荷をすべてＮチャネルＭＯＳトランジ
スタＮＴ２１、ＮＴ２４、ＮＴ２７、ＮＴ３０のゲート
に集めることで、各ＮチャネルＭＯＳトランジスタＮＴ
２１、ＮＴ２４、ＮＴ２７、ＮＴ３０のゲート電圧を高
める。
ＮＴ２３、ＮＴ２６、ＮＴ２９は、行デコーダ１０３の
出力するデコード信号を入力する入力ノード２５とＮチ
ャネルＭＯＳトランジスタＮＴ２１、ＮＴ２４、ＮＴ２
７、ＮＴ３０のゲートとの間にそれぞれ接続される。各
ＮチャネルＭＯＳトランジスタＮＴ２０、ＮＴ２３、Ｎ
Ｔ２６、ＮＴ２９は、ＮチャネルＭＯＳトランジスタＮ
Ｔ２１、ＮＴ２４、ＮＴ２７、ＮＴ３０のゲート容量を
介して充電した電荷をすべてＮチャネルＭＯＳトランジ
スタＮＴ２１、ＮＴ２４、ＮＴ２７、ＮＴ３０のゲート
に集めることで、各ＮチャネルＭＯＳトランジスタＮＴ
２１、ＮＴ２４、ＮＴ２７、ＮＴ３０のゲート電圧を高
める。
【００４０】行デコーダ１０３から入力したデコード信
号がＨレベルの場合、ＮチャネルＭＯＳトランジスタＮ
Ｔ２０、ＮＴ２３、ＮＴ２６、ＮＴ２９は導通状態とな
り、ＮチャネルＭＯＳトランジスタＮＴ２１、ＮＴ２
４、ＮＴ２７、ＮＴ３０はすべて導通する。一方、Ｎチ
ャネルＭＯＳトランジスタＮＴ２２、ＮＴ２５、ＮＴ２
８、ＮＴ３１は、インバータ５１ａを介したＬレベルの
信号により非導通状態となる。
号がＨレベルの場合、ＮチャネルＭＯＳトランジスタＮ
Ｔ２０、ＮＴ２３、ＮＴ２６、ＮＴ２９は導通状態とな
り、ＮチャネルＭＯＳトランジスタＮＴ２１、ＮＴ２
４、ＮＴ２７、ＮＴ３０はすべて導通する。一方、Ｎチ
ャネルＭＯＳトランジスタＮＴ２２、ＮＴ２５、ＮＴ２
８、ＮＴ３１は、インバータ５１ａを介したＬレベルの
信号により非導通状態となる。
【００４１】ここで、信号昇圧回路１２７の出力信号φ
W1〜φW4のうち、たとえばφW1が活性化状態（電圧振幅
がＶpp＝Ｖcc＋２ＶTN）にある場合、ＮチャネルＭＯＳ
トランジスタＮＴ２１を介してノード２０の電圧レベル
は、Ｖpp＝Ｖcc＋２ＶTNとなり、ワード線ＷＬ１は活性
化（選択）される。一方、非活性化状態にあるφW2、φ
W3、φW4が入力するＮチャネルＭＯＳトランジスタＮＴ
２４、ＮＴ２７、ＮＴ３０とそれぞれ接続するワード線
ＷＬ２、ＷＬ３、ＷＬ４は確実に非選択状態となる。
W1〜φW4のうち、たとえばφW1が活性化状態（電圧振幅
がＶpp＝Ｖcc＋２ＶTN）にある場合、ＮチャネルＭＯＳ
トランジスタＮＴ２１を介してノード２０の電圧レベル
は、Ｖpp＝Ｖcc＋２ＶTNとなり、ワード線ＷＬ１は活性
化（選択）される。一方、非活性化状態にあるφW2、φ
W3、φW4が入力するＮチャネルＭＯＳトランジスタＮＴ
２４、ＮＴ２７、ＮＴ３０とそれぞれ接続するワード線
ＷＬ２、ＷＬ３、ＷＬ４は確実に非選択状態となる。
【００４２】
【発明が解決しようとする課題】したがって通常動作モ
ード時（バーンインモードなどの加速テストが行なわれ
る動作モード以外のモード）においては、選択した１本
のワード線にかかる駆動電圧は、図１１に示すＶpp発生
回路１０７の出力電圧で決まる。この状態においては、
通常は選択した１本のワード線電圧レベルは、Ｖpp発生
回路の出力電圧であるワード線駆動電圧Ｖpp（＝Ｖcc＋
２ＶTN）と同じである。
ード時（バーンインモードなどの加速テストが行なわれ
る動作モード以外のモード）においては、選択した１本
のワード線にかかる駆動電圧は、図１１に示すＶpp発生
回路１０７の出力電圧で決まる。この状態においては、
通常は選択した１本のワード線電圧レベルは、Ｖpp発生
回路の出力電圧であるワード線駆動電圧Ｖpp（＝Ｖcc＋
２ＶTN）と同じである。
【００４３】一方、バーンインモードにおいては、図１
１に示すＶpp発生回路１０７を用いて、複数のワード線
が駆動される。この場合、選択した複数のワード線の持
つ寄生容量のために、選択したワード線の電圧レベルが
変動する。したがって、バーンインモードにおいて、十
分な高電圧の負荷をワード線にかけられない場合が生
じ、正確にバーンイン試験を行なうことができないとい
う問題が生じる。
１に示すＶpp発生回路１０７を用いて、複数のワード線
が駆動される。この場合、選択した複数のワード線の持
つ寄生容量のために、選択したワード線の電圧レベルが
変動する。したがって、バーンインモードにおいて、十
分な高電圧の負荷をワード線にかけられない場合が生
じ、正確にバーンイン試験を行なうことができないとい
う問題が生じる。
【００４４】したがって、バーンインモードにおいて、
従来のＶpp発生回路１０７を用いては、十分な電圧レベ
ルが得られないためＶpp発生回路１０７の出力電圧レベ
ルを上げる手段が考えられる。
従来のＶpp発生回路１０７を用いては、十分な電圧レベ
ルが得られないためＶpp発生回路１０７の出力電圧レベ
ルを上げる手段が考えられる。
【００４５】しかしＶpp発生回路１０７の出力電圧レベ
ルを挙げるには、ワード線駆動電圧Ｖppを電荷の形で蓄
積する安定化容量Ｃ0 の容量を大きくさせなければなら
ず、チップサイズの増大に伴なうチップコストの増大を
招く。
ルを挙げるには、ワード線駆動電圧Ｖppを電荷の形で蓄
積する安定化容量Ｃ0 の容量を大きくさせなければなら
ず、チップサイズの増大に伴なうチップコストの増大を
招く。
【００４６】通常、４ＭのＤＲＡＭでは、ワード線１本
当りの寄生容量は、約３．５PFである。全ワード線２０
４８本中、１本おきにワード線を選択する場合におい
て、１０２４本のワード線の全体の寄生容量をＣX とす
ると、 ＣX ＝３．５PF×１０２４＝３５８４PF となる。ワード線の電圧レベルの低下を使用するために
は、Ｖpp発生回路１０６において少なくともＣX の１０
倍の安定化容量Ｃ0 が必要となる。
当りの寄生容量は、約３．５PFである。全ワード線２０
４８本中、１本おきにワード線を選択する場合におい
て、１０２４本のワード線の全体の寄生容量をＣX とす
ると、 ＣX ＝３．５PF×１０２４＝３５８４PF となる。ワード線の電圧レベルの低下を使用するために
は、Ｖpp発生回路１０６において少なくともＣX の１０
倍の安定化容量Ｃ0 が必要となる。
【００４７】実際、４ＭのＤＲＡＭで使用される酸化膜
厚１２０ÅのＭＯＳ型容量を安定化容量Ｃ0 として使用
した場合、上述の安定化容量Ｃ0 の条件を満たすために
は、ＭＯＳ型容量の寸法は１２．１ｍｍ2 となる。この
値は４ＭのＤＲＡＭの一般的なチップサイズである５０
ｍｍ2 の２４％にあたる。したがって、安定化容量Ｃ 0
を大きくすることで、チップ面積が増大しチップコスト
が増大するという問題がある。
厚１２０ÅのＭＯＳ型容量を安定化容量Ｃ0 として使用
した場合、上述の安定化容量Ｃ0 の条件を満たすために
は、ＭＯＳ型容量の寸法は１２．１ｍｍ2 となる。この
値は４ＭのＤＲＡＭの一般的なチップサイズである５０
ｍｍ2 の２４％にあたる。したがって、安定化容量Ｃ 0
を大きくすることで、チップ面積が増大しチップコスト
が増大するという問題がある。
【００４８】それゆえ、この発明の目的は、テストモー
ドにおいて、複数のワード線を選択するとともに、ワー
ド線の電圧レベルの低下を防いで、十分な電圧条件を課
すことのできる半導体装置を提供することである。
ドにおいて、複数のワード線を選択するとともに、ワー
ド線の電圧レベルの低下を防いで、十分な電圧条件を課
すことのできる半導体装置を提供することである。
【００４９】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数の行および列からなるマトリックス状に
配列した複数のメモリセルと、前記メモリセルの前記複
数の行にそれぞれ接続された複数のワード線と、前記複
数のワード線の各々に駆動電圧を供給する内部電源電圧
回路と、前記メモリセルのデータを出力する出力回路用
の電圧を供給する外部電源と、通常モードの指定時に、
前記内部電源電圧回路の出力を選択して供給する第１の
状態と、テストモードの指定時に、前記内部電源電圧回
路の出力に前記外部電源の供給電圧を印加した電圧を選
択して供給する第２の状態とを切換える電圧切換手段
と、テストモードの指定時に、前記複数のワード線のう
ち複数のものを同時に選択して、前記電圧切換手段の出
力により駆動するワード線選択駆動手段とを備える。
憶装置は、複数の行および列からなるマトリックス状に
配列した複数のメモリセルと、前記メモリセルの前記複
数の行にそれぞれ接続された複数のワード線と、前記複
数のワード線の各々に駆動電圧を供給する内部電源電圧
回路と、前記メモリセルのデータを出力する出力回路用
の電圧を供給する外部電源と、通常モードの指定時に、
前記内部電源電圧回路の出力を選択して供給する第１の
状態と、テストモードの指定時に、前記内部電源電圧回
路の出力に前記外部電源の供給電圧を印加した電圧を選
択して供給する第２の状態とを切換える電圧切換手段
と、テストモードの指定時に、前記複数のワード線のう
ち複数のものを同時に選択して、前記電圧切換手段の出
力により駆動するワード線選択駆動手段とを備える。
【００５０】請求項２に係る半導体記憶装置において
は、この電圧切換手段が、前記テストモードを指定する
ためのテスト指示信号に応答して、前記第１の状態と前
記第２の状態とを判別する第１のスイッチング手段と、
前記第１のスイッチング手段の前記第２の状態を判別す
る出力に応答して、前記内部電源電圧回路の出力に、前
記出力回路用の外部電源の供給電圧を印加する第２のス
イッチング手段とを含む。
は、この電圧切換手段が、前記テストモードを指定する
ためのテスト指示信号に応答して、前記第１の状態と前
記第２の状態とを判別する第１のスイッチング手段と、
前記第１のスイッチング手段の前記第２の状態を判別す
る出力に応答して、前記内部電源電圧回路の出力に、前
記出力回路用の外部電源の供給電圧を印加する第２のス
イッチング手段とを含む。
【００５１】請求項３に係る半導体記憶装置において
は、この電圧切換手段が、前記テストモードを指定する
ためのテスト指示信号に応答して、所定の電圧を発生す
る電圧発生手段と、前記電圧発生手段の出力により制御
されて、前記内部電源電圧回路の出力に前記出力回路用
の外部電源の供給電圧を印加する第３のスイッチング手
段とを含む。
は、この電圧切換手段が、前記テストモードを指定する
ためのテスト指示信号に応答して、所定の電圧を発生す
る電圧発生手段と、前記電圧発生手段の出力により制御
されて、前記内部電源電圧回路の出力に前記出力回路用
の外部電源の供給電圧を印加する第３のスイッチング手
段とを含む。
【００５２】請求項４に係る半導体記憶装置において
は、電圧発生手段が、前記テスト指示信号とクロック信
号との論理演算を行ない、判別信号を出力する論理演算
手段と、前記判別信号に応じて電荷を蓄積して前記所定
の電圧を発生するチャージポンプ回路とを含む。
は、電圧発生手段が、前記テスト指示信号とクロック信
号との論理演算を行ない、判別信号を出力する論理演算
手段と、前記判別信号に応じて電荷を蓄積して前記所定
の電圧を発生するチャージポンプ回路とを含む。
【００５３】請求項５に係る半導体記憶装置において
は、このワード線選択駆動手段が、テストモードを指定
するためのテスト指示信号とワード線の選択の態様を指
定する信号とを受けて選択するワード線を指定する選択
信号を生成する選択制御手段と、テスト指示信号と前記
選択信号に基づき、選択すべきワード線の内部行アドレ
ス信号を解読するプリデコード手段と、前記プリデコー
ド手段の出力に基づいて、駆動すべきワード線に与えら
れるワード線駆動原信号を前記電圧切換手段の出力によ
り昇圧する昇圧手段とを含む。
は、このワード線選択駆動手段が、テストモードを指定
するためのテスト指示信号とワード線の選択の態様を指
定する信号とを受けて選択するワード線を指定する選択
信号を生成する選択制御手段と、テスト指示信号と前記
選択信号に基づき、選択すべきワード線の内部行アドレ
ス信号を解読するプリデコード手段と、前記プリデコー
ド手段の出力に基づいて、駆動すべきワード線に与えら
れるワード線駆動原信号を前記電圧切換手段の出力によ
り昇圧する昇圧手段とを含む。
【００５４】請求項６に係る半導体記憶装置において
は、このワード線選択駆動手段が、テストモードを指定
するためのテスト指示信号とワード線の選択の態様を指
定する信号を受けて、選択するワード線を指定する選択
信号を生成する選択制御手段と、前記テスト指示信号と
前記選択信号に基づき、選択すべきワード線の内部行ア
ドレス信号を解読するプリデコード手段と、前記プリデ
コード手段の出力を受けて、駆動すべきワード線に前記
電圧切換手段の出力により電圧を供給する駆動手段とを
含む。
は、このワード線選択駆動手段が、テストモードを指定
するためのテスト指示信号とワード線の選択の態様を指
定する信号を受けて、選択するワード線を指定する選択
信号を生成する選択制御手段と、前記テスト指示信号と
前記選択信号に基づき、選択すべきワード線の内部行ア
ドレス信号を解読するプリデコード手段と、前記プリデ
コード手段の出力を受けて、駆動すべきワード線に前記
電圧切換手段の出力により電圧を供給する駆動手段とを
含む。
【００５５】請求項７に係る半導体記憶装置において
は、ワード線選択駆動手段が前記複数のワード線を１本
おきに選択する手段を含む。
は、ワード線選択駆動手段が前記複数のワード線を１本
おきに選択する手段を含む。
【００５６】
【作用】上述した手段によれば、複数のワード線を同時
に選択して安定した高電圧の条件下におくことにより、
バーンインテスト等の大幅な時間が短縮されるととも
に、所望の電圧ストレスを選択したワード線に印加する
ことができる。
に選択して安定した高電圧の条件下におくことにより、
バーンインテスト等の大幅な時間が短縮されるととも
に、所望の電圧ストレスを選択したワード線に印加する
ことができる。
【００５７】さらに電圧切換手段は、テストモードに応
じて、ワード線駆動電圧Ｖppに外部からの電源電圧を印
加するため、通常動作モード時には、ワード線に高電圧
が印加されることがなくワード線の損失を免れる。
じて、ワード線駆動電圧Ｖppに外部からの電源電圧を印
加するため、通常動作モード時には、ワード線に高電圧
が印加されることがなくワード線の損失を免れる。
【００５８】
［実施の形態１］図１は、この発明の実施の形態１によ
るＤＲＡＭの全体構成を示す概略ブロック図であり、図
１０の従来例と共通する構成要素は同一の参照番号およ
び参照符号で示し、その説明を省略する。
るＤＲＡＭの全体構成を示す概略ブロック図であり、図
１０の従来例と共通する構成要素は同一の参照番号およ
び参照符号で示し、その説明を省略する。
【００５９】図１の実施の形態が図１０の従来例と異な
るのは以下の点である。すなわち、図１０の内部電源電
圧回路１０６に代えて、ワード線駆動電圧を発生するた
めの内部電源電圧回路５０１が設けられている。この場
合内部電源電圧回路５０１は、図１０に示したＶpp発生
回路１０７に加えて、外部から印加されるテストモード
を指定するテスト指示信号ＴＥＳＴに応じて外部電源電
圧ＶCCQ をワード線駆動電圧Ｖppに印加する電圧切換回
路５０２を含んでいる。
るのは以下の点である。すなわち、図１０の内部電源電
圧回路１０６に代えて、ワード線駆動電圧を発生するた
めの内部電源電圧回路５０１が設けられている。この場
合内部電源電圧回路５０１は、図１０に示したＶpp発生
回路１０７に加えて、外部から印加されるテストモード
を指定するテスト指示信号ＴＥＳＴに応じて外部電源電
圧ＶCCQ をワード線駆動電圧Ｖppに印加する電圧切換回
路５０２を含んでいる。
【００６０】図２は、図１のＤＲＡＭに用いられるワー
ド線駆動電圧を発生する内部電源電圧回路５０１の構成
を具体的に示す図である。
ド線駆動電圧を発生する内部電源電圧回路５０１の構成
を具体的に示す図である。
【００６１】図２において、内部電源電圧回路５０１
は、前述のように、図１１に示す従来のＶpp発生回路１
０７と、外部から入力したテストモードを指定するテス
ト指示信号ＴＥＳＴを受けてＶpp発生回路１０７の出力
であるワード線駆動電圧Ｖppに外部電源から供給される
外部電源電圧ＶCCQ を選択的に印加する電圧切換回路５
０２とを備える。
は、前述のように、図１１に示す従来のＶpp発生回路１
０７と、外部から入力したテストモードを指定するテス
ト指示信号ＴＥＳＴを受けてＶpp発生回路１０７の出力
であるワード線駆動電圧Ｖppに外部電源から供給される
外部電源電圧ＶCCQ を選択的に印加する電圧切換回路５
０２とを備える。
【００６２】電圧切換回路５０２は、ＶCCQ 電源ノード
５とＶpp発生回路１０７のＶpp電源ノード４との間に接
続されたＰチャネルＭＯＳトランジスタＰＴ５０と、Ｐ
チャネルＭＯＳトランジスタＰＴ５０のゲートと接地ノ
ードとの間に接続されたＮチャネルＭＯＳトランジスタ
ＮＴ５０と、ＰチャネルＭＯＳトランジスタＰＴ５０の
ゲートとＶpp発生回路１０７のＶpp電源ノード４との間
に接続された高抵抗素子Ｒ５０とを備えている。Ｎチャ
ネルＭＯＳトランジスタＮＴ５０は、テスト指示信号Ｔ
ＥＳＴに応じてワード線駆動電圧Ｖppを保持するか、ワ
ード線駆動電圧Ｖppに外部電源電圧ＶCCQ を印加するか
を選択する。
５とＶpp発生回路１０７のＶpp電源ノード４との間に接
続されたＰチャネルＭＯＳトランジスタＰＴ５０と、Ｐ
チャネルＭＯＳトランジスタＰＴ５０のゲートと接地ノ
ードとの間に接続されたＮチャネルＭＯＳトランジスタ
ＮＴ５０と、ＰチャネルＭＯＳトランジスタＰＴ５０の
ゲートとＶpp発生回路１０７のＶpp電源ノード４との間
に接続された高抵抗素子Ｒ５０とを備えている。Ｎチャ
ネルＭＯＳトランジスタＮＴ５０は、テスト指示信号Ｔ
ＥＳＴに応じてワード線駆動電圧Ｖppを保持するか、ワ
ード線駆動電圧Ｖppに外部電源電圧ＶCCQ を印加するか
を選択する。
【００６３】ＰチャネルＭＯＳトランジスタＰＴ５０と
高抵抗素子Ｒ５０とは、テスト指示信号ＴＥＳＴがＨレ
ベルとなってＮチャネルＭＯＳトランジスタＮＴ５０が
導通状態となったことに応じて、ＶCCQ 電源ノード５か
ら電圧をワード線駆動電圧Ｖ ppに印加する。
高抵抗素子Ｒ５０とは、テスト指示信号ＴＥＳＴがＨレ
ベルとなってＮチャネルＭＯＳトランジスタＮＴ５０が
導通状態となったことに応じて、ＶCCQ 電源ノード５か
ら電圧をワード線駆動電圧Ｖ ppに印加する。
【００６４】すなわち、テスト指示信号ＴＥＳＴがＨレ
ベル（テストモード）のとき、ＮチャネルＭＯＳトラン
ジスタＮＴ５０が導通して、ＰチャネルＭＯＳトランジ
スタＰＴ５０のゲートとＮチャネルＭＯＳトランジスタ
ＮＴ５０との接続点であるノード５０の電位が接地レベ
ルとなる。その結果、ＰチャネルＭＯＳトランジスタＰ
Ｔ５０が導通して、Ｖpp電源ノード４にＶCCQ 電源ノー
ド５から所定の電圧が供給され、ワード線での駆動電圧
の低下を防止する。
ベル（テストモード）のとき、ＮチャネルＭＯＳトラン
ジスタＮＴ５０が導通して、ＰチャネルＭＯＳトランジ
スタＰＴ５０のゲートとＮチャネルＭＯＳトランジスタ
ＮＴ５０との接続点であるノード５０の電位が接地レベ
ルとなる。その結果、ＰチャネルＭＯＳトランジスタＰ
Ｔ５０が導通して、Ｖpp電源ノード４にＶCCQ 電源ノー
ド５から所定の電圧が供給され、ワード線での駆動電圧
の低下を防止する。
【００６５】通常、電源電圧Ｖccが３．３Ｖの場合、バ
ーンインモード時には、Ｖccは約１．５倍の４．９５Ｖ
に設定される。Ｖpp発生回路１０７におけるＮチャネル
ＭＯＳトランジスタのしきい値ＶTNを０．７Ｖとする
と、Ｖpp発生回路１０７の出力であるワード線駆動電圧
は、前述の式（Ｖcc＋２ＶTN）より、４．９５＋２×
０．７＝６．３５Ｖになる。したがって、出力回路用の
電源電圧（図示せず）から６．３５Ｖの外部電源電圧Ｖ
CCQ が供給され、テスト時にワード線駆動電圧Ｖppに印
加されれば、Ｖpp発生回路１０７の出力Ｖppのみで駆動
する場合に比べて、安定してワード線を駆動できる。
ーンインモード時には、Ｖccは約１．５倍の４．９５Ｖ
に設定される。Ｖpp発生回路１０７におけるＮチャネル
ＭＯＳトランジスタのしきい値ＶTNを０．７Ｖとする
と、Ｖpp発生回路１０７の出力であるワード線駆動電圧
は、前述の式（Ｖcc＋２ＶTN）より、４．９５＋２×
０．７＝６．３５Ｖになる。したがって、出力回路用の
電源電圧（図示せず）から６．３５Ｖの外部電源電圧Ｖ
CCQ が供給され、テスト時にワード線駆動電圧Ｖppに印
加されれば、Ｖpp発生回路１０７の出力Ｖppのみで駆動
する場合に比べて、安定してワード線を駆動できる。
【００６６】なお、上述のようなテスト時の電圧印加の
ために、半導体記憶装置の空いている端子（たとえばテ
スト時の複数ワード線選択によりテスト時に不要となる
アドレス端子）を用いることも考えられるが、上述のよ
うに別の外部電源電圧ＶCCQの端子を用いたのは以下の
理由による。
ために、半導体記憶装置の空いている端子（たとえばテ
スト時の複数ワード線選択によりテスト時に不要となる
アドレス端子）を用いることも考えられるが、上述のよ
うに別の外部電源電圧ＶCCQの端子を用いたのは以下の
理由による。
【００６７】すなわち、本発明によると、Ｖppへの電圧
印加のために寸法の大きな（すなわち寄生容量の大き
な）スイッチング素子（たとえば図２のＰチャネルＭＯ
ＳトランジスタＰＴ５０）が必要であり、印加する電圧
の供給のためにアドレス端子等を利用すると、スイッチ
ング素子の大きな寄生容量がアドレス端子に結合される
ことになる。したがって、テストモード以外の通常動作
においてはこの寄生容量により、アドレス信号の伝播速
度が遅くなってしまうことになる。しかしながら、本発
明では、空いているアドレス端子ではなく、外部電源端
子を用いているのでこのような問題は生じない。
印加のために寸法の大きな（すなわち寄生容量の大き
な）スイッチング素子（たとえば図２のＰチャネルＭＯ
ＳトランジスタＰＴ５０）が必要であり、印加する電圧
の供給のためにアドレス端子等を利用すると、スイッチ
ング素子の大きな寄生容量がアドレス端子に結合される
ことになる。したがって、テストモード以外の通常動作
においてはこの寄生容量により、アドレス信号の伝播速
度が遅くなってしまうことになる。しかしながら、本発
明では、空いているアドレス端子ではなく、外部電源端
子を用いているのでこのような問題は生じない。
【００６８】なお、外部電源電圧ＶCCQ が印加される出
力回路においては、動作電源電圧マージンが大きいので
外部電源電圧ＶCCQ を大きく取っても動作上の問題はな
い。
力回路においては、動作電源電圧マージンが大きいので
外部電源電圧ＶCCQ を大きく取っても動作上の問題はな
い。
【００６９】［実施の形態２］図３は、図１の電圧切換
回路５０２の他の実施の形態を示す図である。図３にお
いて電圧切換回路５０２は、テスト指示信号ＴＥＳＴに
応じて所定の電圧を発生する電圧発生回路５０３と、電
圧発生回路５０３の出力に応じてワード線駆動電圧Ｖpp
に外部電源電圧ＶCCQ の電圧を印加するＮチャネルＭＯ
ＳトランジスタＮＴ５１とを備える。
回路５０２の他の実施の形態を示す図である。図３にお
いて電圧切換回路５０２は、テスト指示信号ＴＥＳＴに
応じて所定の電圧を発生する電圧発生回路５０３と、電
圧発生回路５０３の出力に応じてワード線駆動電圧Ｖpp
に外部電源電圧ＶCCQ の電圧を印加するＮチャネルＭＯ
ＳトランジスタＮＴ５１とを備える。
【００７０】電圧発生回路５０３は、所定の電圧を発生
するチャージポンプ回路５０４と、チャージポンプ回路
５０４の動作を制御する２入力のＮＡＮＤ回路５０ａ
と、高抵抗素子Ｒ５１とを含む。
するチャージポンプ回路５０４と、チャージポンプ回路
５０４の動作を制御する２入力のＮＡＮＤ回路５０ａ
と、高抵抗素子Ｒ５１とを含む。
【００７１】ＮＡＮＤ回路５０ａには、テスト指示信号
ＴＥＳＴと図示しないクロック信号源から供給されるク
ロック信号が入力する。
ＴＥＳＴと図示しないクロック信号源から供給されるク
ロック信号が入力する。
【００７２】テスト指示信号ＴＥＳＴがＨレベル（テス
トモード）である場合、クロック信号φによりＮＡＮＤ
回路５０ａを介してチャージポンプ回路５０４が動作す
ることにより、チャージポンプ回路５０４は、その出力
ノード５１から昇圧した信号を出力する。その結果、出
力ノード５１とそのゲートが接続されたＮチャネルＭＯ
ＳトランジスタＮＴ５１は、導通状態となり、Ｖpp電源
ノード４にＶCCQ 電源ノード５から所定の電圧が印加さ
れる。
トモード）である場合、クロック信号φによりＮＡＮＤ
回路５０ａを介してチャージポンプ回路５０４が動作す
ることにより、チャージポンプ回路５０４は、その出力
ノード５１から昇圧した信号を出力する。その結果、出
力ノード５１とそのゲートが接続されたＮチャネルＭＯ
ＳトランジスタＮＴ５１は、導通状態となり、Ｖpp電源
ノード４にＶCCQ 電源ノード５から所定の電圧が印加さ
れる。
【００７３】一方、テスト指示信号ＴＥＳＴがＬレベル
（通常動作モード時）である場合においては、チャージ
ポンプ回路５０４が動作しないので、出力ノード５１は
Ｒ５１により、ＶCCQ 電源ノード５と同じ電圧レベルと
なる。したがって、ＮチャネルＭＯＳトランジスタＮＴ
５１は非導通状態であり、ＶCCQ 電源ノード５からＶ pp
電源ノード４への電圧の印加はない。
（通常動作モード時）である場合においては、チャージ
ポンプ回路５０４が動作しないので、出力ノード５１は
Ｒ５１により、ＶCCQ 電源ノード５と同じ電圧レベルと
なる。したがって、ＮチャネルＭＯＳトランジスタＮＴ
５１は非導通状態であり、ＶCCQ 電源ノード５からＶ pp
電源ノード４への電圧の印加はない。
【００７４】［実施の形態３］図４は、この発明の実施
の形態３によるＤＲＡＭの全体構成を示す概略ブロック
図であり、図１ないし図３の実施の形態１および２のＤ
ＲＡＭと異なるのは以下の点である。すなわち、図１の
ワード線駆動信号発生回路１０５に代えて、外部からテ
スト指示信号ＴＥＳＴおよびバーイン信号ＴＣを受けて
ワード線駆動信号を発生するワード線駆動信号発生回路
５０５が設けられている。
の形態３によるＤＲＡＭの全体構成を示す概略ブロック
図であり、図１ないし図３の実施の形態１および２のＤ
ＲＡＭと異なるのは以下の点である。すなわち、図１の
ワード線駆動信号発生回路１０５に代えて、外部からテ
スト指示信号ＴＥＳＴおよびバーイン信号ＴＣを受けて
ワード線駆動信号を発生するワード線駆動信号発生回路
５０５が設けられている。
【００７５】図５は、図４のＤＲＡＭに用いられるワー
ド線駆動信号発生回路５０５の構成を概略的に示す図で
ある。
ド線駆動信号発生回路５０５の構成を概略的に示す図で
ある。
【００７６】図５において、ワード線駆動信号発生回路
５０５は、図１２の従来例と同じφ W 発生回路１２５
と、外部からテスト指示信号ＴＥＳＴと選択するワード
線を指定するバーイン信号ＴＣとを受けて、選択信号を
出力する選択制御回路５０６と、この選択信号とテスト
指示信号ＴＥＳＴと内部行アドレス信号とを受けて選択
すべきワード線の内部行アドレス信号を解読するプリデ
コーダ５０７と、前記プリデコーダ５０７の出力信号と
φW 発生回路１２５の出力したワード線駆動原信号φW
に基づいて、駆動すべきワード線のワード線駆動原信号
φW を昇圧する昇圧回路５０８とを含んでいる。
５０５は、図１２の従来例と同じφ W 発生回路１２５
と、外部からテスト指示信号ＴＥＳＴと選択するワード
線を指定するバーイン信号ＴＣとを受けて、選択信号を
出力する選択制御回路５０６と、この選択信号とテスト
指示信号ＴＥＳＴと内部行アドレス信号とを受けて選択
すべきワード線の内部行アドレス信号を解読するプリデ
コーダ５０７と、前記プリデコーダ５０７の出力信号と
φW 発生回路１２５の出力したワード線駆動原信号φW
に基づいて、駆動すべきワード線のワード線駆動原信号
φW を昇圧する昇圧回路５０８とを含んでいる。
【００７７】図６は、図４に示すワード線駆動信号発生
回路５０５における選択制御回路５０６の回路構成の一
例を示す図である。選択制御回路５０６は、２つの２入
力ＮＡＮＤ回路５１ａ、５１ｂとインバータ６０ａ、６
０ｂとを含む。
回路５０５における選択制御回路５０６の回路構成の一
例を示す図である。選択制御回路５０６は、２つの２入
力ＮＡＮＤ回路５１ａ、５１ｂとインバータ６０ａ、６
０ｂとを含む。
【００７８】ＮＡＮＤ回路５１ａは、テスト指示信号Ｔ
ＥＳＴを反転した信号とバーイン信号ＴＣとを入力とす
る。ＮＡＮＤ回路５１ｂは、テスト指示信号ＴＥＳＴを
反転した信号とバーイン信号ＴＣを反転した信号とを入
力とする。
ＥＳＴを反転した信号とバーイン信号ＴＣとを入力とす
る。ＮＡＮＤ回路５１ｂは、テスト指示信号ＴＥＳＴを
反転した信号とバーイン信号ＴＣを反転した信号とを入
力とする。
【００７９】テスト指示信号ＴＥＳＴがＨレベル（テス
トモード）である場合、バーイン信号ＴＣをＬレベルと
すると、ＮＡＮＤ回路５１ａの出力信号ＡはＨレベル、
ＮＡＮＤ回路５１ｂの出力信号ＢはＬレベルとなる。一
方で、バーイン信号ＴＣをＨレベルとすると、ＮＡＮＤ
回路５１ａの出力信号ＡはＬレベル、ＮＡＮＤ回路５１
Ｂの出力信号ＢはＨレベルとなる。すなわち、出力信号
ＡとＢは、異なる状態を示す。
トモード）である場合、バーイン信号ＴＣをＬレベルと
すると、ＮＡＮＤ回路５１ａの出力信号ＡはＨレベル、
ＮＡＮＤ回路５１ｂの出力信号ＢはＬレベルとなる。一
方で、バーイン信号ＴＣをＨレベルとすると、ＮＡＮＤ
回路５１ａの出力信号ＡはＬレベル、ＮＡＮＤ回路５１
Ｂの出力信号ＢはＨレベルとなる。すなわち、出力信号
ＡとＢは、異なる状態を示す。
【００８０】図７は、ワード線駆動信号発生回路５０５
におけるプリデコーダ５０７と昇圧回路５０８との具体
的な構成を示す図である。
におけるプリデコーダ５０７と昇圧回路５０８との具体
的な構成を示す図である。
【００８１】プリデコーダ５０７は、４つの３入力ＮＡ
ＮＤ回路５２ａ、５２ｂ、５２ｃ、５２ｄと４つの２入
力ＮＡＮＤ回路５３ａ、５３ｂ、５３ｃ、５３ｄとを含
む。ＮＡＮＤ回路５２ａは、内部行アドレス信号Ａ0 と
Ａ1 とを入力に受ける。ＮＡＮＤ回路５２ｂは、内部行
アドレス信号／Ａ0 とＡ1 とを入力に受ける。ＮＡＮＤ
回路５２ｃは、内部行アドレス信号Ａ0 と／Ａ1 とを入
力に受ける。ＮＡＮＤ回路５２ｄは、内部行アドレス信
号／Ａ0 と／Ａ1 とを入力に受ける。さらに、各ＮＡＮ
Ｄ回路５２ａ、５２ｂ、５２ｃ、５２ｄには、テスト指
示信号ＴＥＳＴを図５に示すインバータ７０ａで反転し
た信号／ＴＥＳＴが入力される。
ＮＤ回路５２ａ、５２ｂ、５２ｃ、５２ｄと４つの２入
力ＮＡＮＤ回路５３ａ、５３ｂ、５３ｃ、５３ｄとを含
む。ＮＡＮＤ回路５２ａは、内部行アドレス信号Ａ0 と
Ａ1 とを入力に受ける。ＮＡＮＤ回路５２ｂは、内部行
アドレス信号／Ａ0 とＡ1 とを入力に受ける。ＮＡＮＤ
回路５２ｃは、内部行アドレス信号Ａ0 と／Ａ1 とを入
力に受ける。ＮＡＮＤ回路５２ｄは、内部行アドレス信
号／Ａ0 と／Ａ1 とを入力に受ける。さらに、各ＮＡＮ
Ｄ回路５２ａ、５２ｂ、５２ｃ、５２ｄには、テスト指
示信号ＴＥＳＴを図５に示すインバータ７０ａで反転し
た信号／ＴＥＳＴが入力される。
【００８２】ＮＡＮＤ回路５３ａは、ＮＡＮＤ回路５２
ａの出力と選択制御回路５０６の出力信号Ａを入力に受
ける。ＮＡＮＤ回路５３ｂは、ＮＡＮＤ回路５２ｂの出
力と選択制御回路５０６の出力信号Ｂを入力に受ける。
ＮＡＮＤ回路５３ｃは、ＮＡＮＤ回路５２ｃの出力と選
択制御回路５０６の出力信号Ａを入力に受ける。ＮＡＮ
Ｄ回路５３ｄは、ＮＡＮＤ回路５２ｄの出力と選択制御
回路５０６の出力信号Ｂを入力に受ける。
ａの出力と選択制御回路５０６の出力信号Ａを入力に受
ける。ＮＡＮＤ回路５３ｂは、ＮＡＮＤ回路５２ｂの出
力と選択制御回路５０６の出力信号Ｂを入力に受ける。
ＮＡＮＤ回路５３ｃは、ＮＡＮＤ回路５２ｃの出力と選
択制御回路５０６の出力信号Ａを入力に受ける。ＮＡＮ
Ｄ回路５３ｄは、ＮＡＮＤ回路５２ｄの出力と選択制御
回路５０６の出力信号Ｂを入力に受ける。
【００８３】テスト指示信号ＴＥＳＴがＨレベル（テス
トモード）の場合、プリデコーダ５０７における前段の
ＮＡＮＤ回路５２ａ、５２ｂ、５２ｃ、５２ｄは、イン
バータ７０ａにより反転されたＬレベルの信号／ＴＥＳ
Ｔにより、アドレスバッファ１０２からの内部行アドレ
ス信号にかかわらず、一旦すべてＨレベルの信号を出力
する。
トモード）の場合、プリデコーダ５０７における前段の
ＮＡＮＤ回路５２ａ、５２ｂ、５２ｃ、５２ｄは、イン
バータ７０ａにより反転されたＬレベルの信号／ＴＥＳ
Ｔにより、アドレスバッファ１０２からの内部行アドレ
ス信号にかかわらず、一旦すべてＨレベルの信号を出力
する。
【００８４】ここで、バーイン信号ＴＣが、Ｈレベルで
あるならば、前述のように選択制御回路５０６の出力信
号Ａ、Ｂは互いに異なる論理レベルとなるので、選択制
御回路５０６の出力信号Ａを入力とするＮＡＮＤ回路５
３ａ、５３ｃの出力するデコード信号Ｔ1 、Ｔ3 はＬレ
ベルとなり、選択制御回路５０６の出力信号Ｂを入力と
するＮＡＮＤ回路５３ｂ、５３ｄの出力するデコード信
号Ｔ2 、Ｔ4 はＨレベルとなる。
あるならば、前述のように選択制御回路５０６の出力信
号Ａ、Ｂは互いに異なる論理レベルとなるので、選択制
御回路５０６の出力信号Ａを入力とするＮＡＮＤ回路５
３ａ、５３ｃの出力するデコード信号Ｔ1 、Ｔ3 はＬレ
ベルとなり、選択制御回路５０６の出力信号Ｂを入力と
するＮＡＮＤ回路５３ｂ、５３ｄの出力するデコード信
号Ｔ2 、Ｔ4 はＨレベルとなる。
【００８５】すなわち、偶数番目のワード線に対応する
デコード信号と奇数番目のワード線に対応するデコード
信号とが、選択制御回路５０６の出力信号Ａ，Ｂによっ
て異なる値に強制的に設定される。
デコード信号と奇数番目のワード線に対応するデコード
信号とが、選択制御回路５０６の出力信号Ａ，Ｂによっ
て異なる値に強制的に設定される。
【００８６】昇圧回路５０８は、４つの２入力ＮＡＮＤ
回路５４ａ、５４ｂ、５４ｃ、５４ｄと、図１２に示す
従来例と同じレベルシフタ１２８とを備える。
回路５４ａ、５４ｂ、５４ｃ、５４ｄと、図１２に示す
従来例と同じレベルシフタ１２８とを備える。
【００８７】ＮＡＮＤ回路５４ａは、プリデコーダ５０
７におけるＮＡＮＤ回路５３ａの出力Ｔ1 を入力に受け
る。ＮＡＮＤ回路５４ｂは、プリデコーダ５０７におけ
るＮＡＮＤ回路５３ｂの出力Ｔ2 を入力に受ける。ＮＡ
ＮＤ回路５４ｃは、プリデコーダ５０７におけるＮＡＮ
Ｄ回路５３ｃの出力Ｔ3 を入力に受ける。ＮＡＮＤ回路
５４ｄは、プリデコーダ５０７におけるＮＡＮＤ回路５
３ｄの出力Ｔ4 を入力に受ける。さらに各ＮＡＮＤ回路
５４ａ、５４ｂ、５４ｃ、５４ｄには、φW 発生回路１
２５の出力したワード線駆動原信号φW が入力される。
７におけるＮＡＮＤ回路５３ａの出力Ｔ1 を入力に受け
る。ＮＡＮＤ回路５４ｂは、プリデコーダ５０７におけ
るＮＡＮＤ回路５３ｂの出力Ｔ2 を入力に受ける。ＮＡ
ＮＤ回路５４ｃは、プリデコーダ５０７におけるＮＡＮ
Ｄ回路５３ｃの出力Ｔ3 を入力に受ける。ＮＡＮＤ回路
５４ｄは、プリデコーダ５０７におけるＮＡＮＤ回路５
３ｄの出力Ｔ4 を入力に受ける。さらに各ＮＡＮＤ回路
５４ａ、５４ｂ、５４ｃ、５４ｄには、φW 発生回路１
２５の出力したワード線駆動原信号φW が入力される。
【００８８】各ＮＡＮＤ回路５４ａ、５４ｂ、５４ｃ、
５４ｄの出力に対応して１つのレベルシフタ１２８が接
続する。
５４ｄの出力に対応して１つのレベルシフタ１２８が接
続する。
【００８９】プリデコーダ５０７の出力であるデコード
信号Ｔ1 、Ｔ2 、Ｔ3 、Ｔ4 のうちＬレベルのものにつ
いては、ＮＡＮＤ回路５４ａ、５４ｂ、５４ｃ、５４ｄ
のうち対応するものを介してレベルシフタ１２８で活性
化されワード線駆動電圧Ｖppの電圧レベルの信号とな
る。この場合、テストモードが指定されているので、図
１ないし図３の実施の形態１および２に関連して既に説
明したように、ワード線駆動電圧Ｖppには外部電源電圧
ＶCCQ が印加されている。一方、プリデコーダ５０７の
出力であるデコード信号Ｔ1 、Ｔ2 、Ｔ3 、Ｔ4 のうち
Ｈレベルのものについては、対応するレベルシフタ１２
８の出力信号は非活性化状態にある。したがって、この
実施の形態３では、選択制御回路５０６の制御により、
１本おきのワード線がバーインされる。
信号Ｔ1 、Ｔ2 、Ｔ3 、Ｔ4 のうちＬレベルのものにつ
いては、ＮＡＮＤ回路５４ａ、５４ｂ、５４ｃ、５４ｄ
のうち対応するものを介してレベルシフタ１２８で活性
化されワード線駆動電圧Ｖppの電圧レベルの信号とな
る。この場合、テストモードが指定されているので、図
１ないし図３の実施の形態１および２に関連して既に説
明したように、ワード線駆動電圧Ｖppには外部電源電圧
ＶCCQ が印加されている。一方、プリデコーダ５０７の
出力であるデコード信号Ｔ1 、Ｔ2 、Ｔ3 、Ｔ4 のうち
Ｈレベルのものについては、対応するレベルシフタ１２
８の出力信号は非活性化状態にある。したがって、この
実施の形態３では、選択制御回路５０６の制御により、
１本おきのワード線がバーインされる。
【００９０】昇圧回路５０８の出力信号φW1、φW2、φ
W3、φW4はワードドライバ１０４に伝達される。
W3、φW4はワードドライバ１０４に伝達される。
【００９１】［実施の形態４］図８は、図４のワード線
駆動信号発生回路５０５およびワードドライバ１０４の
変形例を示すブロック図である。図８においては、ワー
ド線駆動信号発生回路５０９は、図５の選択制御回路５
０６とプリデコーダ５０７とを備える。
駆動信号発生回路５０５およびワードドライバ１０４の
変形例を示すブロック図である。図８においては、ワー
ド線駆動信号発生回路５０９は、図５の選択制御回路５
０６とプリデコーダ５０７とを備える。
【００９２】ワード線駆動信号発生回路５０９の出力信
号は、図７におけるＮＡＮＤ回路５３ａ、５３ｂ、５３
ｃ、５３ｄの出力するデコード信号Ｔ1 、Ｔ2 、Ｔ3 、
Ｔ4であり、これらの信号は図９にその具体的構成が示
されるワードドライバ５１０に入力する。
号は、図７におけるＮＡＮＤ回路５３ａ、５３ｂ、５３
ｃ、５３ｄの出力するデコード信号Ｔ1 、Ｔ2 、Ｔ3 、
Ｔ4であり、これらの信号は図９にその具体的構成が示
されるワードドライバ５１０に入力する。
【００９３】図９におけるワードドライバ５１０は、内
部電源電圧回路５０１からワード線駆動電圧Ｖppが、電
源として供給される。図９において、ワード線ＷＬ１
は、ＮチャネルＭＯＳトランジスタＮＴ５２とＰチャネ
ルＭＯＳトランジスタＰＴ５２との接続点であるノード
３０と接続される。ＰチャネルＭＯＳトランジスタＰＴ
５２はＶpp電源ノード４とノード３０との間に接続さ
れ、ＮチャネルＭＯＳトランジスタＮＴ５２は、ノード
３０と接地ノードとの間に接続される。ＰチャネルＭＯ
ＳトランジスタＰＴ５２とＮチャネルＭＯＳトランジス
タＮＴ５２のゲートは、ＮチャネルＭＯＳトランジスタ
ＮＴ５３との接続点であるノード３１で接続される。Ｐ
チャネルＭＯＳトランジスタＰＴ５３，ＰＴ５４は、Ｖ
pp電源ノード４とノード３１との間に並列に接続され
る。ＰチャネルＭＯＳトランジスタＰＴ５３のゲートは
ノード３０と接続される。ＰチャネルＭＯＳトランジス
タＰＴ５４のゲートには、プリチャージ電圧をかける。
ＮチャネルＭＯＳトランジスタＮＴ５３は行デコーダ１
０３の出力したデコード信号を入力し、そのゲートには
図７に示すプリデコーダ５０７の出力信号Ｔ1 を受け
る。
部電源電圧回路５０１からワード線駆動電圧Ｖppが、電
源として供給される。図９において、ワード線ＷＬ１
は、ＮチャネルＭＯＳトランジスタＮＴ５２とＰチャネ
ルＭＯＳトランジスタＰＴ５２との接続点であるノード
３０と接続される。ＰチャネルＭＯＳトランジスタＰＴ
５２はＶpp電源ノード４とノード３０との間に接続さ
れ、ＮチャネルＭＯＳトランジスタＮＴ５２は、ノード
３０と接地ノードとの間に接続される。ＰチャネルＭＯ
ＳトランジスタＰＴ５２とＮチャネルＭＯＳトランジス
タＮＴ５２のゲートは、ＮチャネルＭＯＳトランジスタ
ＮＴ５３との接続点であるノード３１で接続される。Ｐ
チャネルＭＯＳトランジスタＰＴ５３，ＰＴ５４は、Ｖ
pp電源ノード４とノード３１との間に並列に接続され
る。ＰチャネルＭＯＳトランジスタＰＴ５３のゲートは
ノード３０と接続される。ＰチャネルＭＯＳトランジス
タＰＴ５４のゲートには、プリチャージ電圧をかける。
ＮチャネルＭＯＳトランジスタＮＴ５３は行デコーダ１
０３の出力したデコード信号を入力し、そのゲートには
図７に示すプリデコーダ５０７の出力信号Ｔ1 を受け
る。
【００９４】ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４
のうち、デコード信号Ｔ1 、Ｔ2 、Ｔ3 、Ｔ4 でＨレベ
ルのものについて対応するワード線が内部電源電圧回路
５０１からのワード線駆動電圧Ｖppにより活性化され
る。
のうち、デコード信号Ｔ1 、Ｔ2 、Ｔ3 、Ｔ4 でＨレベ
ルのものについて対応するワード線が内部電源電圧回路
５０１からのワード線駆動電圧Ｖppにより活性化され
る。
【００９５】この実施の形態４においても、選択制御回
路５０６の制御により、１本おきのワード線がバーイン
される。
路５０６の制御により、１本おきのワード線がバーイン
される。
【００９６】以上のように本発明では、ＤＲＡＭの例で
説明したが、スタティックＲＡＭ、ＲＯＭ等昇圧ワード
線を有するすべてのメモリに適用できる。また上記実施
例は、ワード線を１本おきに選択駆動したが、ワード線
を４本に１本おき、８本に１本おきに駆動することも可
能である。ただし、この場合は効果が劣ることとなる。
説明したが、スタティックＲＡＭ、ＲＯＭ等昇圧ワード
線を有するすべてのメモリに適用できる。また上記実施
例は、ワード線を１本おきに選択駆動したが、ワード線
を４本に１本おき、８本に１本おきに駆動することも可
能である。ただし、この場合は効果が劣ることとなる。
【００９７】さらに、本発明では、バーンイン試験の効
果について述べたが、動作時におけるメモリ保持特性試
験（いわゆるディスターブ試験）においても、複数のワ
ード線を同時に選択することは有効であり、本発明をこ
の目的で適用できる。
果について述べたが、動作時におけるメモリ保持特性試
験（いわゆるディスターブ試験）においても、複数のワ
ード線を同時に選択することは有効であり、本発明をこ
の目的で適用できる。
【００９８】
【発明の効果】以上のように、請求項１に係る半導体記
憶装置は、テストモードの指定時に、内部電源電圧回路
の出力に外部電源の供給電圧を印加した電圧を供給する
電圧切換手段と、同じくテストモードの指定時に、ワー
ド線を複数同時に選択し、電圧切換手段の出力により選
択したワード線を駆動するワード線選択駆動手段とを備
えるように構成している。よって、バーンイン試験等に
おいて、同時に選択した複数のワード線に安定した高電
圧ストレスを印加することができるので、テスト時間を
大幅に短縮することおよび所望の電圧ストレスを選択し
たワード線に印加することができる。
憶装置は、テストモードの指定時に、内部電源電圧回路
の出力に外部電源の供給電圧を印加した電圧を供給する
電圧切換手段と、同じくテストモードの指定時に、ワー
ド線を複数同時に選択し、電圧切換手段の出力により選
択したワード線を駆動するワード線選択駆動手段とを備
えるように構成している。よって、バーンイン試験等に
おいて、同時に選択した複数のワード線に安定した高電
圧ストレスを印加することができるので、テスト時間を
大幅に短縮することおよび所望の電圧ストレスを選択し
たワード線に印加することができる。
【００９９】請求項２に係る発明に従えば、電圧切換手
段は、テストモードを指定するテスト指示信号を受けて
テストモードであるか通常動作モードであるかを判別
し、その結果に応じて、内部電源電圧回路の出力に外部
電源の供給電圧を選択的に印加するように構成している
ため、確実に、通常動作モードの指定時には、内部電源
電圧回路の出力をそのまま供給し、かつテストモードの
指定時には、通常動作モード時よりも高い電圧を供給す
ることができる。
段は、テストモードを指定するテスト指示信号を受けて
テストモードであるか通常動作モードであるかを判別
し、その結果に応じて、内部電源電圧回路の出力に外部
電源の供給電圧を選択的に印加するように構成している
ため、確実に、通常動作モードの指定時には、内部電源
電圧回路の出力をそのまま供給し、かつテストモードの
指定時には、通常動作モード時よりも高い電圧を供給す
ることができる。
【０１００】請求項３に係る発明に従えば、電圧切換手
段は、テスト指示信号に応じて、所定の電圧を発生する
電圧発生手段と、この電圧の制御を受けて、内部電源電
圧回路の出力に外部電源の供給電圧を選択的に印加する
手段とを含むように構成しているため、確実に、通常動
作モードの指定時には、内部電源電圧回路の出力を供給
し、かつテストモードの指定時には、通常動作モード時
よりも高い電圧を供給することができる。
段は、テスト指示信号に応じて、所定の電圧を発生する
電圧発生手段と、この電圧の制御を受けて、内部電源電
圧回路の出力に外部電源の供給電圧を選択的に印加する
手段とを含むように構成しているため、確実に、通常動
作モードの指定時には、内部電源電圧回路の出力を供給
し、かつテストモードの指定時には、通常動作モード時
よりも高い電圧を供給することができる。
【０１０１】請求項４に係る発明に従えば、電圧発生手
段は、テスト指示信号とクロック信号とを用いて、テス
トモードの指定時に、電荷を蓄積して、所定の電圧を発
生するように構成しているため、外部から容易にテスト
モード状態に入ったことを判別することができる。
段は、テスト指示信号とクロック信号とを用いて、テス
トモードの指定時に、電荷を蓄積して、所定の電圧を発
生するように構成しているため、外部から容易にテスト
モード状態に入ったことを判別することができる。
【０１０２】請求項５に係る発明に従えば、ワード線選
択駆動手段は、テスト指示信号とワード線の選択の態様
を指定する信号とを受けて、選択するワード線を指定す
る選択信号を発生し、その選択信号に基づき、選択する
ワード線の内部行アドレス信号を解読し、その解読結果
を受けて、選択したワード線に対応するワード線駆動原
信号を電圧切換手段の出力で昇圧して駆動すべきワード
線のワード線駆動信号を生成するように構成している。
よって、テストモードの指定時に、容易に外部から駆動
する複数のワード線を選択することができ、かつ確実
に、選択したワード線を通常動作モードの指定時よりも
高電圧の条件下におくことができる。
択駆動手段は、テスト指示信号とワード線の選択の態様
を指定する信号とを受けて、選択するワード線を指定す
る選択信号を発生し、その選択信号に基づき、選択する
ワード線の内部行アドレス信号を解読し、その解読結果
を受けて、選択したワード線に対応するワード線駆動原
信号を電圧切換手段の出力で昇圧して駆動すべきワード
線のワード線駆動信号を生成するように構成している。
よって、テストモードの指定時に、容易に外部から駆動
する複数のワード線を選択することができ、かつ確実
に、選択したワード線を通常動作モードの指定時よりも
高電圧の条件下におくことができる。
【０１０３】請求項６に係る発明に従えば、ワード線選
択駆動手段は、テスト指示信号とワード線の選択の態様
を指定する信号とを受けて、選択するワード線を指定す
る選択信号を発生し、その選択信号に基づき、選択する
ワード線の内部行アドレス信号を解読し、その解読結果
を受けて、駆動すべきワード線に電圧切換手段の出力に
より電圧を供給するように構成している。よって、テス
トモードの指定時に、容易に外部から駆動する複数のワ
ード線を選択することができ、かつ確実に、選択したワ
ード線を通常動作モードの指定時よりも高電圧の条件下
におくことができる。
択駆動手段は、テスト指示信号とワード線の選択の態様
を指定する信号とを受けて、選択するワード線を指定す
る選択信号を発生し、その選択信号に基づき、選択する
ワード線の内部行アドレス信号を解読し、その解読結果
を受けて、駆動すべきワード線に電圧切換手段の出力に
より電圧を供給するように構成している。よって、テス
トモードの指定時に、容易に外部から駆動する複数のワ
ード線を選択することができ、かつ確実に、選択したワ
ード線を通常動作モードの指定時よりも高電圧の条件下
におくことができる。
【０１０４】請求項７に係る発明に従えば、ワード線を
１本おきに選択することができるため、バーンイン試験
等の試験時間を大幅に短縮することができる。
１本おきに選択することができるため、バーンイン試験
等の試験時間を大幅に短縮することができる。
【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示す概略ブロック図である。
体構成を示す概略ブロック図である。
【図２】 本発明の実施の形態１のＤＲＡＭにおけるワ
ード線駆動電圧を発生する内部電源電圧回路の構成を具
体的に示す図である。
ード線駆動電圧を発生する内部電源電圧回路の構成を具
体的に示す図である。
【図３】 本発明の実施の形態２のＤＲＡＭにおけるワ
ード線駆動電圧を発生する内部電源電圧回路の構成を具
体的に示す図である。
ード線駆動電圧を発生する内部電源電圧回路の構成を具
体的に示す図である。
【図４】 本発明の実施の形態３によるＤＲＡＭの全体
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【図５】 本発明の実施の形態３のＤＲＡＭにおけるワ
ード線駆動信号発生回路の構成を概略的に示す図であ
る。
ード線駆動信号発生回路の構成を概略的に示す図であ
る。
【図６】 本発明の実施の形態３の選択制御回路の回路
構成を示す図である。
構成を示す図である。
【図７】 本発明の実施の形態３のプリデコーダと昇圧
回路との具体的な構成を示す図である。
回路との具体的な構成を示す図である。
【図８】 本発明の実施の形態４のＤＲＡＭにおけるワ
ード線駆動信号発生回路とワードドライバの構成を示す
ブロック図である。
ード線駆動信号発生回路とワードドライバの構成を示す
ブロック図である。
【図９】 本発明の実施の形態４のワードドライバの回
路構成を示す図である。
路構成を示す図である。
【図１０】 従来のＤＲＡＭの構成を示すブロック図で
ある。
ある。
【図１１】 従来の内部電源電圧回路の構成を示す回路
図である。
図である。
【図１２】 従来のワード線駆動信号発生回路の構成を
示すブロック図である。
示すブロック図である。
【図１３】 従来のワード線駆動信号発生回路の構成を
示す回路図である。
示す回路図である。
【図１４】 従来の行デコーダとワードドライバとの構
成を示すブロック図である。
成を示すブロック図である。
【図１５】 従来のワードドライバの構成を示す回路図
である。
である。
１ ＶCC電源ノード、４ Ｖpp電源ノード、５ ＶCCQ
電源ノード、１０２アドレスバッファ、１０３ 行デコ
ーダ、１０４，５１０ ワードドライバ、１０５，５０
５，５０９ ワード線駆動信号発生回路、１０６，５０
１ 内部電源電圧回路、１０７ Ｖpp発生回路、１２５
φW 発生回路、５０２ 電圧切換回路、５０３ 電圧
発生回路、５０６ 選択制御回路、５０７ プリデコー
ダ、５０８ 昇圧回路、ＮＴ１，ＮＴ２，ＮＴ５，ＮＴ
６，ＮＴ１０，ＮＴ１１，ＮＴ２０〜ＮＴ３１，ＮＴ５
０，ＮＴ５１，ＮＴ５２，ＮＴ５３ ＮチャンルＭＯＳ
トランジスタ、ＰＴ１，ＰＴ２，ＰＴ５０，ＰＴ５２，
ＰＴ５３，ＰＴ５４ ＰチャネルＭＯＳトランジスタ、
４０ａ〜４０ｄ，５０ａ，５１ａ，５１ｂ，５２ａ〜５
２ｄ，５３ａ〜５３ｄ，５４ａ〜５４ｄ ＮＡＮＤ回
路、Ｒ５０，Ｒ５１高抵抗素子、Ｃ1 コンデンサ、Ｃ0
安定化容量、１０ａ，５１ａ，６０ａ，６０ｂ，７０
ａ インバータ、１２０，１２１，５０４ チャージポ
ンプ回路、１２８ レベルシフタ、１２２ 電圧制御回
路。
電源ノード、１０２アドレスバッファ、１０３ 行デコ
ーダ、１０４，５１０ ワードドライバ、１０５，５０
５，５０９ ワード線駆動信号発生回路、１０６，５０
１ 内部電源電圧回路、１０７ Ｖpp発生回路、１２５
φW 発生回路、５０２ 電圧切換回路、５０３ 電圧
発生回路、５０６ 選択制御回路、５０７ プリデコー
ダ、５０８ 昇圧回路、ＮＴ１，ＮＴ２，ＮＴ５，ＮＴ
６，ＮＴ１０，ＮＴ１１，ＮＴ２０〜ＮＴ３１，ＮＴ５
０，ＮＴ５１，ＮＴ５２，ＮＴ５３ ＮチャンルＭＯＳ
トランジスタ、ＰＴ１，ＰＴ２，ＰＴ５０，ＰＴ５２，
ＰＴ５３，ＰＴ５４ ＰチャネルＭＯＳトランジスタ、
４０ａ〜４０ｄ，５０ａ，５１ａ，５１ｂ，５２ａ〜５
２ｄ，５３ａ〜５３ｄ，５４ａ〜５４ｄ ＮＡＮＤ回
路、Ｒ５０，Ｒ５１高抵抗素子、Ｃ1 コンデンサ、Ｃ0
安定化容量、１０ａ，５１ａ，６０ａ，６０ｂ，７０
ａ インバータ、１２０，１２１，５０４ チャージポ
ンプ回路、１２８ レベルシフタ、１２２ 電圧制御回
路。
Claims (7)
- 【請求項１】 複数の行および列からなるマトリックス
状に配列した複数のメモリセルと、 前記メモリセルの前記複数の行にそれぞれ接続された複
数のワード線と、 前記複数のワード線の各々に駆動電圧を供給する内部電
源電圧回路と、 前記メモリセルのデータを出力する出力回路用の電圧を
供給する外部電源と、 通常モードの指定時に、前記内部電源電圧回路の出力を
選択して供給する第１の状態と、テストモードの指定時
に、前記内部電源電圧回路の出力に前記外部電源の供給
電圧を印加した電圧を選択して供給する第２の状態とを
切換える電圧切換手段と、 テストモードの指定時に、前記複数のワード線のうち複
数のものを同時に選択して前記電圧切換手段の出力によ
り駆動するワード線選択駆動手段とを備えた、半導体記
憶装置。 - 【請求項２】 前記電圧切換手段は、 前記テストモードを指定するためのテスト指示信号に応
答して、前記第１の状態と前記第２の状態とを判別する
第１のスイッチング手段と、 前記第１のスイッチング手段の前記第２の状態を判別す
る出力に応答して、前記内部電源電圧回路の出力に、前
記出力回路用の外部電源の供給電圧を印加する第２のス
イッチング手段とを含む、請求項１記載の半導体記憶装
置。 - 【請求項３】 前記電圧切換手段は、 前記テストモードを指定するためのテスト指示信号に応
答して、所定の電圧を発生する電圧発生手段と、 前記電圧発生手段の出力により制御されて、前記内部電
源電圧回路の出力に前記出力回路用の外部電源の供給電
圧を印加する第３のスイッチング手段とを含む、請求項
１記載の半導体記憶装置。 - 【請求項４】 前記電圧発生手段は、 前記テスト指示信号とクロック信号との論理演算を行な
い、判別信号を出力する論理演算手段と、 前記判別信号に応じて、電荷を蓄積して、前記所定の電
圧を発生するチャージポンプ回路とを含む、請求項３記
載の半導体記憶装置。 - 【請求項５】 前記ワード線選択駆動手段は、 テストモードを指定するためのテスト指示信号とワード
線の選択の態様を指定する信号とを受けて、選択するワ
ード線を指定する選択信号を生成する選択制御手段と、 前記テスト指示信号と前記選択信号に基づき、選択すべ
きワード線の内部行アドレス信号を解読するプリデコー
ド手段と、 前記プリデコード手段の出力に基づいて、駆動すべきワ
ード線に与えられるワード線駆動原信号を前記電圧切換
手段の出力により昇圧する昇圧手段とを含む、請求項１
記載の半導体記憶装置。 - 【請求項６】 前記ワード線選択駆動手段は、 テストモードを指定するためのテスト指示信号とワード
線の選択の態様を指定する信号を受けて、選択するワー
ド線を指定する選択信号を生成する選択制御手段と、 前記テスト指示信号と前記選択信号に基づき、選択すべ
きワード線の内部行アドレス信号を解読するプリデコー
ド手段と、 前記プリデコード手段の出力を受けて、駆動すべきワー
ド線に前記電圧切換手段の出力により電圧を供給する駆
動手段とを含む、請求項１記載の半導体記憶装置。 - 【請求項７】 前記ワード線選択駆動手段は、前記複数
のワード線を１本おきに選択することを特徴とする、請
求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8132069A JPH09320296A (ja) | 1996-05-27 | 1996-05-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8132069A JPH09320296A (ja) | 1996-05-27 | 1996-05-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09320296A true JPH09320296A (ja) | 1997-12-12 |
Family
ID=15072795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8132069A Withdrawn JPH09320296A (ja) | 1996-05-27 | 1996-05-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09320296A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100307291B1 (ko) * | 1998-09-11 | 2001-11-30 | 김영환 | 반도체메모리의번-인모드제어회로 |
| US6333517B1 (en) | 1999-01-12 | 2001-12-25 | Nec Corporation | Semiconductor integrated circuit device equipped with power make-up circuit used in burn-in test after packaging and method for testing the same |
| KR100324014B1 (ko) * | 1998-05-25 | 2002-05-13 | 박종섭 | 웨이퍼레벨번-인테스트에의한테스트시간절감회로및그방법 |
| JP2002298599A (ja) * | 2001-03-30 | 2002-10-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002329399A (ja) * | 2001-04-27 | 2002-11-15 | Oki Electric Ind Co Ltd | ワード線駆動回路 |
| JP4565716B2 (ja) * | 2000-08-30 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8780617B2 (en) | 2011-12-08 | 2014-07-15 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of performing burn-in test on the same |
-
1996
- 1996-05-27 JP JP8132069A patent/JPH09320296A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324014B1 (ko) * | 1998-05-25 | 2002-05-13 | 박종섭 | 웨이퍼레벨번-인테스트에의한테스트시간절감회로및그방법 |
| KR100307291B1 (ko) * | 1998-09-11 | 2001-11-30 | 김영환 | 반도체메모리의번-인모드제어회로 |
| US6333517B1 (en) | 1999-01-12 | 2001-12-25 | Nec Corporation | Semiconductor integrated circuit device equipped with power make-up circuit used in burn-in test after packaging and method for testing the same |
| US6614254B2 (en) | 1999-01-12 | 2003-09-02 | Nec Corporation | Method for testing semiconductor integrated circuit device equipped with power make-up circuit used in burn-in test |
| JP4565716B2 (ja) * | 2000-08-30 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2002298599A (ja) * | 2001-03-30 | 2002-10-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP4656747B2 (ja) * | 2001-03-30 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2002329399A (ja) * | 2001-04-27 | 2002-11-15 | Oki Electric Ind Co Ltd | ワード線駆動回路 |
| US8780617B2 (en) | 2011-12-08 | 2014-07-15 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of performing burn-in test on the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |