JPH10241398A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH10241398A JPH10241398A JP9046077A JP4607797A JPH10241398A JP H10241398 A JPH10241398 A JP H10241398A JP 9046077 A JP9046077 A JP 9046077A JP 4607797 A JP4607797 A JP 4607797A JP H10241398 A JPH10241398 A JP H10241398A
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- Japan
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- circuit
- semiconductor memory
- address
- memory device
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 不良箇所を切り離して使用する際、不良切り
離しの容量を減らし得る半導体メモリ装置を提供するこ
と。 【解決手段】 この半導体メモリ装置は、不良箇所をク
ラスタ単位で切り離して使用する際、ローアドレス及び
コラムアドレスを混合して変換する変換回路と、変換に
際しての方法及び場所を特定する変換特定回路とを有し
ている。不良ビット線９０５がメインワードデコーダ列
９０１の右側にあると、変換特定回路によって特定され
た変換回路では２つのサブアレイに関するＸ及びＹの最
上位のアドレスを入れ換え、Ｘの最上位のアドレスとし
て１の部分が不良クラスタであることを示す部分の切断
ヒューズ３０１を切断する。これにより、論理的にはＸ
の最上位アドレスとして１の部分が無効となり、物理的
には右側となるＹの最上位アドレスとして１の無効部分
３０２が無効となる。
離しの容量を減らし得る半導体メモリ装置を提供するこ
と。 【解決手段】 この半導体メモリ装置は、不良箇所をク
ラスタ単位で切り離して使用する際、ローアドレス及び
コラムアドレスを混合して変換する変換回路と、変換に
際しての方法及び場所を特定する変換特定回路とを有し
ている。不良ビット線９０５がメインワードデコーダ列
９０１の右側にあると、変換特定回路によって特定され
た変換回路では２つのサブアレイに関するＸ及びＹの最
上位のアドレスを入れ換え、Ｘの最上位のアドレスとし
て１の部分が不良クラスタであることを示す部分の切断
ヒューズ３０１を切断する。これにより、論理的にはＸ
の最上位アドレスとして１の部分が無効となり、物理的
には右側となるＹの最上位アドレスとして１の無効部分
３０２が無効となる。
Description
【０００１】
【発明の属する技術分野】本発明は、主として不良箇所
を切り離して使用する半導体メモリ装置であって、詳し
くは不良切り離しの容量を減化させた半導体メモリ装置
に関する。
を切り離して使用する半導体メモリ装置であって、詳し
くは不良切り離しの容量を減化させた半導体メモリ装置
に関する。
【０００２】
【従来の技術】従来、一般に半導体メモリ装置では大容
量化に伴って歩留りが低下しているが、このような問題
を対策するために、不良アドレスを避けて使用すること
が提案されている。こうした半導体メモリとしては、例
えば特開平８−１０２５２９号公報に開示された半導体
記憶装置が挙げられる。
量化に伴って歩留りが低下しているが、このような問題
を対策するために、不良アドレスを避けて使用すること
が提案されている。こうした半導体メモリとしては、例
えば特開平８−１０２５２９号公報に開示された半導体
記憶装置が挙げられる。
【０００３】図９は、この半導体記憶装置のセルアレイ
配置を示したものである。この半導体記憶装置では、メ
インワード線及びサブワード線から成る２重ワード線方
式のＤＲＡＭ（ダイナミックランダムアクセスメモリ）
となっている。ここでワード線の選択は、センスアンプ
列９０７間のメインワードデコーダ列９０１及びサブワ
ードデコーダ列９０２でローアドレスに基づいて行われ
る。サブワードデコーダ列９０２に対するメインワード
デコーダ列９０１内には、図１０に示されるように切断
ヒューズ３０１が設けられており、この切断ヒューズ３
０１を切断することにより、メインワードデコーダ列９
０１から出力されるメインワード線ＭＷＬに繋がるワー
ド線及びそれに繋がるメモリセルを無効とする。この切
断ヒューズ３０１に関する切断が成立しているか否か
は、外部からロールコールテストにより読み出すことが
できる。ロールコールテストモードでは、ワイアードＯ
Ｒの論理で接続されたロールコール信号ＲＣＸがローレ
ベルに引き落とされることが検出される。そこでＤＲＡ
Ｍの使用者は、先ずロールコールテストを行い、不良ク
ラスタのローアドレスを不良アドレスのテーブルに登録
してから使用する。ＤＲＡＭでは、不良ビット９０３に
関しては該当する１つの不良クラスタ９０４を無効とす
るだけで済むが、不良ビット線９０５が存在する場合に
は２つのサブアレイに跨がる大量の不良クラスタ９０６
が無効となる。
配置を示したものである。この半導体記憶装置では、メ
インワード線及びサブワード線から成る２重ワード線方
式のＤＲＡＭ（ダイナミックランダムアクセスメモリ）
となっている。ここでワード線の選択は、センスアンプ
列９０７間のメインワードデコーダ列９０１及びサブワ
ードデコーダ列９０２でローアドレスに基づいて行われ
る。サブワードデコーダ列９０２に対するメインワード
デコーダ列９０１内には、図１０に示されるように切断
ヒューズ３０１が設けられており、この切断ヒューズ３
０１を切断することにより、メインワードデコーダ列９
０１から出力されるメインワード線ＭＷＬに繋がるワー
ド線及びそれに繋がるメモリセルを無効とする。この切
断ヒューズ３０１に関する切断が成立しているか否か
は、外部からロールコールテストにより読み出すことが
できる。ロールコールテストモードでは、ワイアードＯ
Ｒの論理で接続されたロールコール信号ＲＣＸがローレ
ベルに引き落とされることが検出される。そこでＤＲＡ
Ｍの使用者は、先ずロールコールテストを行い、不良ク
ラスタのローアドレスを不良アドレスのテーブルに登録
してから使用する。ＤＲＡＭでは、不良ビット９０３に
関しては該当する１つの不良クラスタ９０４を無効とす
るだけで済むが、不良ビット線９０５が存在する場合に
は２つのサブアレイに跨がる大量の不良クラスタ９０６
が無効となる。
【０００４】一方、他の歩留り低下の対策としては、特
開平７−８５６９６号公報に開示された半導体記憶装置
が挙げられる。この半導体記憶装置は、図１１に示され
るように２重ワード線方式でなく、そのブロック配置に
おいて不良品のアドレスを変換して１／４の容量のメモ
リとして使用するＤＲＡＭとなっている。
開平７−８５６９６号公報に開示された半導体記憶装置
が挙げられる。この半導体記憶装置は、図１１に示され
るように２重ワード線方式でなく、そのブロック配置に
おいて不良品のアドレスを変換して１／４の容量のメモ
リとして使用するＤＲＡＭとなっている。
【０００５】このＤＲＡＭのローアドレス系回路は、図
１２に示されるようにアドレス変換回路１２０１を有す
る構成となっているが、ここではＸ、Ｙそれぞれの最上
位アドレスが（０、０）及び（０、１）の場所に不良ビ
ットがある場合、（１、０）のサブアレイのみを有効と
し、このアドレスを外部からは（０、０）と見えるよう
にアドレス変換回路１２０１においてアドレス変換を行
い、１／４の容量として使うようになっている。
１２に示されるようにアドレス変換回路１２０１を有す
る構成となっているが、ここではＸ、Ｙそれぞれの最上
位アドレスが（０、０）及び（０、１）の場所に不良ビ
ットがある場合、（１、０）のサブアレイのみを有効と
し、このアドレスを外部からは（０、０）と見えるよう
にアドレス変換回路１２０１においてアドレス変換を行
い、１／４の容量として使うようになっている。
【０００６】
【発明が解決しようとする課題】上述した特開平８−１
０２５２９号公報に開示された半導体記憶装置において
不良箇所を切り離して使用する場合、不良ビット線があ
ると大量の不良クラスタが生じて使用可能な状態の容量
が減少してしまうという問題がある。
０２５２９号公報に開示された半導体記憶装置において
不良箇所を切り離して使用する場合、不良ビット線があ
ると大量の不良クラスタが生じて使用可能な状態の容量
が減少してしまうという問題がある。
【０００７】又、特開平７−８５６９６号公報に開示さ
れた半導体記憶装置において不良箇所を切り離して使用
する場合、ここでも容量を１／４として用いるため、容
量が大幅に減少してしまうという問題がある。
れた半導体記憶装置において不良箇所を切り離して使用
する場合、ここでも容量を１／４として用いるため、容
量が大幅に減少してしまうという問題がある。
【０００８】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、不良箇所を切り離
して使用する際、不良切り離しの容量を減らし得る半導
体メモリ装置を提供することにある。
なされたもので、その技術的課題は、不良箇所を切り離
して使用する際、不良切り離しの容量を減らし得る半導
体メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、不良箇
所をクラスタ単位で切り離して使用する半導体メモリ装
置において、ローアドレス及びコラムアドレスを混合し
て変換する変換回路と、変換に際しての方法及び場所を
特定する変換特定回路とを有する半導体メモリ装置が得
られる。
所をクラスタ単位で切り離して使用する半導体メモリ装
置において、ローアドレス及びコラムアドレスを混合し
て変換する変換回路と、変換に際しての方法及び場所を
特定する変換特定回路とを有する半導体メモリ装置が得
られる。
【００１０】又、本発明によれば、上記半導体メモリ装
置において、変換特定回路はリフレッシュモードにおい
て変換回路の変換機能を非活性とする半導体メモリ装置
が得られる。
置において、変換特定回路はリフレッシュモードにおい
て変換回路の変換機能を非活性とする半導体メモリ装置
が得られる。
【００１１】更に、本発明によれば、上記半導体メモリ
装置において、変換特定回路の出力に基づいて不良クラ
スタとして切り放した部分の活性化を止める活性化防止
回路を備えた半導体メモリ装置が得られる。
装置において、変換特定回路の出力に基づいて不良クラ
スタとして切り放した部分の活性化を止める活性化防止
回路を備えた半導体メモリ装置が得られる。
【００１２】
【発明の実施の形態】以下に実施例を挙げ、本発明の半
導体メモリ装置について、図面を参照して詳細に説明す
る。
導体メモリ装置について、図面を参照して詳細に説明す
る。
【００１３】最初に、本発明の半導体メモリ装置の基本
機能を簡単に説明する。この半導体メモリ装置は、不良
箇所をクラスタ単位で切り離して使用する際、ローアド
レス及びコラムアドレスを混合して変換する変換回路
と、変換に際しての方法及び場所を特定する変換特定回
路とを有している。ここで、変換特定回路はリフレッシ
ュモードにおいて変換回路の変換機能を非活性とし、更
に、変換特定回路の出力に基づいて不良クラスタとして
切り放した部分の活性化を止める活性化防止回路を備え
ている。
機能を簡単に説明する。この半導体メモリ装置は、不良
箇所をクラスタ単位で切り離して使用する際、ローアド
レス及びコラムアドレスを混合して変換する変換回路
と、変換に際しての方法及び場所を特定する変換特定回
路とを有している。ここで、変換特定回路はリフレッシ
ュモードにおいて変換回路の変換機能を非活性とし、更
に、変換特定回路の出力に基づいて不良クラスタとして
切り放した部分の活性化を止める活性化防止回路を備え
ている。
【００１４】即ち、この半導体メモリ装置では、変換特
定回路によって特定された変換方法に従って変換回路に
おいてローアドレス及びコラムアドレスを混合して変換
し、変換特定回路でリフレッシュモードにおいて変換回
路の変換機能を非活性し、活性化防止回路では変換特定
回路の出力に基づいて不良クラスタとして切り離した部
分の活性化を行わないようにしているので、不良として
切り離す部分を縮小できてメモリ容量が増加され、しか
も不良がショート不良のような活性化すると他に影響を
及ぼすような場合でも問題が生じない。
定回路によって特定された変換方法に従って変換回路に
おいてローアドレス及びコラムアドレスを混合して変換
し、変換特定回路でリフレッシュモードにおいて変換回
路の変換機能を非活性し、活性化防止回路では変換特定
回路の出力に基づいて不良クラスタとして切り離した部
分の活性化を行わないようにしているので、不良として
切り離す部分を縮小できてメモリ容量が増加され、しか
も不良がショート不良のような活性化すると他に影響を
及ぼすような場合でも問題が生じない。
【００１５】図１は、本発明の一実施例に係る半導体メ
モリ装置における不良クラスタの物理的配置の一形態を
示したものである。
モリ装置における不良クラスタの物理的配置の一形態を
示したものである。
【００１６】この半導体メモリ装置では、図示のように
基本構成は図９に示したものに準じるが、ここでワード
線の選択はセンスアンプ列９０７間のコラムデコーダ９
０８を基底とするメインワードデコーダ列９０１及びサ
ブワードデコーダ列９０２でローアドレスに基づいて行
われる。ここでは、不良ビット線９０５がメインワード
デコーダ列９０１の右側にあるため、変換特定回路によ
って特定された変換回路では２つのサブアレイに関する
Ｘ及びＹの最上位のアドレスを入れ換える。そして、Ｘ
の最上位のアドレスとして１の部分が不良クラスタであ
ることを示す部分の切断ヒューズ３０１を切断する。こ
れにより、論理的にはＸの最上位アドレスとして１の部
分が無効となり、物理的には右側，即ち、Ｙの最上位ア
ドレスとして１の無効部分３０２が無効となる。
基本構成は図９に示したものに準じるが、ここでワード
線の選択はセンスアンプ列９０７間のコラムデコーダ９
０８を基底とするメインワードデコーダ列９０１及びサ
ブワードデコーダ列９０２でローアドレスに基づいて行
われる。ここでは、不良ビット線９０５がメインワード
デコーダ列９０１の右側にあるため、変換特定回路によ
って特定された変換回路では２つのサブアレイに関する
Ｘ及びＹの最上位のアドレスを入れ換える。そして、Ｘ
の最上位のアドレスとして１の部分が不良クラスタであ
ることを示す部分の切断ヒューズ３０１を切断する。こ
れにより、論理的にはＸの最上位アドレスとして１の部
分が無効となり、物理的には右側，即ち、Ｙの最上位ア
ドレスとして１の無効部分３０２が無効となる。
【００１７】図２は、本発明の一実施例に係る半導体メ
モリ装置における不良クラスタの物理的配置の他の形態
を示したものである。
モリ装置における不良クラスタの物理的配置の他の形態
を示したものである。
【００１８】この半導体メモリ装置では、図示のように
不良ビット線４０１がメインワードデコーダ列の左側に
あるため、変換特定回路によって特定された変換回路で
は２つのサブアレイに関するＸ及びＹの最上位のアドレ
スを反転して入れ換える。
不良ビット線４０１がメインワードデコーダ列の左側に
あるため、変換特定回路によって特定された変換回路で
は２つのサブアレイに関するＸ及びＹの最上位のアドレ
スを反転して入れ換える。
【００１９】そして、Ｘの最上位のアドレスとして１の
部分が不良クラスタであることを示す部分の切断ヒュー
ズ３０１を切断する。これにより、論理的には上述した
場合と同様にＸの最上位アドレスとして１の部分が無効
となり、物理的には左側，即ち、Ｙの最上位アドレスと
して無効部分４０２が無効となる。
部分が不良クラスタであることを示す部分の切断ヒュー
ズ３０１を切断する。これにより、論理的には上述した
場合と同様にＸの最上位アドレスとして１の部分が無効
となり、物理的には左側，即ち、Ｙの最上位アドレスと
して無効部分４０２が無効となる。
【００２０】図３は、図１で説明した一形態のアドレス
変換を行った場合の不良クラスタの物理的配置を示した
ものである。
変換を行った場合の不良クラスタの物理的配置を示した
ものである。
【００２１】ここでは、アドレス変換により見かけ上の
不良ビット線１０２を含む見かけ上の不良クラスタ１０
１を示している。この見かけ上の不良クラスタ１０１は
アドレス変換を行うと移動するため、不良ビット線９０
５があった場合でもサブアレイの半分は無効とならない
ようにする。
不良ビット線１０２を含む見かけ上の不良クラスタ１０
１を示している。この見かけ上の不良クラスタ１０１は
アドレス変換を行うと移動するため、不良ビット線９０
５があった場合でもサブアレイの半分は無効とならない
ようにする。
【００２２】図４は、こうした場合の半導体記憶装置の
ローアドレス系回路（変換回路）の基本構成を示した回
路図である。
ローアドレス系回路（変換回路）の基本構成を示した回
路図である。
【００２３】このＤＲＡＭではリフレッシュモードにお
いて、１つのローアドレスに接続されるメモリセル全体
がリフレッシュされる。アドレス変換をかけたままでは
１つのサブアレイで２つのワード線が活性化されること
になり、データが失われる。そこで、アドレス変換回路
２０１にはリフレッシュモード信号ＲＦＭＡが入力され
ており、リフレッシュモードではアドレス変換を止めて
いる。
いて、１つのローアドレスに接続されるメモリセル全体
がリフレッシュされる。アドレス変換をかけたままでは
１つのサブアレイで２つのワード線が活性化されること
になり、データが失われる。そこで、アドレス変換回路
２０１にはリフレッシュモード信号ＲＦＭＡが入力され
ており、リフレッシュモードではアドレス変換を止めて
いる。
【００２４】図５は、ローアドレス系回路（変換回路）
に備えられるアドレス変換回路２０１の基本構成を示し
たものである。このアドレス変換回路２０１は、図１や
図２で示した２種類のアドレス変換の選択を変換活性化
信号ＡＣＴ００，…，０ｎが活性化されるか、或いはＡ
ＣＴ１０，…，ＡＣＴ１ｎが活性化されるかで行う。
に備えられるアドレス変換回路２０１の基本構成を示し
たものである。このアドレス変換回路２０１は、図１や
図２で示した２種類のアドレス変換の選択を変換活性化
信号ＡＣＴ００，…，０ｎが活性化されるか、或いはＡ
ＣＴ１０，…，ＡＣＴ１ｎが活性化されるかで行う。
【００２５】変換活性化信号を生成するための変換特定
回路は、例えば図６に示されるものを適用できる。ここ
では、例えば切断ヒューズ３０１を切断するとＡＣＴ０
０が活性化され、不良ビット線が右側で一番下の列のサ
ブアレイにあることを示している。
回路は、例えば図６に示されるものを適用できる。ここ
では、例えば切断ヒューズ３０１を切断するとＡＣＴ０
０が活性化され、不良ビット線が右側で一番下の列のサ
ブアレイにあることを示している。
【００２６】図７は、変換活性化信号を生成するための
変換特定回路の他例に係る基本構成を示したものであ
る。ここでは、サブアレイのブロック選択信号ＢＳＬ
０，…，ｎが入力され、サブアレイ列毎に変換方法を変
更することができることを示している。但し、ブロック
選択信号自体はローアドレスにより生成されているの
で、幾分アクセスが遅くなることがある。
変換特定回路の他例に係る基本構成を示したものであ
る。ここでは、サブアレイのブロック選択信号ＢＳＬ
０，…，ｎが入力され、サブアレイ列毎に変換方法を変
更することができることを示している。但し、ブロック
選択信号自体はローアドレスにより生成されているの
で、幾分アクセスが遅くなることがある。
【００２７】図８は、上述した半導体メモリ装置のメイ
ンワードデコーダの基本構成を示した回路図である。こ
こでは、変換特定回路の出力に基づいて不良クラスタと
して切り離した部分の活性化を行わない活性化防止回路
としての機能を得るべく、右側と左側とのメインワード
線をＭＷＬ０とＭＷＬ１とに分離し、変換活性化信号Ａ
ＣＴ０２，ＡＣＴ１２により選択可能にしている。不良
ビット線にはショート不良もあり、リフレッシュするこ
とにより大電流を流し、他のメモリセルの動作マージン
を害する場合があるが、このような構成とすることによ
り、リフレッシュ時に無効としたセルアレイにリフレッ
シュがかかることを防止できる。
ンワードデコーダの基本構成を示した回路図である。こ
こでは、変換特定回路の出力に基づいて不良クラスタと
して切り離した部分の活性化を行わない活性化防止回路
としての機能を得るべく、右側と左側とのメインワード
線をＭＷＬ０とＭＷＬ１とに分離し、変換活性化信号Ａ
ＣＴ０２，ＡＣＴ１２により選択可能にしている。不良
ビット線にはショート不良もあり、リフレッシュするこ
とにより大電流を流し、他のメモリセルの動作マージン
を害する場合があるが、このような構成とすることによ
り、リフレッシュ時に無効としたセルアレイにリフレッ
シュがかかることを防止できる。
【００２８】
【発明の効果】以上に述べたように、本発明の半導体メ
モリ装置によれば、変換特定回路によって特定された変
換方法に従って変換回路においてローアドレス及びコラ
ムアドレスを混合して変換するようにした上、変換特定
回路でリフレッシュモードにおいて変換回路の変換機能
を非活性し、活性化防止回路では変換特定回路の出力に
基づいて不良クラスタとして切り離した部分の活性化を
行わないようにしているので、不良として切り離す部分
を縮小することができてメモリ容量を増加させることが
可能になり、しかも不良がショート不良のような活性化
すると他に影響を及ぼすような場合でも問題が生じない
ようになる。
モリ装置によれば、変換特定回路によって特定された変
換方法に従って変換回路においてローアドレス及びコラ
ムアドレスを混合して変換するようにした上、変換特定
回路でリフレッシュモードにおいて変換回路の変換機能
を非活性し、活性化防止回路では変換特定回路の出力に
基づいて不良クラスタとして切り離した部分の活性化を
行わないようにしているので、不良として切り離す部分
を縮小することができてメモリ容量を増加させることが
可能になり、しかも不良がショート不良のような活性化
すると他に影響を及ぼすような場合でも問題が生じない
ようになる。
【図１】本発明の一実施例に係る半導体メモリ装置にお
ける不良クラスタの物理的配置の一形態を示したもので
ある。
ける不良クラスタの物理的配置の一形態を示したもので
ある。
【図２】本発明の一実施例に係る半導体メモリ装置にお
ける不良クラスタの物理的配置の他の形態を示したもの
である。
ける不良クラスタの物理的配置の他の形態を示したもの
である。
【図３】図１で説明した一形態のアドレス変換を行った
場合の不良クラスタの物理的配置を示したものである。
場合の不良クラスタの物理的配置を示したものである。
【図４】図１及び図２で説明した半導体記憶装置のロー
アドレス系回路（変換回路）の基本構成を示したもので
ある。
アドレス系回路（変換回路）の基本構成を示したもので
ある。
【図５】図４に示すローアドレス系回路（変換回路）に
備えられるアドレス変換回路の基本構成を示したもので
ある。
備えられるアドレス変換回路の基本構成を示したもので
ある。
【図６】図１及び図２で説明した半導体記憶装置の変換
特定回路の一例に係る基本構成を示したものである。
特定回路の一例に係る基本構成を示したものである。
【図７】図１及び図２で説明した半導体記憶装置の変換
特定回路の他例に係る基本構成を示したものである。
特定回路の他例に係る基本構成を示したものである。
【図８】図１及び図２で説明した半導体記憶装置に備え
られるメインワードデコーダの基本構成を示した回路図
である。
られるメインワードデコーダの基本構成を示した回路図
である。
【図９】従来の一例に係る半導体記憶装置のセルアレイ
配置を示したものである。
配置を示したものである。
【図１０】図９に示す半導体記憶装置に備えられるメイ
ンワードデコーダの基本構成を示した回路図である。
ンワードデコーダの基本構成を示した回路図である。
【図１１】従来の他例に係る半導体記憶装置のブロック
配置を示したものである。
配置を示したものである。
【図１２】図１１に示す半導体記憶装置のローアドレス
系回路の基本構成を示したものである。
系回路の基本構成を示したものである。
１０１ 見かけ上の不良クラスタ １０２ 見かけ上の不良ビット線 ２０１，１２０１ アドレス変換回路 ３０１ 切断ヒューズ ３０２，４０２ 無効部分 ４０１，９０５ 不良ビット線 ９０１ メインワードデコーダ列 ９０２ サブワードデコーダ列 ９０３ 不良ビット ９０４，９０６ 不良クラスタ ９０７ センスアンプ列 ９０８ コラムデコーダ
Claims (3)
- 【請求項１】 不良箇所をクラスタ単位で切り離して使
用する半導体メモリ装置において、ローアドレス及びコ
ラムアドレスを混合して変換する変換回路と、前記変換
に際しての方法及び場所を特定する変換特定回路とを有
することを特徴とする半導体メモリ装置。 - 【請求項２】 請求項１の半導体メモリ装置において、
前記変換特定回路はリフレッシュモードにおいて前記変
換回路の変換機能を非活性とすることを特徴とする半導
体メモリ装置。 - 【請求項３】 請求項２の半導体メモリ装置において、
前記変換特定回路の出力に基づいて不良クラスタとして
切り放した部分の活性化を止める活性化防止回路を備え
たことを特徴とする半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9046077A JPH10241398A (ja) | 1997-02-28 | 1997-02-28 | 半導体メモリ装置 |
| US09/027,348 US5889712A (en) | 1997-02-28 | 1998-02-20 | Semiconductor memory device |
| CN98100465A CN1195866A (zh) | 1997-02-28 | 1998-02-27 | 半导体存储器件 |
| KR1019980006431A KR100274565B1 (ko) | 1997-02-28 | 1998-02-27 | 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
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