KR0170276B1

KR0170276B1 - 반도체 메모리장치의 로우 결함복구장치

Info

Publication number: KR0170276B1
Application number: KR1019950069747A
Authority: KR
Inventors: 차기원; 전준영; 이상재
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-12-30
Filing date: 1995-12-30
Publication date: 1999-03-30
Also published as: KR970051457A

Abstract

본 발명은 로우결함복구장치를 구비한 반도체 메모리장치에 관한 것으로, 입력 어드레스신호에 의하여 선택되는 노말워드라인; 상기 노말워드라인을 대신하여 선택될 수 있도록 추가로 구비된 스페어워드라인; 상기 스페어워드라인에 연결되며, 상기 워드라인그룹에 결함이 발생된 경우에 결함이 발생된 워드라인그룹을 디스에이블시키기 위한 제어신호를 발생하고, 상기 결함이 발생된 워드라인그룹을 대신하여 상기 스페어선택라인을 인에이블시키기 위한 스페어디코더수단; 및 상기 워드라인그룹에 대응하여 각각 하나의 디코더수단이 연결되어 입력어드레스신호에 따라 워드라인그룹을 인에이블시키며, 상기 스페어디코더수단에서 발생된 제어신호에 대응하여 결함이 발생된 워드라인그룹을 디스에이블시키키 위한 복수의 디코더수단을 포함함을 특징으로 한다. 본 발명에 의하면, 반도체 메모리장치에서 레이아웃의 증가를 최소화하면서도 리페어 효과를 증가시킬 수 있는 잇점이 있다.

Description

반도체 메모리장치의 로우결함복구장치

제1도는 종래의 기술에 의한 로우결함복구장치를 구비한 DRAM의 구성블럭도.

제2도는 제1도에 도시된 로우어드레스 프리디코더의 상세한 구성도.

제3도는 제1도에 도시된 ψX서브디코더의 상세한 구성도.

제4도는 제1도에 도시된 로우결함복구에 관련된 장치의 더 상세한 구성블럭도.

제5도는 제4도에 도시된 로우디코더 및 워드드라이버의 상세한 구성도.

제6도는 제4도에 도시된 스페어로우디코더 및 프로그램부의 상세한 구성도.

제7도 및 제8도는 제6도에 도시된 프로그램부의 동작을 설명하기 위한 타이밍도.

제9도는 종래의 메모리장치의 구성블럭도.

제10도는 제9도에 도시된 장치의 보다 상세한 구성도.

제11도는 본 발명에 의한 로우결함복구에 관련된 장치의 구성블럭도.

제12도는 제11도에 도시된 로우결함복구장치의 상세한 구성도.

제13도는 제12도에 도시된 하나의 로우디코더 및 그에 대응하는 4개의 워드드라이버의 구성의 일예를 도시한 것.

제14도는 제12도에 도시된 스페어로우 디코더, 워드드라이버그룹 및 프로그램부의 구성의 일예를 도시한 것.

제15도에서 제18도는 본 발명에 의한 프로그램부의 실시예들의 구성도를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

112 : 로우디코더그룹 114 : 스페어로우디코더

115 : 원드드라이버그룹 116 : 메모리쎌 어레이

117 : 스페어 메모리쎌 어레이 118 : 센스앰프그룹

119 : 칼럼디코더그룹

본 발명은 로우결함복구장치를 구비한 반도체 메모리장치에 관한 것으로, 특히 메모리쎌 어레이의 로우(row)방향에 불량 쎌이 발생한 경우에 이를 스페어쎌로 대치하기 위한 프로그램이 가능한 로우결함복구장치에 관한 것이다.

반도체 메모리장치에는 노말 메모리쎌 어레이(norma1 memorycell array) 내에 존재하는 다수개의 메모리쎌 중에서 하나라도 불량 쎌이 발생하게 되면, 이에 해당하는 로우어드레스(row address)를 디코딩(decoding)하여 스페어 쎌(spare cell)로서 그 불량난 메모리 쎌을 대치하게 하는 로우결함복구장치(또는 리던던시장치)를 구비하고 있다. 스페어 쎌(또는 리던던트 쎌)들이 배열되어 있는 스페어쎌 어레이는 노말쎌 어레이 주변에 배치되며, 어드레스 디코딩 및 스페어 쎌의 선택에 필요한 디코더들이 아울러 구비된다.

제1도는 종래의 기술에 의한 로우결함복구장치를 구비한 64K DRAM(Dynamic Random Access Memory)의 구성블럭도이다. 도면을 참조하여 종래의 반도체메모리장치의 구성에 대하여 설명한다.

1은 메모리쎌(Memory Cell; MC) 어레이로서, 다수 개의 메모리쎌(MC)이 로우(ROW)와 칼럼(COLUMN) 방향으로 배열되어 있으며, 256개의 워드라인(WL) 및 비트라인(BL)이 각각 로우방향 및 칼럼방향으로 배열되어 있으며, 워드라인(WL)과 비트라인(BL)의 교차점에는 메모리쎌이 위치하며, 메모리쎌들은 워드라인에 의하여 제어되어 메모리쎌의 정보를 비트라인에 의하여 센스앰프(14)로 전달한다.

2는 스페어 메모리쎌(Spare Memory Cell) 어레이로서, 다수 개의 메모리쎌이 로우방향 및 칼럼방향으로 배열되어 있다. 본 예에서는 1K개의 메모리쎌이 4개의 스페어 워드라인(SWL)과 256개의 비트라인(BL)의 교차점에 위치하며, 스페어 워드라인은 스페어 메모리쎌 어레이 안에 배치된 워드라인이다.

4는 RASB가 입력되는 RAS버퍼회로로서, 메모리장치의 동작상태를 표시하는 ψR을 출력하며, 메모리장치가 스탠바이(stand-by) 상태일 때(RASB=H) ψR은 L상태이며, 메모리장치가 액티브(active) 상태일 때(RASB=L) ψR은 H상태이다.

5는 로우어드레스 버퍼(Row Address Buffer)로서, 로우어드레스 A0-A7을 입력으로 하여 각각의 어드레스 A0-A7에 대응하여 RAi, RAiB를 출력하며, ψR에 의하여 제어된다. RAi, RAiB는 메모리장치가 스탠바이 상태일 때에는 모두 L상태이며, 메모리장치가 액티브 상태일 때는 어드레스의 상태에 따라 둘 중 하나가 H상태로 천이한다.

6은 ψP발생회로로서, ψR을 입력으로 하여 ψP를 출력한다. ψP는 ψR과 위상이 같으며 ψR의 지연된 신호이다.

7은 ψX발생회로로서, 일반적으로 메모리쎌을 조절하는 워드라인의 레벨을 높이기 위하여 승압된 전압레벨을 출력하며 ψR에 의하여 제어된다. 위와 같은 ψX레벨을 승압시키기 위한 기술은 널리 알려져 있다.

8은 센스앰프 제어기로서, ψR에 의하여 제어되며 센스앰프(14)를 제어한다.

9는 로우어드레스 프리디코더(Row Address Pre-decoder)로서, 로우어드레스 버퍼(5)의 출력 RAi, RAiB를 입력으로 하여 Xi, Xj, Xk를 출력한다. 제2도는 제1도에 도시된 로우어드레스 프리디코더(9)의 상세한 구성도를 도시한 것으로, 2개의 어드레스버퍼(23)가 쌍을 이루어 프리디코더(24)를 통하여 디코딩되어 4개의 출력을 발생시킨다.

예로서 어드레스 쌍을 A2 및 A3라 하면, 2개의 어드레스버퍼(23)는 ψR의 상태에 따라 RA2, RA2B 및 RA3, RA3B를 각각 출력하며, 그 버퍼에서 출력된 신호는 각각 4개의 프리디코더(24)에 입력되어 4개의 출력을 발생시킨다. 이 프리디코더의 회로는 2입력 AND게이트로 구성되며, 그 4개의 AND게이트에는 각각 (RA2, RA3), (RA2B, RA3), (RA2, RA3B), 및 (RA2B, RA3B)이 입력되어, 각각 X1, X2, X3, 및 X4가 출력된다. 이러한 프리디코딩 방법에서는 A2와 A3, A4와 A5, A6와 A7이 각각 쌍을 이루어 어드레스를 디코딩하며, 각각 X1-X4(Xi), X5∼X8(Xj), X9∼X12(Xk)를 출력하며, 메모리장치가 액티브상태가 되면 Xi, Xj, Xk 그룹 중에서 각각 하나씩만이 H로 천이된다.

10은 ψX서브디코더(Sub-Decoder)로서, 로우어드레스 RA0, RA0B, RA1, RA1B 및 ψX를 입력으로 하여 ψXi(ψX1, ψX2, ψX3, 및 ψX4)를 출력한다. 제3도는 재1도에 도시된 ψX서브디코더(10)의 상세 구성도를 도시한 도면이다.

각 서브디코더는 로우어드레스신호 RA0, RA1 및 반전된 로우어드래스신호 RA0B, RA1B가 각각 입력되며, 구동신호 ψX에 반응하여 서브코드신호 ψXi를 출력한다. ψX서브디코더는 RA0, RA1, RA0B 및 RA1B의 신호레벨에 따라 ψX1, ψX2, ψX3 및 ψX4 중 하나의 서브코드신호만이 H가 되며, 다른 신호들은 L가 된다.

11은 64개의 로우디코더가 배열된 로우디코더그룹(Row Decoder Group)이며, 12는 프로그램이 가능한 로우결함장치의 스페어 로우디코더(Spare Row Decoder)이며, 13은 워드드라이버그룹(Word Driver Group)으로서, 각각의 워드라인마다 하나씩 배치된다. 이들에 대한 자세한 내용은 제4도에서 제8도를 통하여 후술된다.

14는 센스앰프그룹(Sense Amp Group)으로, 비트라인의 정보를 출력하는 역할을 한다. 15는 CASB가 입력되는 CAS버퍼회로로서, 칼럼어드레스버퍼(16) 및 리드/라이트 제어기 (17)를 제어한다. 16 및 18은 각각 칼럼어드레스 버퍼 및 칼럼어드레스 프리디코더이다. 17은 WEB, OEB 및 CAS버퍼(15)의 출력신호를 입력으로 하여 리드 및 라이트를 제어하는 R/W제어기이다. 19는 칼럼디코더그룹이다. 21은 입출력버퍼로서, R/W제어기(17)의 제어에 따라 센스앰프그룹(14)의 정보를 출력하거나 메모리썰 어레이(1)에 정보를 라이트하기 위한 회로이다. 이들 구성요소들은 반도체장치에서 통상적인 것이며, 본 발명과는 직접적인 관계가 없으므로 그 자세한 설명은 생략한다.

제4도는 제1도에 도시된 로우결함복구에 관련된 장치의 더 상세한 구성블럭도이다. 도면에서 40은 Xi, Xj, Xk그룹의 12개 신호선, 41은 로우디코더 그룹, 42는 워드드라이버 그룹, 43은 스페어로우디코더, 44는 워드드라이버, 45는 프로그램부, 46은 센스앰프, 47은 칼럼디코더, 그리고 48은 메모리쎌 어레이를 나타낸다.

Xi, Xj, Xk신호선(40)은 로우디코더와 같은 방향으로 배열되며, 로우디코더(41), 스페어로우디코더(43), 및 프로그램부로 그 신호가 인가된다.

로우디코더 그룹(41)은 64개의 로우디코더가 메모리쎌 어레이(48)의 옆에 칼럼방향으로 배치되며 Xi, Xj, Xk그룹의 신호들 중에서 각각 하나의 신호를 입력으로 받아들이며 각 로우디코더에 대한 어드레스정보는 각각 다르다. 로우디코더 그룹(41)으로 입력되는 또 다른 신호 ψP는 프리차지(precharge)신호를 나타낸다.

워드드라이버 그룹(42)는 로우디코더 그룹(41)의 출력신호 및 ψXi신호를 입력으로 하고 그 출력은 워드라인(WL)과 접속된다. 워드드라이버는 각 로우디코더마다 4개씩 대응하며 각 워드라인마다 하나씩 배치된다.

로우디코더(41) 및 워드드라이버(42)에 대해서는 제5도를 참조하여 더 자세히 설명될 것이다.

스페어로우디코더(43)는 Xi, Xj, Xk, ψP 및 프로그램부(45)의 출력을 입력으로 하여 A3 및 A4를 출력한다. 스페어로우디코더(43)의 출력신호 A3 및 A4는 로우디코더(41)의 출력신호 A1 및 A2와 동일한 기능을 수행한다. 스페어로우디코더(43)에는 4개의 워드드라이버(44)가 대응되며, 각각의 워드드라이버(44)의 출력은 스페어워드라인(SWL)에 접속된다.

프로그램부(45)는 Xi, Xj, Xk, ψP 및 스페어로우디코더(43)의 출력을 입력으로 하여, RRE신호를 출력한다. 프로그램부(45)는 다수 개의 퓨즈를 구비하며, 로우결함복구시에는 그에 대응하는 퓨즈를 끊음으로써 그 결함을 복구하게 한다.

스페어로우디코더(43) 및 프로그램부(45)에 대해서는 제6도, 제7도 및 제8도를 참조하여 더 자세히 설명될 것이다.

메모리쎌(48)에서, 488 및 489는 인접한 워드라인 사이에 단락(short)이 발생된 것을 표시한다. 이와 같은 단락은 파티클(particle) 또는 에칭(etching) 등의 불완전성에 기인하며, 반도체 메모리장치의 수율을 감소시키는 원인이 된다.

488과 같이 인접한 워드라인 사이에 단락이 발생하면 단락이 발생된 워드라인을 포함하는 워드라인그룹 481(하나의 로우디코더에 대응하는 4개의 워드라인으로 구성된 것)은 스페어 워드라인그룹 483으로 대체(리페어 작업)하므로써, 반도체 메모리장치의 수율을 향상시킬 수 있다. 이러한 리페어작업은 단락이 발생된 워드라인에 대응하는 퓨즈의 절단에 의하여 이루어진다.

그러나 489와 같이 단락이 발생되어 두 워드라인에 대응하는 로우디코더가 서로 다른 경우에는 위와 같은 방법으로 리페어할 수 없다.

이와 같이 서로 다른 로우디코더에 대응하는 워드라인에 단락이 발생할 확률은 약 25%이며, 이는 반도체 메모리장치의 수율을 감소시키는 한 원인이 된다. 따라서 이러한 단락이 발생되더라도 리페어가 가능하도록 하는 기술이 연구되어 왔으며, 미국 특허번호 4,914,632는 그러한 기술중의 하나를 개시하며, 이에 대한 자세한 설명은 제9도를 참조하여 설명될 것이다.

제5도는 제4도에 도시된 로우디코더(41) 및 워드드라이버(42)의 상세한 구성도를 도시한 것이다. 도면에서 51은 하나의 로우디코더를, 53은 하나의 워드드라이버를 도시한 것이다.

로우디코더(51)로 입력되는 신호 중 어드레스정보는 N형 MOS 트랜지스터(이하에서 NMOS-TR이라 함) 514, 515, 516의 게이트단자에 각각 접속되고, NMOS-TR 516의 소스단자는 접지에 접속되며, NMOS-TR 514의 드레인단자는 퓨즈(517)의 한 쪽 끝에 접속된다. 퓨즈(47)의 다른 한 쪽은 A2와 연결된다.

로우디코더(51)로 입력되는 또 다른 신호 ψP는 P형 MOS트랜지스터(이하에서 PMOS-TR이라 함) 510의 게이트단자에 접속되며, PMOS-TR 510의 소오스 및 드레인단자는 각각 전원전압(VCC) 및 A2에 접속된다. PMOS-TR 512와 NMOS-TR 513은 인버터를 구성하며, 그 입력은 A2와 접속되고 그 출력은 A1에 접속된다. 따라서 A2와 A1 신호의 레벨은 서로 반대이다. PMOS-TR 511의 소스, 게이트 및 드레인단자는 각각 VCC, A1 및 A2에 접속되며, 메모리장치가 액티브시에 프로팅(floating)되는 것을 방지한다. 퓨즈(517)는 레이저빔(laser beam)에 의해 끊어지는 퓨즈로서, 일반적으로 폴리실리콘(polysilicon)으로 구성된다.

워드드라이버(53)는 ψXi 및 로우디코더(51)의 출력 A1, A2를 입력으로 하여, 하나의 로우디코더마다 4개의 워드드라이버가 배치되며, 각 워드드라이버에는 각각 다른 ψXi가 입력된다.

워드드라이버(53)는 NMOS-TR 524, 525, 526으로 구성되며, 525의 소스, 게이트 및 드레인단자는 각각 워드라인, B0 및 ψXi에 접속되며, 524의 소스, 게이트 및 드레인단자는 각각 A1, VCC 및 B0에 접속되며, 526의 소스, 게이트 및 드레인단자는 각각 접지, A2 및 워드라인에 접속된다.

로우디코더(51) 및 워드드라이버(53)의 동작은 다음과 같다. 프리차지신호 ψP가 L일 때, PMOS-TR 510은 온상태에 있고 A1의 전위는 H레벨에 있다. 따라서 워드드라이버(53)의 NMOS-TR 526은 온상태에 있고 워드라인 WL의 전위는 L레벨에 있다. 프리차지신호 ψP가 H로 상승하면 PMOS-TR 510은 오프된다. NMOS-TR 514, 515, 516의 게이트에 인가되는 로우선택신호 Xi, Xj, Xk가 모두 H레벨이 될 때 NMOS-TR 514, 515, 516은 모두 온되어, A1의 전위는 L레벨이 되고 A2의 전위는 H레벨이 된다. 따라서 NMOS-TR 526은 오프된다. 서브코드신호 ψX1-ψX4 중 하나가 H레벨로 상승하면 그에 대응하는 워드라인 WL의 전위는 H레벨로 상승한다. 그러나 퓨즈가 끊어졌으면 A1의 전위는 그대로 H레벨을 유지하며, 그래서 워드라인의 전위도 L레벨로 유지된다. 따라서 퓨즈가 미리 절단되어 있을 때 그 로우디코더에 대응하는 4개의 워드라인 WL은 선택되지 않는다.

메모리쎌 또는 워드라인에 결함이 존재할 때 그 해당 로우디코더의 퓨즈를 미리 절단한다. 즉 퓨즈(517)가 절단되면 워드라인은 모두 L레벨을 유지하며, 퓨즈가 절단되지 않으면 4개의 ψXi 중 H레벨로 천이하는 ψXi를 입력으로 하는 워드드라이버가 동작하여 그 드라이버에 대응하는 워드라인이 H레벨로 액티브된다.

제6도는 제4도에 도시된 스페어로우디코더(43) 및 프로그램부(45)의 상세한 구성도를 도시한 것이다. 도면에서 61은 스페어로우디코더, 63은 하나와 워드드라이버, 그리고 65는 프로그램부를 도시한 것이다.

스페어로우디코더(61)는 TR 610∼615로 구성되며, PMOS-TR 610, 611과 NMOS-TR 612, 613은 2입력 NAND회로를 구성하며, 그 NAND회로에는 ψP 및 RRE가 입력되며, A4신호가 출력된다. PMOS-TR 614 및 615는 인버터를 구성하며, A4신호를 입력으로 하여 A3신호를 출력한다. 스페어로우디코더(61)에는 4개의 워드드라이버(63)가 대응되며, 각 워드드라이버의 출력은 스페어워드라인(SWL)에 접속된다.

프로그램부(65)는 PMOS-TR 651, 652, 12개의 NMDS-TR 671, 672, ‥‥ 677, 및 12개의 퓨즈 661, 662‥‥‥667로 구성된다. PMOS-TR 651의 소스, 게이트 및 드레인단자에는 각각 VCC, ψP 및 RRE가 접속되어 프리차지 역할을 하며, PMOS-TR 652의 소스, 게이트 및 드레인단자에는 각각 VCC, A4 및 RRE가 접속되어 퓨즈가 끊어졌을 때 RRE의 프로팅(floating)을 방지한다.

RRE에는 12개 퓨즈의 한쪽 접속점이 접속되며, 12개의 퓨즈의 또 다른 한쪽 접점에는 12개의 NMOS-TR의 드레인단자에 각각 접속된다. 12개의 NMOS-TR의 소스단자에는 모두 접지(VSS)가 접속되며. 그 게이트단자에는 어드레스신호 X1-X12가 각각 접속된다.

어떤 로우디코더 대신에 스페어로우디코더가 선택되도록 하기 위하여 프로그램부(65)의 퓨즈들 661~667 중 그 로우디코더에 해당하는 퓨즈가 미리 절단되어야 한다. 예를들어 제5도에 도시된 로우디코더 대신에 스페어로우디코더가 선택되어져야 한다고 가정한다. 퓨즈 517이 절단되지 않았다면 로우선택신호 X1, X5, X9가 모두 H레벨일 때 그 로우디코더가 선택된다. 따라서 로우디코더의 퓨즈 517 및 프로그램부의 퓨즈 제1, 제5 및 제9퓨즈가 미리 절단되어야 한다.

프리차지신호 ψP가 L레벨일 때, PMOS-TR 610은 온상태에 있고 NMOS-TR 612는 오프상태에 있고 A1은 H레벨로 프리차지된다. 따라서 A2는 L레벨이 있다. 이 경우 PMOS-TR 651이 온상태에 있기 때문에 A3는 H레벨로 프리차지되어, PMOS-TR 611은 오프상태에 있고 NMOS-TR 613은 온 상태에 있다. 프리차지신호 ψP가 H레벨로 상승할 때, PMOS-TR 610은 오프되고 NMOS-TR 612는 온된다. 따라서 A1의 전위는 L레벨로 되고 A2의 전위는 H레벨로 된다. 이때 PMOS-TR 651은 오프되고 PMOS-TR 652는 온된다. 로우선택신호 X1, X5 및 X9가 모두 H레벨로 될 때 프로그램부(65)의 제1, 제5 및 제9NMOS-TR이 온된다. 그러나 프로그램부(65)의 제1, 제5 및 제9NMOS-TR에 연결된 프로그램부(65)의 제1, 제5 및 제9퓨즈가 절단되었기 때문에 A3의 전위는 H레벨을 그대로 유지한다. 따라서 A1의 전위는 L레벨을 유지하고 A2의 전위는 H레벨을 유지한다. 이 상태는 스페어로우디코더(61)가 선택되었음을 의미한다.

X1, X5 및 X9 이외의 로우선택신호들 중 최소한 하나라도 H레벨로 되면, 프로그램부(65)의 제1, 제5 및 제9NMOS-TR이외의 다른 NMOS-TR 중 최소한 하나가 온된다. 그래서 A3의 전위는 L레벨이 된다. 따라서 PMOS-TR 611이 온되고 NMOS-TR 613이 오프된다. 결과적으로 A1은 H레벨로 되고 A2는 L레벨로 된다 이러한 상태는 스페어로우디코다가 선택되지 않았음을 의미한다. 이러한 방법으로, 프로그램부(65)의 제1, 제5 및 제9퓨즈가 절단되면, 로우선택신호 X1, X5 및 X9가 H레벨로 될 때 스페어로우디코더가 로우디코더 대신에 선택된다.

로우결함을 복구(리페어)할 때에는 Xi, Xj, Xk그룹에서 결함이 발생된 어드레스에 대응하는 퓨즈를 하나씩 절단하면 된다. 이와 같은 동작을 제7도 및 제8도를 참조하여 더 자세하게 설명한다.

제7도 및 제8도는 제6도에 도시된 프로그램부(65)의 동작을 설명하기 위한 타이밍도로서, 제7도는 퓨즈가 절단되었을 때의 동작을, 그리고 제8도는 퓨즈가 절단되지 않았을 때의 동작을 설명한다.

제7도를 참조하여 퓨즈가 절단되었을 때의 동작을 살펴보면, 출력신호 RRE는 메모리장치가 스탠바이 상태일 때 ψP가 L레벨이므로 PMOS-TR 651이 턴-온되어 H레벨을 유지하며, 메모리장치가 액티브되어 Xi가 H레벨로 액티브되더라도 퓨즈가 절단되어 있으므로 RRE는 H레벨을 계속 유지한다 따라서 A4, A3가 각각 H레벨에서 L레벨로, L레벨에서 H레벨로 천이하며, ψXi의 액티브와 함께 스페어워드라인 (SWL)이 인에이블된다.

제8도를 참조하여 퓨즈가 절단되지 않았을 때의 동작을 살펴보면, Xi가 H레벨로 인에이블됨에 따라 퓨즈에 연결된 NMOS-TR이 턴-온되어 RRE는 L레벨로 천이되며, A4 및 A3가 각각 H레벨 및 L레벨을 유지함으로써 스페어워드라인(SWL)은 인에이블되지 않는다.

제9도는 전술한 바 있는 미국 특허번호 4,914,632에 개시된 메모리장치의 구성블럭도를 도시한 것으로, 로우결함복구에 관련된 구성만을 도시한 것이다. 제1도에 도시된 장치와 비교하여 로우디로더그룹 주위에 세팅회로(91) 및 스위치밴드회로(93)가 더 추가되며, 로우디코더그룹(92), 스페어로우 디코더(94), 워드드라이버그룹(95), 센스앰프그룹(98), 칼럼디코더그룹(99)의 기능은 제1도에 도시된 구성요소와 동일 또는 유사한 기능을 한다.

제10도는 제9도에 도시된 장치에 대한 보다 상세한 구성도를 도시한 도면이다. 도면에서 110은 세팅회로, 109는 스위치밴드회로, 101은 로우디코더그룹, 103은 스페어로우 디코더, 105는 프로그램부, 102는 워드드라이버그룹, 106은 센스앰프그룹, 107은 칼럼디코더그룹을 나타낸다.

세팅회로(110)의 구성을 살펴보면 다음과 같다. 1101은 퓨즈이며, 양 단자는 각각 VCC 및 AA에 연결된다. 1102는 저항이며, AA 및 VSS에 접속된다. 퓨즈가 절단되었을 때 AA는 L레벨이 되며, 퓨즈가 절단되지 않았을 때 AA는 H레벨을 유지한다. 1103은 인버터로서, 입력과 출력단자가 각각 AA 및 BB에 연결된다. PMOS-TR 1104의 소스, 게이트 및 드레인단자는 각각 VCC, AA 및 CC에 접속되고, NMOS-TR 1105의 소스, 게이트 및 드레인단자는 각각 VSS, BB 및 DD에 접속된다. 스위치밴드(109)는 스위치소자들로 구성되며, 세팅회로(110)로부터 출력되는 AA신호에 의하여 제어되는 109a 그룹과 세팅회로(110)로부터 출력되는 BB신호에 의하여 제어되는 109b 그룹으로 구분된다.

퓨즈 1101이 절단되지 않으면 AA는 H레벨, BB는 L레벨이 되어, 109a 그룹은 온(ON)되고 109b 그룹은 오프(OFF)된다. 따라서 메모리장치가 액티브되면 두 종류의 워드라인 그룹 108a, 108b 중 108a 그룹에 의하여 워드라인을 선택한다. 반대로 퓨즈 1101이 절단되면 AA는 L레벨, BB는 H레벨이 되어, 109a 그룹은 오프되고 109b 그룹은 온되어, 108b 그룹에 의하여 워드라인을 선택한다. 이때 맨처음의 2개의 워드라인은 CC 및 DD신호가 각각 H레벨 및 L레벨을 유지하기 때문에 동작하지 않으며, 마지막 워드라인에 2개의 워드라인을 추가하여야 한다.

이러한 구성에 따라 1088 또는 1089와 같은 인접한 워드라인에 단락이 발생한 경우에 세팅회로의 퓨즈(1101)를 절단함으로써 108a 그룹 또는 108b 그룹을 워드라인으로 선택할 수 있으므로 수율을 증가시킬 수 있는 장점이 있다.

그러나 이러한 구성에 있어서 다음과 같은 문제점이 있다. 첫 번째 문제점은 세팅회로, 스위치밴드회로 및 2개 워드라인의 추가로 인한 레이아웃 면적의 증가이다. 두 번째 문제점은 상기의 실시예에서는 하나의 결함복구장치를 구비한 것을 예로 하였으나 일반적으로 반도체 메모리장치에는 하나 또는 그 이상의 결함복구장치를 구비하므로, 만약 2개의 결함복구장치를 구비한 반도체장치에서 1088과 1089의 단락이 동시에 발생하면 제10도의 구성으로는 그 결함의 복구가 불가능하다는 단점이 있다.

따라서, 본 발명의 목적은 반도체 메모리장치에서 레이아웃의 증가를 최소화하고 2개 이상의 결함복구장치를 구비할 때의 리페어 효과를 증가시키기 위한 프로그램가능한 로우결함복구장치를 제공하는데 있다.

본 발명의 다른 목적은 레이아웃의 증가를 최소화하고 2개 이상의 결함복구장치를 구비할 때의 리페어 효과를 증가시키기 위한 로우결함복구장치를 구비한 반도체 메모리장치를 제공하는데 있다.

상기의 목적을 달성하기 위한 본 발명에 의한 반도체 메모리장치의 로우결함복구장치는 입력 어드레스신호를 디코딩하여 워드라인을 선택하기 위한 복수의 선택신호를 발생하며, 하나의 선택신호는 복수의 워드라인을 제어하며, 상기 선택신호는 제1선택신호 및 제2선택신호로 구분되고, 하나의 선택신호에 의하여 제어되는 복수의 워드라인 중 하나의 워드라인을 선택하도록 제어하는 제3선택신호를 구비하는 반도체 메모리장치에서, 상기 선택신호에 의하여 선택되는 워드라인에 결함이 발생한 경우에 상기 결함이 발생한 워드라인을 스페어워드라인으로 복구하도록 제어하기 위한 로우결함복구장치에 있어서, 제1단자는 서로 공통으로 연결되고, 제2단자에는 상기 제1선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 상기 제3선택신호의 개수에 대응하는 퓨즈의 한 단자가 함께 연결되는 트랜지스터를, 상기 제1선택신호의 개수에 대응하여 구비하는 제1트랜지스터그룹; 한 단자는 상기 제1트랜지스터그룹의 각 트랜지스터의 제3단자에 연결되고, 그리고 다른 단자는 제2트랜지스터그룹의 각 트랜지스터의 제1단자에 연결되는 퓨즈를, 상기 제1트랜지스터그룹에 구비된 트랜지스터 단위로 각각 상기 제3선택신호의 개수에 대응하여 구비하는 제1퓨즈그룹; 제1단자는 상기 제1퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제3선택신호 중 하나가 각각 입력되며, 그리고 제3단자는 소정의 전원에 연결되는 트랜지스터를, 상기 제1퓨즈그룹에 구비된 퓨즈의 개수에 대응하여 구비하며, 상기 제3선택신호 각각은 상기 제1선택신호의 개수에 대응하는 트랜지스터들의 제2단자에 함께 입력되는 제2트랜지스터그룹; 한 단자는 서로 공통으로 연결되어 상기 제1트랜지스터그룹의 트랜지스터의 제1단자와 연결되고, 다른 단자는 제3트랜지스터그룹의 트랜지스터의 제1단자에 각각 연결되는 퓨즈를, 상기 제2선택신호의 개수에 대응하여 구비하는 제2퓨즈그룹; 및 제1단자는 상기 제2퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제2선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 소정의 전원이 연결되는 트랜지스터를, 상기 제2퓨즈그룹에 구비된 퓨즈의 개수에 대응하여 구비하는 제3트랜지스터그룹을 포함함을 특징으로 한다.

상기의 다른 목적을 달성하기 위한 본 발명에 의한 로우결함장치를 구비한 반도체 메모리장치는, 입력 어드레스신호에 의하여 선택되는 노말워드라인; 상기 노말워드라인을 대신하여 선택될 수 있도록 추가로 구비된 스페어워드라인: 상기 스페어워드라인에 연결되며. 상기 워드라인그룹에 결함이 발생된 경우에 결함이 발생된 워드라인그룹을 디스에이블시키기 위한 제어신호를 발생하고, 상기 결함이 발생된 워드라인그룹을 대신하여 상기 스페어선택라인을 인에이블시키기 위한 스페어디코더수단; 및 상기 워드라인그룹에 대응하여 각각 하나의 디코더수단이 연결되어 입력 어드레스신호에 따라 워드라인그룹을 인에이블시키며, 상기 스페어디코더수단에서 발생된 제어신호에 대응하여 결함이 발생된 워드라인그룹을 디스에이블시키키 위한 복수의 디코더수단을 포함함을 특징으로 한다.

이하에서 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.

제11도는 본 발명에 의한 로우결함복구에 관련된 장치의 구성블럭도를 도시한 도면이다. 도면에서 112는 로우디코더그룹, 114는 스페어로우 디코더, 115는 워드드라이버그룹, 118은 센스앰프그룹, 119는 칼럼디코더그룹, 116은 노말 메모리쎌 어레이, 그리고 117은 스페어 메모리쎌 어레이를 나타낸다. 이들 각 구성요소에 대한 설명은 제12도에서 제18도를 통하여 설명될 것이며, 다만 본 발명과 직접 관계없는 센스앰프그룹(118), 칼럼디코더그룹(119)에 대하여는 그 자세한 설명을 생략한다.

제1도 또는 제9도에 도시된 종래의 메모리장치와 비교할 때, 본 발명에 의한 메모리장치는 스페어로우디코더(114)에서 로우디코더그룹(112)를 직접 제어한다는 것이다. 이와 같이하여 제9도에서와 같은 추가의 회로 구성없이도 리페어 효율을 개선시킬 수 있다.

제12도는 제11도에 도시된 로우결함복구장치의 상세한 구성도를 도시한 도면이다. 도면에서 121은 로우디코더그룹, 123은 스페어로우 디코더, 125는 프로그램부, 122는 워드드라이버그룹, 126은 센스앰프그룹, 127은 칼럼디코더그룹을 나타낸다. 제10도에 도시된 종래의 장치와 비교할 때, 제12도에 도시된 본 발명에 의한 장치는 프로그램부(125)에 발생된 소정의 제어신호에 의하여 로우디코더 그룹(112)가 제어된다는 것이다.

첫 번째 4개의 로우디코더로 입력되는 Xj, Xk신호는 동일한 신호이며 Xi신호만이 서로 다른 신호이며, 5번째부터 8번째의 로우디코더로 입력되는 Xj, Xk신호는 동일한 신호이며 Xi신호만이 서로 다른 신호이다. 즉 로우디코더들은 4개를 한 그룹으로 하여 그에 입력되는 Xj, Xk신호는 동일한 신호이며 Xi신호만이 서로 다른 신호이다.

로우디코더그룹(121) 및 워드드라이버그룹(t22)은 제13도를 통하여, 스페어로우 디코더(123) 및 워드드라이버그룹(124)은 제14도를 통하여, 그리고 프로그램부(125)는 제14도에서 제18도를 통하여 더 자세히 설명될 것이다.

제13도는 제12도에 도시된 하나의 로우디코더 및 그에 대응하는 4개의 워드드라이버의 구성의 일예를 도시한 것이다. 전술한 제5도와 비교하여, 퓨즈(517)가 없고 X1을 입력으로 하는 MMOS-TR(1314)의 한쪽 접속점이 퓨즈에 접속되는 대신 A2에 접속되고, X9를 입력으로 하는 NMOS-TR의 소스와 VSS 사이에 RRE를 입력으로 하는 NMOS-TR 1317이 더 접속된다는 것이 다르다. 회로의 동작을 살펴보면, RRE(프로그램부로부터 출력되는 신호)가 H레벨일 패는 입력되는 어드레스에 대응하여 워드라인이 인에이블되지만, RRE가 L레벨일 때는 입력되는 어드레스 정보에 관계없이 워드라인이 인에이블될 수 없다.

제14도는 제12도에 도시된 스페어로우 디코더, 워드드라이버그룹 및 프로그램부의 구성의 일예를 도시한 것이다. 도면에서 141은 스페어로우 디코더, 143은 워드드라이버그룹, 그리고 145는 프로그램부를 나타낸다. 스페어로우 디코더(141) 및 워드드라이버그룹(143)의 구성은 제6도에 도시된 종래의 장치와 그 구성이 동일하다.

프로그램부(145)는 2개의 PMOS-TR(1451, 1452), 제1프로그램부(147) 및 제2프로그램부(149)로 구성된다

PMOS-TR 1451의 소스, 게이트 및 드레인단자는 각각 VCC, ψP 및 RRE에 접속되며, PMOS-TR 1452의 소스, 게이트 및 드레인단자는 각각 VCC, A4 및 RRE에 접속된다.

제1프로그램부(147)는 4개의 NMOS-TR, 8개의 퓨즈, 또 다른 8개의 NMOS-TR로 구성된다. 이들의 구성을 살펴보면, 4개의 NMOS-TR은 그 드레인단자에는 RRE신호가 공통으로 연결되고, 그 게이트단자에는 Xi신호가 각각 입력되고, 각 소스단자에는 2개의 퓨즈(제1퓨즈 및 제2퓨즈)의 한 단자가 연결된다. 그리고 각 퓨즈의 다른 단자에는 하나의 NMOS-TR의 드레인단자가 연결된다. 제1퓨즈에 연결된 NMOS-TR의 게이트단자에는 RA1신호가 연결되고, 제2퓨즈에 연결된 NMOS-TR의 게이트단자에는 RA1B신호가 연결되며, 이들 NMOS-TR의 소스단자는 접지전원(VSS)에 연결된다. 즉 X1, X2, X3, X4에 대응하는 퓨즈는 각각 2개씩이며, 이들 2개의 퓨즈의 한 단자와 RRE 사이에는 하나의 NMOS-TR이 공통으로 연결되고, 그 2개의 퓨즈의 다른 단자와 VSS 사이에는 각각 하나의 NMOS-TR이 연결된다.

여기서, NMOS-TR은 PMOS-TR로 대치하여 사용할 수 있으며, 그에 따라 트랜지스터 단자의 연결은 변경되어야 하며, 이러한 연결 변경은 당업자로서 용이하게 수행할 수 있다.(이하의 실시예에서도 또한 같다.) 즉, 트랜지스터들을 P형 모스 트랜지스터(PMOS-TR)로 사용하는 경우에는 상기에서 설명된 소스와 드레인의 연결을 바꾸고, 접지전원(VSS)를 동작전압전원(VCC)로 바꾸면 된다.

제2프로그램부(149)는 8개의 퓨즈 및 8개의 NMOS-TR로 구성된다. 이들의 구성을 살펴보면, 8개의 NMOS-TR은 그 게이트단자에는 Xj 또는 Xk가 각각 입력되고, 그 드레인단자에는 하나의 퓨즈가 각각 연결되고, 그리고 소스단자에는 VSS가 연결된다. 그리고 퓨즈의 다른 단자는 모두 RRE 신호에 연결된다.

이상과 같은 구성을 가진 로우결함복구장치의 동작을 설명하면 다음과 같다.

제12도의 1288과 같이 동일한 로우디코더에 대응하는 워드라인끼리 단락이 발생하면 Xi프로그램부(147)의 X1, X2, X3 또는 X4에 대응하는 퓨즈 2개를 모두 절단한다. 그러면 RRE가 L로 되고 해당 워드라인이 디스에이블되며 제12도의 1281 워드라인그룹은 스페어워드라인그룹 1284로 대체되어 리페어된다.

제12도의 1289와 같이 서로 다른 로우디코더에 대응하는 워드라인끼리 단락이 발생하면, 즉 2번째 로우디코더에 대응하는 마지막 워드라인과 3번째 로우디코더에 대응하는 첫 번째 워드라인 사이에 단락이 발생하면, 두 번째 로우디코더의 Xi에 대응하는 두 개의 퓨즈 중 RA1에 대응하는 퓨즈를 절단하고, 세 번째 로우디코더의 Xi에 대응하는 두 개의 퓨즈 중 RA1B에 대응하는 퓨즈를 절단한다.

한편, 하나의 Xi에 대응하는 2개의 퓨즈(즉 하나는 RA1B에 대응하고 다른 하나는 RA1에 대응한다.) 중 RA1B에 대응하는 하나의 퓨즈만을 절단하면 1281 워드라인그룹 중 ψX1과 ψX2에 대응하는 워드라인만이 리페어되고(제3도 참조), RA1에 대응하는 하나의 퓨즈만을 절단하면 1281 워드라인그룹 중 ψX3과 ψX4에 대응하는 워드라인만이 리페어된다(제3도 참조).

다만 제12도의 287과 같이 4개의 로우디코더그룹 사이의 워드라인에 단락이 발생하면 하나의 결함복구장치를 구비한 상태에서는 그 리페어가 불가능하지만, 일반적으로 반도체 메모리장치에 있어서 다수 개의 결함복구장치를 구비하는 것이 보통이므로 이를 통하여 1281 워드라인그룹 2개를 리페어함으로써 그 구제가 가능하다.

또한 이와 같이 결함복구장치를 2개 구비한 경우에는 제12도의 1288 및 1289와 같은 단락이 동시에 발생하더라도 종래의 기술에 의한 제10도의 구성으로는 그 복구가 불가능하지만 본 발명에 의한 제12도의 구성에서는 그 복구가 가능하다는 장점이 있다.

따라서 본 발명은 종래의 기술에 비하여 단지 4개의 퓨즈 및 8개의 NMOS-TR의 추가만으로 리페어 효율을 향상시킬 수 있다.

제15도는 본 발명에 의한 프로그램부의 제2실시예의 구성도를 도시한 도면으로, 제14도에 도시된 구성의 변형으로, 프로그램부(155)는 2개의 PMOS-TR, 제1프로그램부(157) 및 제2프로그램부(159)로 구성된다.

제1프로그램부(157)는 4개의 NMOS-TR, 8개의 퓨즈, 또 다른 8개의 NMOS-TR로 구성된다. 이들의 구성을 살펴보면, 4개의 NMOS-TR은 그 드레인단자에는 RRE신호가 공통으로 연결되고, 그 게이트단자에는 Xi신호가 각각 입력되며, 그리고 각 소스단자에는 2개의 MMOS-TR의 드레인단자가 공통으로 연결된다. 그 NMOS-TR의 게이트단자에는 RA1신호 또는 RA1B신호가 각각 연결되며. 그 소스단자에는 각 하나의 퓨즈가 연결되며, 퓨즈의 다른 단자는 VSS에 연결된다. 즉 제14도에 도시된 구성과 비교하여 퓨즈와 MMOS-TR의 위치를 바꾼 것이다. 그리고 제2프로그램부(159)는 제14도에 도시된 구성과 동일하다.

제16도는 본 발명에 의한 프로그램부의 제3실시예의 구성도를 도시한 도면으로, 제14도에 도시된 구성의 변형으로, 프로그램부(165)는 2개의 PMOS-TR, 제1프로그램부(167) 및 제2프로그램부(169)로 구성된다.

제1프로그램부(167)는 8개의 NMOS-TR, 8개의 퓨즈, 그리고 또 다른 8개의 NMOS-TR로 구성된다. 이들의 구성을 살펴보면, 각 퓨즈는 그 한 단자에는 RRE신호가 공통으로 연결되고, 다른 단자에는 NMOS-TR의 소스단자에 연결된다. 각 퓨즈에 연결된 NMOS-TR은 두 개 단위로 그 게이트단자에 동일한 Xi신호가 입력되며, 그 소스단자에는 각각 하나의 NMOS-TR의 드레인단자가 연결된다. 그리고 하단의 NMOS-TR은 그 게이트단자에는 RA1 또는 RA1B신호가 각각 연결되고, 그 소스단자에는 VSS가 연결된다. 그리고 제2프로그램부(159)는 14도에 도시된 구성과 동일하다.

제17도는 본 발명에 의한 프로그램부의 재4실시예의 구성도를 도시한 도면이다. 본 실시예는 전술한 다른 실시예에서와 비교하여 퓨즈와 접지간에 연결된 다수 개의 트랜지스터를 2개로 줄여 레이아웃의 면적을 축소시키기 위한 것이다. 프로그램부(175)는 2개의 PMOS-TR, 제1프로그램부(177) 및 제2프로그램부(179)로 구성된다.

제14도에 도시된 구성과 비교하면, 본 실시예에서는 RA1에 의하여 제어되는 트랜지스터로서 1개의 NMOS-TR이 사용되고, RA1B에 의하여 제어되는 트랜지스터로서 1개의 NMOS-TR이 사용되므로써, 레이아웃의 면적을 감소시킬 수 있으며, 그 동작방법은 전술한 바와 동일하다. 이러한 구성은 또한 제16도에 도시된 실시예에 대해서도 동일한 방법으로 적용될 수 있다.

제18도는 본 발명에 의한 프로그램부의 제5실시예의 구성도를 도시한 도면이다. 본 실시예는 RA1과 RA1B에 의하여 프로그램할 수 있는 프로그램부를 복수 개 구비하도록 구성된 것이다. 프로그램부(185)는 2개의 PMOS-TR, 제1프로그램부(187), 제2프로그램부(188) 및 제3프로그램부(189)로 구성된다.

전술한 실시예들에 의해서는 제12도에 도시된 1287과 같은 결함에 대한 리페어가 불가능하다. 그러나 본 실시예에서는 상위어드레스(Xj)에 의하여 제어되는 퓨즈도 RA1, RA1B에 의하여 선택적으로 프로그램할 수 있도록 하므로써 그러한 결함이 발생되더라도 리페어가 가능하다. 즉 그러한 경우에 Xi에 의하여 제어되는 퓨즈 2개와 Xj에 의하여 제어되는 퓨즈 2개를 절단하면 된다.

따라서 본 발명에 의하면, 반도체 메모리장치에서 레이아웃의 증가를 최소화하면서도 리페어 효과를 증가시킬 수 있는 잇점이 있다.

본 발명은 상기의 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술 분야에서 통상의 지식을 갖는 자에 의해 가능함은 명백하다.

Claims

입력 어드레스신호를 디코딩하여 워드라인을 선택하기 위한 복수의 선택신호를 발생하며, 하나의 선택신호는 복수의 워드라인을 제어하며, 상기 선택신호는 제1선택신호 및 제2선택신호로 구분되고, 하나의 선택신호에 의하여 제어되는 복수의 워드라인 중 하나의 워드라인을 선택하도록 제어하는 제3선택신호를 구비하는 반도체 메모리장치에서, 상기 선택신호에 의하여 선택되는 워드라인에 결함이 발생한 경우에 상기 결함이 발생한 워드라인을 스페어워드라인으로 복구하도록 제어하기 위한 로우결함복구장치에 있어서, 제1단자는 서로 공통으로 연결되고, 제2단자에는 상기 제1선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 상기 제3선택신호의 개수에 대응하는 퓨즈의 한 단자가 함께 연결되는 트랜지스터를, 상기 제1선택신호의 개수에 대응하여 구비하는 제1트랜지스터그룹; 한 단자는 상기 제1트랜지스터그룹의 각 트랜지스터의 제3단자에 연결되고, 그리고 다른 단자는 제2트랜지스터그룹의 각 트랜지스터의 제1단자에 연결되는 퓨즈를, 상기 제1트랜지스터그룹에 구비된 트랜지스터 단위로 각각 상기 제3선택신호의 개수에 대응하여 구비하는 제1퓨즈그룹; 제1단자는 상기 제1퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제3선택신호 중 하나가 각각 입력되며, 그리고 제3단자는 소정의 전원에 연결되는 트랜지스터를, 상기 제1퓨즈그룹에 구비된 퓨즈의 개수에 대응하여 구비하며, 상기 제3선택신호 각각은 상기 제1선택신호의 개수에 대응하는 트랜지스터들의 제2단자에 함께 입력되는 제2트랜지스터 그룹; 한 단자는 서로 공통으로 연결되어 상기 제1트랜지스터그룹의 트랜지스터의 제1단자와 연결되고, 다른 단자는 제3트랜지스터그룹의 트랜지스터의 제1단자에 각각 연결되는 퓨즈를, 상기 제2선택신호의 개수에 대응하여 구비하는 제2퓨즈그룹; 및 제1단자는 상기 제2퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제2선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 소정의 전원이 연결되는 트랜지스터를, 상기 제2퓨즈그룹에 구비된 퓨즈의 개수에 대응하여 구비하는 제3트랜지스터그룹을 포함함을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.
제1항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 N형 모스트랜지스터이고, 상기 소정의 전원은 접지전원임을 특징으로 하는 반도체 메모리 장치의 로우결함복구장치.
제1항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 P형 모스트랜지스터이고, 상기 소정의 전원은 동작전압전원임을 특징으로 하는 반도체 메모리장치와 로우결함복구장치.
입력 어드레스신호를 디코딩하여 워드라인을 선택하기 위한 복수의 선택신호를 발생하며, 하나의 선택신호는 복수의 워드라인을 제어하며, 상기 선택신호는 제1선택신호 및 제2선택신호로 구분되고, 하나의 선택신호에 의하여 제어되는 복수의 워드라인 중 하나의 워드라인을 선택하도록 제어하는 재3선택신호를 구비하는 반도체 메모리 장치에서, 상기 선택신호에 의하여 선택되는 워드라인에 결함이 발생한 경우에 상기 결함이 발생한 워드라인을 스페어워드라인으로 복구하도록 제어하기 위한 로우결함복구장치에 있어서, 제1단자는 서로 공통으로 연결되고, 제2단자에는 상기 제1선택신호 중 하나가 각각 입력되고, 그리고 제3단자에는 상기 제3선택신호의 개수에 대응하는 퓨즈의 한 단자가 함께 연결되는 트랜지스터를, 상기 제1선택신호의 개수에 대응하여 구비하는 제1트랜지스터그룹; 한 단자는 상기 제1트랜지스터그룹의 각 트랜지스터의 제3단자에 연결되고, 그리고 다른 단자는 제2트랜지스터그룹의 각 트랜지스터의 제1단자에 연결되는 퓨즈를, 상기 제1트랜지스터그룹에 구비된 트랜지스터 단위로 각각 상기 제3선택신호의 개수에 대응하여 구비하는 제1퓨즈그룹; 제1단자는 상기 제1퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제3선택신호 중 하나가 각각 입력되며, 그리고 제3단자는 소정의 전원에 연결되는 트랜지스터를, 상기 제3선택신호의 개수에 대응하여 구비하는 제2트랜지스터그룹; 한 단자는 서로 공통으로 연결되어 상기 제1트랜지스터그룹의 트랜지스터의 제1단자와 연결되고, 다른 단자는 제3트랜지스터그룹의 트랜지스터의 제1단자에 각각 연결되는 퓨즈를, 상기 제2선택신호의 개수에 대응하여 구비하는 제2퓨즈그룹; 및 제1단자는 상기 제2퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제2선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 소정의 전원이 연결되는 트랜지스터를, 상기 제2퓨즈그룹에 구비된 퓨즈의 개수에 대응하여 구비하는 제3트랜지스터그룹을 포함함을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.
제4항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 N형 모스트랜지스터이고, 상기 소정의 전원은 접지전원임을 특징으로 하는 반도체 메모리 장치의 로우결함복구장치.
제4항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 P형 모스트랜지스터이고, 상기 소정의 전원은 동작전압전원임을 특징으로 하는 반도체 매모리장치의 로우결함복구장치.
입력 어드레스신호를 디코딩하여 워드라인을 선택하기 위한 복수의 선택신호를 발생하며, 하나의 선택신호는 복수의 워드라인을 제어하며, 상기 선택신호는 제1선택신호 및 제2선택신호로 구분되고, 하나의 선택신호에 의하여 제어되는 복수의 워드라인 중 하나의 워드라인을 선택하도록 제어하는 제3선택신호를 구비하는 반도체 메모리 장치에서, 상기 선택신호에 의하여 선택되는 워드라인에 결함이 발생한 경우에 상기 결함이 발생한 워드라인을 스페어워드라인으로 복구하도록 제어하기 위한 로우결함복구장치에 있어서, 제1단자는 서로 공통으로 연결되고, 제2단자에는 상기 제1선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 상기 제3선택신호의 개수에 대응하는 트랜지스터들의 제1단자가 함께 연결되는 트랜지스터를, 상기 제1선택신호의 개수에 대응하여 구비하는 제1트랜지스터그룹; 제1단자는 상기 제1트랜지스터그룹의 트랜지스터의 제3단자에 연결되고, 제2단자에는 상기 제3선택신호 중 하나가 각각 입력되며, 그리고 제3단자는 퓨즈의 한 단자에 연결되는 트랜지스터를, 상기 제1트랜지스터그룹에 구비된 트랜지스터 단위로 각각 상기 제3선택신호의 개수에 대응하여 구비하며, 상기 제3선택신호 각각은 상기 제1선택신호의 개수에 대응하는 트랜지스터들의 제2단자에 함께 입력되는 제2트랜지스터 그룹; 한 단자는 상기 제2트랜지스터그룹의 각 트랜지스터의 제3단자에 연결되고, 그리고 다른 단자는 소정의 전원에 연결되는 퓨즈를, 상기 제2트랜지스터그룹에 구비된 트랜지스터의 개수에 대응하여 구비하는 제1퓨즈그룹; 한 단자는 서로 공통으로 연결되어 상기 제1트랜지스터그룹의 트랜지스터의 제1단자와 연결되고, 다른 단자는 제3트랜지스터그룹의 트랜지스터의 제1단자에 각각 연결되는 퓨즈를, 상기 제2선택신호의 개수에 대응하여 구비하는 제2퓨즈그룹; 및 제1단자는 상기 제2퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제2선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 소정의 전원이 연결되는 트랜지스터를, 상기 제2퓨즈그룹에 구비된 퓨즈의 개수에 대응하여 구비하는 제3트랜지스터그룹을 포함함을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.
제7항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 N형 모스 트랜지스터이고, 상기 소정의 전원은 접지전원임을 특징으로 하는 반도체 메모리 장치의 로우결함복구장치.
제7항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 P형 모스 트랜지스터이고, 상기 소정의 전원은 동작전압전원임을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.
입력 어드레스신호를 디코딩하여 워드라인을 선택하기 위한 복수의 선택신호를 발생하며, 하나의 선택신호는 복수의 워드라인을 제어하며, 상기 선택신호는 제1선택신호 및 제2선택신호로 구분되고, 하나의 선택신호에 의하여 제어되는 복수의 워드라인 중 하나의 워드라인을 선택하도록 제어하는 제3선택신호를 구비하는 반도체 메모리장치에서, 상기 선택신호에 의하여 선택되는 워드라인에 결함이 발생한 경우에 상기 결함이 발생한 워드라인을 스페어워드라인으로 복구하도록 제어하기 위한 로우결함복구장치에 있어서, 한 단자는 공통으로 연결되고, 그리고 다른 단자는 트랜지스터의 제1단자에 연결되는 퓨즈를, 상기 제1선택신호의 개수와 상기 제3선택신호의 개수의 곱에 대응하여 구비하는 제1퓨즈그룹; 제1단자는 상기 제1퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제1선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 트랜지스터의 제1단자가 연결되는 트랜지스터를, 상기 퓨즈그룹에 구비된 퓨즈의 개수에 대응하여 구비하며, 상기 제1선택신호 각각은 제3선택신호의 개수에 대응하는 트랜지스터들의 제2단자에 함께 입력되는 제1트랜지스터 그룹; 제1단자는 상기 제1트랜지스터그룹의 트랜지스터의 제3단자에 연결되고, 제2단자에는 상기 제3선택신호 중 하나가 각각 입력되며; 그리고 제3단자는 소정의 전원에 연결되는 트랜지스터를, 상기 제1트랜지스터그룹에 구비된 트랜지스터의 개수에 대응하여 구비하며, 상기 제3선택신호 각각은 상기 제1선택신호의 개수에 대응하는 트랜지스터들의 제2단자에 함께 입력되는 제2트랜지스터그룹; 한 단자는 서로 공통으로 연결되어 상기 제1퓨즈의 한 단자와 연결되고, 다른 단자는 제3트랜지스터그룹의 트랜지스터의 제1단자에 각각 연결되는 퓨즈를, 상기 제2선택신호의 개수에 대응하여 구비하는 제2퓨즈그룹; 및 제1단자는 상기 제2퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제2선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 소정의 전원이 연결되는 트랜지스터를, 상기 제2퓨즈그룹에 구비된 퓨즈의 개수에 대응하게 구비하는 제3트랜지스터그룹을 포함함을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.
제10항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 N형 모스 트랜지스터이고, 상기 소정의 전원은 접지전원임을 특징으로 하는 반도체 메모리 장치 의 로우결함복구장치.
제10항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 P형 모스 트랜지스터이고, 상기 소정의 전원은 동작전압전원임을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.
입력 어드레스신호를 디코딩하여 워드라인을 선택하기 위한 복수의 선택신호를 발생하며, 하나의 선택신호는 복수의 워드라인을 제어하며, 상기 선택신호는 제1선택신호 및 제2선택신호로 구분되고, 하나의 선택신호에 의하여 제어되는 복수의 워드라인 중 하나의 워드라인을 선택하도록 제어하는 제3선택신호를 구비하는 반도체 메모리장치에서, 상기 선택신호에 의하여 선택되는 워드라인에 결함이 발생한 경우에 상기 결함이 발생한 워드라인을 스페어워드라인으로 복구하도록 제어하기 위한 로우결함복구장치에 있어서, 한 단자는 공통으로 연결되고, 그리고 다른 단자는 트랜지스터의 제1단자에 연결되는 퓨즈를, 상기 제1선택신호의 개수와 상기 제3선택신호의 개수의 곱에 대응하여 구비하는 제1퓨즈그룹; 제1단자는 상기 제1퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제1선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 트랜지스터의 제1단자가 연결되는 트랜지스터를, 상기 퓨즈그룹에 구비된 퓨즈의 개수에 대응하여 구비하며, 상기 제1선택신호 각각은 제3선택신호의 개수에 대응하는 트랜지스터들의 제2단자에 함께 입력되는 제1트랜지스터 그룹; 제1단자는 상기 제1트랜지스터그룹의 트랜지스터의 제3단자에 연결되고, 제2단자에는 상기 제3선택신호 중 하나가 각각 입력되며, 그리고 제3단자는 소정의 전원에 연결되는 트랜지스터를, 상기 제3선택신호의 개수에 대응하여 구비하는 제2트랜지스터그룹; 한 단자는 서로 공통으로 연결되어 상기 제1퓨즈의 퓨즈의 한 단자와 연결되고, 다른 단자는 제3트랜지스터그룹의 트랜지스터의 제1단자에 각각 연결되는 퓨즈를, 상기 제2선택신호의 개수에 대응하여 구비하는 제2퓨즈그룹; 및 제1단자는 상기 제2퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제2선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 소정의 전원이 연결되는 트랜지스터를, 상기 제2퓨즈그룹에 구비된 퓨즈의 개수에 대응하게 구비하는 제3트랜지스터그룹을 포함함을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.
제13항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 N형 모스 트랜지스터이고, 상기 소정의 전원은 접지전원임을 특징으로 하는 반도체 메모리 장치의 로우결함복구장치.
제13항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 P형 모스 트랜지스터이고, 상기 소정의 전원은 동작전압전원임을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.
입력 어드레스신호에 의하여 선택되는 노말워드라인, 상기 노말워드라인을 대신하여 선택될 수 있도록 추가로 구비된 스페어워드라인; 상기 스페어워드라인에 연결되며, 상기 워드라인그룹에 결함이 발생된 경우에 결함이 발생된 워드라인그룹을 디스에이블시키기 위한 제어신호를 발생하고, 상기 결함이 발생된 워드라인그룹을 대신하여 상기 스페어선택라인을 인에이블시키기 위한 스페어디코더수단; 및 상기 워드라인그룹에 대응하여 각각 하나의 디코더수단이 연결되어 입력 어드레스신호에 따라 워드라인그룹을 인에이블시키며, 상기 스페어디코더수단에서 발생된 제어신호에 대응하여 결함이 발생된 워드라인그룹을 디스에이블시키기 위한 복수의 디코더수단을 포함함을 특징으로 하는 로우결함장치를 구비한 반도체 메모리장치.