KR0171169B1 - 엘시디 패널 구동을 위한 다계조 전압 발생 회로 - Google Patents

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Abstract

본 발명은 LCD 패널을 구동하기 위한 다계조 전압 발생 회로로서, 다수의 기준 전압레벨을 인가 받고, 비디오 데이터 중에서 일부의 비트를 디코딩하여 상기 기준 전압레벨들 사이의 전압 구간을 선택하고, 선택된 전압구간의 양단 전압레벨을 제1전압레벨과 제2전압레벨로 출력하는 전압선택부와; 가중치 전압을 발생하기 위하여 어떤 두 개의 전압레벨 사이에 다수의 전압레벨 구간을 만들고, 다수의 비디오 데이터 신호 중에서 상기 전압선택부에서 사용하고 난 나머지 비트를 디코딩하여 다수의 전압레벨 구간 중에서 하나의 전압레벨 구간을 발생하여 그 양단 전압레벨을 제3전압레벨과 제4전압레벨로 출력하는 전압발생부와; 전압선택부에서 출력되는 제1전압레벨과 제2전압레벨, 및 전압발생부에서 출력되는 제3전압레벨과 제4전압레벨을 입력으로 받아서, 제1전압레벨과 제2전압레벨 사이의 전압과 제3전압레벨과 제4전압레벨 사이의 전압을 서로 곱하여 그 곱한 전압 값을 승산전압으로 출력하는 아날로그곱셈기와; 제1전압과 승산전압을 서로 더하여 최종적으로 다계조 출력전압을 발생하는 아날로그덧셈기를 포함하여 이루어진다.

Description

엘시디 패널 구동을 위한 다계조 전압 발생 회로
제1도는 종래의 SCOL 회로를 이용하는 다계조 전압 발생 회로.
제2도는 종래의 DAC 회로를 이용한 다계조 전압 발생 회로.
제3도는 본 발명의 다계조 전압 발생 회로의 블록도 이다.
제4도는 본 발명의 구체적인 실시예를 보인 회로도이다.
제5도는 길버터 셀의 특성 그래프이다.
제6도 및 제7도는 전압발생부의 다른 실시예들 회로도이다.
표 1 은 화상 데이터 비트의 상태에 따라 선택되는 전압 레벨을 나열한 표이다.
표 2 는 화상 데이터 비트의 상태에 따라 선택되는 가중치 전압레벨을 나열한 표이다.
본 발명은 LCD 패널 구동회로에 관한 것으로서, 다계조를 표시하는데 있어서 필요한 전압원의 수를 줄일 수 있는 엘시디 패널 구동회로에 관한 것이다.
노트북 컴퓨터는 물론이고 일반적인 컴퓨터나 텔레비젼에서도 평판 디스플레이의 사용이 증가하고 있는데, 평판 디스플레이 장치 중에서 엘시디(LCD) 디스플레이가 널리 사용되고 있다.
엘시디 디스플레이는 엘시디 패널(LCD Panel)과 이를 구동하는 패널 구동회로를 가진다.
LCD 패널을 구동함에 있어서 m BIT의 화상 신호를 표현하려면 2m개의 전압 소스 (VOLTAGE SOURCE)가 필요하다. 그러나 5 BIT 이상의 화상 신호의 경우 모든 계조 수에 해당되는 전압을 발생하는 것은 현실적으로 불가능하다. 그 결과 실제 필요한 전압레벨보다 적은 수의 전압 소스로 다수의 중간 레벨을 표시할 수 있는 다음과 같은 여러 가지 방법들이 연구되어 왔다.
이러한 연구들 중에서 가상의 중간 단계 레벨을 표현하기 위한 방법으로 개발된 것이 FRC(FRAME RATE CONTROL)라는 방법과 디터링(DITHERING) 이라는 방법이 있는데, FRC 방법은 한 픽셀을 여러 FRAM동안 ON/OFF 시킴으로서 두 전압레벨 사이의 계조를 얻는 방법이며, 디터링이라는 방법은 여러 개의 픽셀을 하나로 묶어 각 픽셀이 ON/OFF 되는 평균값을 이용하여 중간 레벨을 결정하는 방법이다.
또한 실제로 중간 레벨이 해당하는 전압을 발생시켜서 중간 레벨들을 표현하는 방법으로 보간법(INTERPOLATION METHOD)과 중간 전압 선택 방법이 있는데, 보간법은 다른 듀티비(DUTY RATIO)를 갖는 사각파를 픽셀에 인가함으로서 픽셀에 사각파의 평균값이 걸리도록 하는 방법이고, 중간 전압 선택 방법은 두 전압을 전압 분활용 저항에 연결함으로서 두 전압 레벨 사이의 다수의 전압레벨을 얻어내어서 픽셀 전극에 인가하는 방법이다.
보간법은 제1도에 도시된 바와 같은 SCOL 회로라는 것을 이용하는데, 신호 TM1, TM2, TM3, TM4는 듀티비가 각각 1:7, 2:6 3:5, 4:4인 사가파 신호인데 이들 TM 파형은 반전되어 1:7, 2:6, 3:5, 4:4, 5:3, 6:2, 7:1, 8:0인 신호가 만들어져서 사용된다. 화상 데이터 신호인 VD의 6 BIT중 상위 3BIT가 8개의 전압 레벨 구간의 구간 양단 전압 즉, 두 개의 전압레벨(SO, S8, S16, S24, S32, S40, S48, S56, S64 중에서 두 개)을 선택하고, 하위 3개 BIT가 TM파형 8개중에서 하나를 선택하여 64 종류의 사각파를 만든다. 그래서 이64개의 전압레벨이 픽셀이 공급되는데, 픽셀은 저역통과필터 LPF로 모델링(MODELING) 되므로 사각파의 주파수를 LPF 의 차단(CUT OFF) 주파수보다 높게 하면 픽셀에는 사각파의 평균값만 인가되므로 64개의 전압 레벨이 인가되는 것이다.
중간 전압 선택 방법은 제2도에서 보인 바와 같은 DAC 회로라는 것을 이용한다.
이 방법에서는 6BIT 의 화상 데이터중 3개 BIT가 디코더(20)에서 디코딩되어 9개의 기준전압 레벨 V0, V1, V2, V3, V4, V5, V6, V7, V8 중에서 제1전압선택기(22)와 제2전압선택기(23)를 이용하여 8개구간 양단의 전압레벨 2개를 선택하여 분압저항부(24 : VOLTAGE DIVINING RESISTERS BLOCK : VDRB)에 인가된다.
VDRB에서는 선택된 두 전압 레벨 사이에서 8개의 전압 레벨이 발생되고, 화상데이터의 하위 3개의 비트가 디코더(21)에서 디코딩된 신호가 이들 8개의 전압레벨 중에서 하나를 선택하여 출력한다 예를 들어서 화상 데이터가 100100인 경우 제1전압선택기(22)는 V8 전압을 선택하고, 제2전압선택기(23)는 V4를 선택하여 V.D.R.B에 전달한다. 그러면, 분압저항부(24)에서는 V8과 V4 사이의 전압레벨 8개가 발생되며, 제3전압선택기(25)에 의하여의 크기를 가진 신호 전압이 선택되어 출력된다. 이런 방법으로 64 단계의 전압레벨이 선택되며, 64계조를 모두 표시할 수 있다.
그러나 이러한 종래의 기술에 FRC는 깜박거림이 발생되며, 디터링 방법은 해상도가 떨어지는 단점이 있다.
보간법은 별도의 TM파형을 발생하기 위한 발생 회로가 필요하며, 중간 전압 선택 방법은 전압을 발생하기 위하여 분압용 저항을 사용하기 때문에 회로는 간단하지만 반도체 공정 상에서 저항을 만들 때 면적을 많이 차지하는 단점이 있다.
본 발명에서는 중간 전압 선택 방법을 분압용 저항 없이 LCD 표시 패널을 구동하기에 적합하도록 한 회로를 제공하려는 것이다.
본 발명은 LCD 패널을 구동하기 위한 다계조 전압발생 회로로서, 다수의 기준 전압 레벨을 인가 받고, 비디오 데이터 중에서 일부의 비트를 디코딩하여 상기 기준 전압레벨들 사이의 전압 구간을 선택하고, 선택된 전압 구간의 양단 전압레벨을 제1전압레벨과 제2전압레벨로 출력하는 전압선택부와; 가중치 전압을 발생하기 위하여 어떤 두 개의 전압레벨 사이에 다수의 전압레벨 구간을 만들고, 다수의 비디오 데이터 신호 중에서 상기 전압선택부에서 사용하고 난 나머지 비트를 디코딩하여 다수의 전압레벨 구간 중에서 하나의 전압레벨 구간을 발생하여 그 양단 전압 레벨을 제3전압레벨과 제4전압레벨로 출력하는 전압발생부와; 전압선택부에서 출력되는 제1전압레벨과 제2전압레벨, 및 전압발생부에서 출력되는 제3전압레벨과 제4전압레벨을 입력으로 받아서, 제1전압레벨과 제2전압레벨 사이의 전압과 제3전압레벨과 제4전압레벨 사이의 전압을 서로 곱하여 그 곱한 전압 값을 승산전압으로 출력하는 아날로그곱셈기와; 제1전압과 승산전압을 서로 더하여 최종적으로 다계조 출력 전압을 발생하는 아날로그덧셈기를 포함하여 이루어진다.
전압발생부는 3개의 모스트랜지스터와 바이어스 저항수단으로 구성되는데, 3개의 모스트랜지스터의 각 소오스와 각 드레인이 모두 병렬로 연결되고, 드레인들이 바이어서 저항을 통하여 전원에 연결되며, 그 게이트에는 화상 데이터 비트 중에서 일부 비트가 연결되어서, 화상 데이터의 상태에 따라 바이어스 저항에 흐르는 전류가 변화되어 결국 바이어스 저항 양단의 가중치 전압을 제3전압레벨과 제4전압레벨로 만들어서 출력하도록 구성된 것이다.
아날로그곱셈기는 길버트셀을 이용하고, 아날로그덧셈기는 증폭도가 1인 차동증폭기와 덧셈기로 구성되고, 상기 아날로그곱셈기의 승산전압이 차동증폭기에 입력된 후 상기 덧셈기에서 제1전압레벨과 합산되어서 최종적인 다계조 출력전압으로 출력되도록 구성된 것이다.
제3도는 본 발명의 블록도이다.
본 발명의 회로는 전압선택부(31), 전압발생부(32), 아날로그곱셈기(33), 및 아날로그덧셈기(34)로 구성된다.
전압선택부(31)는 8개의 전압 구간을 만들기 위한 기준전압 V0, V1, V2, V3, V4, V5, V6, V7, V8 9개의 전압레벨을 인가 받고, 6개의 비디오 데이터 신호 중에서 상위 3개의 비트를 디코딩하여 8개의 전압 구간 중에서 하나의 전압 구간 양단 전압레벨을 선택하여 제1전압레벨(35)과 제2전압레벨(36)로 출력한다.
전압발생부(32)는 가중치 전압(WEIGHT VOLTAGE)을 발생하는 회로인데, 두 개의 전압레벨(전위)을 인가 받아서 8개의 전압레벨 구간을 만들고, 6개의 비디오 데이터 신호 중에서 하위 3개의 비트를 디코딩하여 8개의 전압레벨 구간 중에서 하나의 전압레벨 구간을 선택하고 그 양단 전압레벨을 제3전압레벨(37)과 제4전압레벨(38)로서 출력한다.
아날로그곱셈기(33)는 전압선택부(31)에서 출력되는 제1전압레벨과 제2전압레벨, 및 전압발생부(32)에서 출력되는 제3전압레벨과 제4전압레벨을 입력으로 받아서, 제1전압레벨과 제2전압레벨 사이의 차이 전압과 제3전압레벨과 제4전압레벨 사이의 차이 전압을 서로 곱하여 그 곱한 전압 값을 승산전압(39)으로 출력한다.
아날로그덧셈기(34)는 제1전압(35)과 승산전압(39)을 서로 더하여 최종 출력전압 Vort으로 출력한다.
제4도는 본 발명의 일 실시예를 보인 회로도이다.
전압선택부(31)는 제2도에서 보인 바와 같은 제1전압선택기와 제2전압선택기, 및 디코더로 구성되어서, 6 BIT의 화상 데이터 D0 내지 D5중에서 상위 3개 BIT D3, D4, D5가 디코더에서 디코딩되어 9개의 기준 전압레벨 V0, V8, V16, V24, V32, V40, V48, V56, V64, 중에서 제1전압선택기와 제2전압선택기를 이용하여 8개 구간 양단의 전압레벨 2개를 선택하여 제1전압레벨(35)과 제2전압레벨(36)로 출력한다. 화상 데이터 비트 D3, D4, D5 의 상태에 따라 선택되는 전압레벨이 표 1에 기재되어 있다.
표1에서 보는 바와 같이 3개의 비트 D3, D4, D5 가 각각 0, 0, 0 라고 하면 제1전압레벨(35) Vout1은 전압레벨 V0가 되고, 제2전압레벨 Vout2는 V8이 된다. 또 3개의 비트 D3, D4, D5가 각각 0, 0, 1 라고 하면 제1전압레벨(35) Vout1은 전압레벨 V32가 되고, 제2전압레벨 Vout2는 V40이 된다. 그리고 3개의 비트 D3, D4, D5 가 각각 1, 1, 1 라고 하면 제1전압레벨(35) Vout1 은 전압레벨 V56이 되고, 제2전압레벨 Vout2는 V64가 된다.
전압선택부(31)는 먹서(MUX)와 아날로그 스위치(ANALOG SWITCH)로서 구성하여도 된다.
전압 발생부(32)는 3개의 모스트랜지스터와 바이어스 저항(41)으로 구성되는데, 모스트랜지스터 Q0 (42), 트랜지스터 Q1(43), 트랜지스터 Q2(44) 가 각 소오스와 각 드레인이 모두 병렬로 연결되고, 드레인들은 다시 바이어서 저항을 통하여 입력 전압 Vcc에 연결된다. 그리고 게이트들에는 6개의 화상 데이터 비트 중에서 하위 비트 D0, D1, D2가 연결된다. 트랜지스터 Q0의 게이트에는 D0, 트랜지스터 Q1의 게이트에는 D1, 트랜지스터 Q2의 게이트에는 D2가 각각 연결된다. 전압발생부 (32)는 하위 비트 3개를 이력으로 받아서 표 2 에서 보인 같이 D0, D1, D2의 상태에 따라 바이어스 저항(41)에 흐르는 전류가 변화되어 결국 바이어스 저항 양단의 전위인 가중치 전압 Vy 즉, 제3전압레벨(37)과 제4전압레벨(38)이 변환된다.
이 전압발생부(32)는 바이어스 저항(41)의 양단에 발생되는 Vy를 입력된 전압Vi에 대하여,
로 만들어 주는 역할을 하는데, 다음과 같이 동작한다.
트랜지스터 Q0, 트랜지스터 Q1, 트랜지스터 Q2의 게이트의 폭과 길이의 비 W/L을 각각 1:2:4로 하면 트랜지스터 Q0, 트랜지스터 Q1, 트랜지스터 Q2의 흐르는 전류의 비도 역시 1:2:4로 된다. 트랜지스터에 흐르는 전류는,
와 같이 나타내어지므로 바이어스 저항 값 R을
[*는 곱하기 표시이다(이하에서 같다)]
로 하면 트랜지스터 Q0 만 온(ON) 되었을 때 Vy 값이
이 된다.
입력 비트의 조합에 대한 출력 Vy 가 제2표에 기재되어 있다.
표 2에서 보면 알 수 있는 바와 같이, 하위 비트 D0, D1, D2가 1, 0, 0 라고 하면 트랜지스터 Q0는 턴온되고, 트랜지스터 Q1과 트랜지스터 Q2는 턴오프 되므로 전류 i 와 저항 R을 곱한 전압 강하 Vy 값은로 된다. 또 하위 비트 D0, D1, D2가 0, 0, 1 라고 하면 트랜지스터 Q2는 턴온되고, 트랜지스터 Q0과 트랜지스터Q1은 턴오프 되므로 전류 i 와 저항 R을 곱한 전압 강화 Vy 값은로 된다.
그리고 하위 비트 D0, D1, D2가 1, 1, 1 이라고 하면 트랜지스터 Q0, 트랜지스터 Q1과 트랜지스터 Q2는 턴온 되므로 전류 i와 저항R을 곱합 전압 강하 Vy 값은로 된다.
아날로그곱셈기(33)는 길버트셀(GILBERT CELL)을 이용한다.
이 길버트셀에 관하여는 IEEE JOURNAL SOLID-STATE CIRCUIT VOL.sc- 20, No.6 DECEMBER 1985의 PP 1158-1168에 잘 설명되어 있다.
본 예에서는 여러 가지가 회로 구성을 가지는 길버트셀 중에서 제4도에 도시된 바와 같은 회로 구성을 가지는 것을 예로 들어 설명한다. 트랜지스터 M1 내지 트랜지스터 M6 은 모스트랜지스터들이다.
이러한 구성을 가지는 길버트셀에서의 입출력 동작 특성을 살펴보면,
Vo = K1Vx Vy으로 표현된다.
여기서이고, Ka, Kb는 모스트랜지스터의 상수로 W/L에 의하여 정하지는 상수이다.
제5도는 Vx와 Vy에 대한 출력 전압 Vo (노드 N1과 N4사이에 나타나는 전압)의 관계를 나타내는 그래프인데, Vx의 극성과 Vy의 크기에 따라 출력 전압 Vo가 Vo = K1Vx Vy의 관계로 변화되는 것을 알 수 있다.
전압발생부(32)는 제6도 또는 제7도 같이 구성하여도 되는데, 이 경우들에서는 3개의 모스트랜지스터 Q0', Q1', Q2'와 저항용 모스트랜지스터 Q3'으로 구성하든지, 또는 3개의 트랜지스터 Q0, Q1, Q2와 저항용 트랜지스터 Q3으로 구성하여도 된다.
제6도의 경우, 모스트랜지스터 Q0', Q1', Q2'의 각 소오스와 각 드레인이 모드 병렬로 연결되고, 그 게이트들에는 6개의 화상 데이터 비트 중에서 하위 비트 D0, D1, D2가 연결된다. 즉 Q0'의 게이트에는 D0, Q1'의 게이트에는 D1, Q2'의 게이트에는 D2가 각각 연결된다. 그리고 모스트랜지스터 Q3'의 게이트에는 전원 Vdd가 연결된다.
제7도의 경우에는, 모스트랜지스터 Q0, Q1, Q2의 각 소오스와 각 드레인이 모두 병렬로 연결되고, 그 게이트들에는 6개의 화상 데이터 비트 중에서 하위 비트 D0, D1, D2가 연결된다. 즉 Q0의 게이트에는 D0, Q1의 게이트에는 D1, Q2의 게이트에는 D2가 각각 연결된다. 그리고 모스트랜지스터 Q3의 게이트에는 출력전압인 모스트랜지스터 Q0, Q1, Q2의 드레인 전압이 연결된다.
전압발생부(32)는 하위 비트 3개를 입력으로 받아서 제2표에서 보인 같인 D0, D1, D2의 상태에 따라 저항용 모스트랜지스터에 흐르는 전류가 변화되어 제3전압레벨(37)과 제4전압레벨(38) 사이의 전압(전위차)이 변화된다. 이러한 예의 전압발생부(32)의 동작도 위에서 설명한 바와 같이 R(41) 대신 모스트랜지스터 Q3' 또는 Q3의 저항이 대체된 것처럼 동작된다.
아날로그덧셈기(34)는 차동증폭기(47)와 덧셈기(48)로서 간단하게 구성할 수가 있는데, 차동증폭기는 증폭도를 1이 되도록 하고 길버터셀(33)의 출력전압(승산전압 = Vo)을 차동증폭기(47)의 두입력에 연결하여, 이 차동 증폭기의 출력 전압 Vo'을 덧셈기(48)에 한 입력에 연결하고, 덧셈기의 다른 입력에는 제1전압레벨(35)을 연결하여 차동증폭기(47)의 출력전압 Vo'과 제1전압레벨(35)을 덧셈기(48)에서 더하여 져서 최종적인 출력전압 Vout이 출력되도록 구성한다.
종합적인 동작을 화상 데이터를 6비트인 경우를 예로 들어 설명한다.
6 BIT 의 영상 데이터를 표현하기 위해서는 종래의 기술에서는 64개의 전압 소스가 필요하지만, 본 회로는 8개의 전압 소스로 64개의 전압레벨(계조)을 만들어서 출력한다.
제4도의 회로에서, 화상 데이터 6 BIT 중 상위 3 BIT가 주어진 전압 소스 중 한구간을 선택한다. 예를 들어, D5=1, D4=0, D3=0일 경우 전압선택부는 제1전압레벨 Vout1에 V32(=Vsi), Vout2 에 V40 =V(si+1)을 출력한다.
또 하위 BIT가 제3전압레벨과 제4전압레벨을 정하는데, 트랜지스터 Q0, 트랜지스터 Q1, 트랜지스터 Q2의 W/L 비에 의하여 출력되는 Vy 가 (D2D1D0)2/8K2가 된다.
이렇게 출력되는 Vx 와 Vy가 길버트셀에서 곱하여 져서,
인 출력전압이 생성된다.
여기서 i 는 i=(D5D4D3)2, j = (D2D1D0)2, 즉 i 는 D5D4D3의 이진수이고 j 는 D2D1D0의 2진수이다.
길버트셀의 출력이 증폭도가 1인 차동증폭기에 인가되고
이 자동증폭기의 출력가 된다.
그러면 덧셈기에서는 제1 전압레벨인 V32와 차동증폭기의 출력을 더하여서가 출력된다.
그래서 V8i와 V8i+1사이에 8개 계조의 전압이 길버트셀에서 만들어지고 i가 8개까지 선택적으로 8 X 8 = 64 가 되어 총 64 계조의 전압레벨이 만들어 져서 출력될 수가 있다. 즉 선압선택부(31)에서 상위 비트 세개로 D5D4D3=8 개의 전압레벨이 선택되어지고 전압발생부(32)와 아날로그곱셈기(33)에서 하위비트 세개 (D2D1D0)2= 8개의 전압레벨이 생성되어서 총 64개의 전압레벨이 되어 출력되는 것이다.
본 실시예에서는 6 비트 화상 데이터를 예를 들었으나 임의의 화상 데이터로서도 전압 소스의 개수와 전압발생부의 모스트랜지스터 숫자를 조성하면 위에서 설명한 바와 같이 동작하는 회로를 만들 수 있다.
적은 개수의 전압 소스로도 다계조를 표시할 수 있다. 예를 들어 m bit 의 화상 데이터를 표시하는데 있어 n개의 전압 소스만 사용한다고 한다면 m- log2n개의 가중치 전압을 발생하여 2m의 계조를 표시할 수 있다.

Claims (9)

  1. LCD 패널을 구동하기 위한 다계조 전압 발생 회로로서, 다수의 기준 전압레벨을 인가 받고, 비디오 데이터 중에서 일부의 비트를 디코딩하여 상기 기준 전압레벨들 사이의 전압 구간을 선택하고, 선택된 전압 구간의 양단 전압레벨을 제1전압레벨과 제2전압레벨로 출력하는 전압선택부와; 가중치 전압을 발생하기 위하여 어떤 두개의 전압레벨 사이에 다수의 전압레벨 구간을 만들고, 다수의 비디오 데이터 신호 중에서 상기 전압선택부에서 사용하고 난 나머지 비트를 디코딩하여 다수의 전압레벨 구간 중에서 하나의 전압레벨 구간을 발생하여 그 양단 전압레벨을 제3전압레벨과 제4전압레벨로 출력하는 전압발생부와; 상기 전압선택부에서 출력되는 제1전압레벨과, 제2전압레벨, 및 전압발생부에서 출력되는 제3전압레벨과 제4전압레벨을 입력으로 받아서, 제1전압레벨과 제2전압레벨 사이의 전압과 제3전압레벨과 제4전압레벨 사이의 전압을 서로 곱하여 그 곱한 전압 값을 승산전압으로 출력하는 아날로그곱셈기와; 상기 제1전압과 승산전압을 서로 더하여 최종적으로 다계조 출력전압을 발생하는 아날로그덧셈기를 포함하여 이루어지는 다계조 전압 발생 회로.
  2. 제1항에 있어서, 상기 전압선택기는 제1전압선택기와 제2전압선택기, 및 디코더로 구성되어서, 화상 데이터를 디코딩하는 디코더의 신호에 따라서 제1전압선택기와 제2전압선택기가 다수의 기준전압레벨 중에서 제1전압레벨과 제2전압레벨을 선택하여 출력하는 것이 특징인 다계조 전압 발생 회로.
  3. 제1항에 있어서, 상기 전압발생부는 3개의 모스트랜지스터와 바이어스 저항수단으로 구성되는데, 3개의 모스트랜지스터의 각 소오스와 각 드레인이 모두 병렬로 연결되고, 드레인들이 바이어스 저항을 통하여 전원에 연결되며, 그 게이트에슨 화상 데이터 비트 중에서 일부 비트가 연결되어서, 화상 데이터의 상태에 따라 바이어스 저항에 흐르는 전류가 변화되어 결국 바이어스 저항 양단의 전위인 가중치 전압을 제3전압레벨과 제4전압레벨로 만들어서 출력하는 것이 특징인 다계조 전압 발생 회로.
  4. 제3항에 있어서, 상기 바이어스 저항수단을 모스트랜지스터로 구성하는 것이 특징인 다계조 전압 발생 회로.
  5. 제4항에 있어서, 상기 모스트랜지스터는 엔모스트랜지스터인 것이 특징인 다계조 전압 발생 회로.
  6. 제1항에 있어서, 상기 아날로그곱셈기는 길버트셀을 이용하는 것이 특징인 다계조 전압 발생 회로.
  7. 제1항에 있어서, 상기 화상 데이터는 6개의 비트로 이루어지는 것이 특징인 다계조 전압 발생 회로.
  8. 제7항에 있어서, 상기 화상 데이터 6개의 비트 중에서 상위 비트 3개와 하위 비트 3개로 나누어서 상위 비트 3개로서 전압선택부에 인가하고 하위 비트 3개를 전압발생부에 인가하는 것이 특징인 다계조 전압 발생 회로.
  9. 제1항에 있어서, 상기 아날로그덧셈기는 증폭도가 1인 차동증폭기와 덧셈기로 구성되고, 상기 아날로그곱셈기의 승산전압이 차동 증폭기에 입력된 후 상기 덧셈기에서 제1전압레벨과 합산되어서 최종적인 다계조 출력전압으로 출력되도록 구성된 것이 특징인 다계조 전압 발생 회로.
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