JPH09218671A - 液晶画像信号制御方法及び制御回路 - Google Patents
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Abstract
(57)【要約】
【課題】 第１の基準電圧端子に対して第２および第３
の基準端子に入力されるγ補正されたアナログ階調電圧
を多分割して多階調化されたアナログ階調データを得る
Ｄ／Ａ変換回路では、液晶を駆動する際に電圧の極性を
反転させる必要があり、回路規模が増大される。 【解決手段】 演算増幅器ＯＰ，第１ないし第３のスイ
ッチＳＷα，ＳＷβ，ＳＷβｎ，組スイッチＳＷ１，Ｓ
Ｗ１ｎ〜ＳＷａ，ＳＷａｎ，容量等で構成されるＤ／Ａ
変換回路１０１に対し、コントロール回路１０２により
デジタル画像データのサンプリング方法を変化させるこ
とにより第２および第３の基準電圧端子Ｖ（ｍ＋１），
Ｖｍに極性の異なる電圧を発生させ、かつそれぞれの極
性をフレーム期間毎に切り替えて出力する。第２および
第３の基準電圧端子における階調電圧値の極性を反転す
ることなく第１の基準電圧端子Ｖｒｅｆに対して逆極性
の出力が可能となり、液晶駆動システムにおける回路規
模を縮小し、消費電力を低減することが可能となる。
の基準端子に入力されるγ補正されたアナログ階調電圧
を多分割して多階調化されたアナログ階調データを得る
Ｄ／Ａ変換回路では、液晶を駆動する際に電圧の極性を
反転させる必要があり、回路規模が増大される。 【解決手段】 演算増幅器ＯＰ，第１ないし第３のスイ
ッチＳＷα，ＳＷβ，ＳＷβｎ，組スイッチＳＷ１，Ｓ
Ｗ１ｎ〜ＳＷａ，ＳＷａｎ，容量等で構成されるＤ／Ａ
変換回路１０１に対し、コントロール回路１０２により
デジタル画像データのサンプリング方法を変化させるこ
とにより第２および第３の基準電圧端子Ｖ（ｍ＋１），
Ｖｍに極性の異なる電圧を発生させ、かつそれぞれの極
性をフレーム期間毎に切り替えて出力する。第２および
第３の基準電圧端子における階調電圧値の極性を反転す
ることなく第１の基準電圧端子Ｖｒｅｆに対して逆極性
の出力が可能となり、液晶駆動システムにおける回路規
模を縮小し、消費電力を低減することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は多階調液晶ディスプ
レイにおける画像信号の制御回路と制御方法に関する。
レイにおける画像信号の制御回路と制御方法に関する。
【０００２】
【従来の技術】従来、多階調液晶ディスプレイでは、デ
ィスプレイ内に２次元マトリクス状に配置されたソース
線（列線）とゲート線（行線）を駆動するための駆動回
路が設けられている。ソース線を駆動するソース駆動回
路では階調画像データに対応した電気信号をソース線に
供給し、ゲート線を選択するゲート駆動回路によってゲ
ート線を逐次選択駆動しながら、ソース駆動回路から上
記電気信号をソース線を通してディスプレイの各画素に
階調データを送り出している。この動作は各ゲート線の
選択毎に繰り返されており、このような１ライン１スキ
ャン駆動方式の場合、１行を選択してから次の行を選択
するまでの期間を水平同期期間と呼ばれている。なお、
ディスプレイパネル内の２次元マトリクスの最上行から
最下行までのゲート線を逐次選択して再び最上行のゲー
ト線を選択するまでの期間を垂直同期期間または１フレ
ーム期間と呼ばれている。
ィスプレイ内に２次元マトリクス状に配置されたソース
線（列線）とゲート線（行線）を駆動するための駆動回
路が設けられている。ソース線を駆動するソース駆動回
路では階調画像データに対応した電気信号をソース線に
供給し、ゲート線を選択するゲート駆動回路によってゲ
ート線を逐次選択駆動しながら、ソース駆動回路から上
記電気信号をソース線を通してディスプレイの各画素に
階調データを送り出している。この動作は各ゲート線の
選択毎に繰り返されており、このような１ライン１スキ
ャン駆動方式の場合、１行を選択してから次の行を選択
するまでの期間を水平同期期間と呼ばれている。なお、
ディスプレイパネル内の２次元マトリクスの最上行から
最下行までのゲート線を逐次選択して再び最上行のゲー
ト線を選択するまでの期間を垂直同期期間または１フレ
ーム期間と呼ばれている。
【０００３】一般に、コンピュータ等からのデジタル画
像データは、様々な画像処理を施され、その後、Ｄ／Ａ
（デジタル・アナログ）変換回路によってアナログ化さ
れた階調のアナログ画像データとしてソース駆動回路に
送られる。ソース駆動回路に送られた階調のアナログ画
像データは上記のように、水平同期期間にソース駆動回
路からソース線を通してアナログの画素データとして各
画素に送られる。このディスプレイパネル内の任意の画
素にソース駆動回路によって書き込まれる画素データを
デジタルからアナログに変換することを実現する回路と
して、図８に示すような、Ｄ／Ａ変換回路が提案されて
いる。
像データは、様々な画像処理を施され、その後、Ｄ／Ａ
（デジタル・アナログ）変換回路によってアナログ化さ
れた階調のアナログ画像データとしてソース駆動回路に
送られる。ソース駆動回路に送られた階調のアナログ画
像データは上記のように、水平同期期間にソース駆動回
路からソース線を通してアナログの画素データとして各
画素に送られる。このディスプレイパネル内の任意の画
素にソース駆動回路によって書き込まれる画素データを
デジタルからアナログに変換することを実現する回路と
して、図８に示すような、Ｄ／Ａ変換回路が提案されて
いる。
【０００４】すなわち、図１０において、差動入力型演
算増幅器ＯＰの正入力端子に基準電圧端子Ｖｒｅｆが接
続され、この差動入力型演算増幅器ＯＰの出力端子と負
入力端子との間に、第１のスイッチＳＷαと、容量値２
a εＣで表される容量が接続される。また、負入力端子
には、Ｃ，２0 Ｃ〜２a-1 Ｃ（Ｃは単位容量値）のａ＋
１個の容量の各一端が並列接続され、これら容量のうち
ａの容量の他端はそれぞれ対をなすａ組のスイッチＳＷ
１，ＳＷ１ｎ〜ＳＷａ，ＳＷａｎの各一端に接続され
る。これらａ組みのスイッチのうち、ＳＷ１〜ＳＷａの
他端は基準電圧端子Ｖ（ｍ＋１）に接続される。また、
ＳＷ１ｎ〜ＳＷａｎの他端は第２のスイッチＳＷβを介
して他の基準電圧端子Ｖｍに接続される。さらに、この
第２のスイッチＳＷβの一端には前記容量値Ｃの容量の
他端が接続され、かつこの一端と前記基準電圧端子Ｖｒ
ｅｆとは第３のスイッチＳＷβｎを介して接続されてい
る。
算増幅器ＯＰの正入力端子に基準電圧端子Ｖｒｅｆが接
続され、この差動入力型演算増幅器ＯＰの出力端子と負
入力端子との間に、第１のスイッチＳＷαと、容量値２
a εＣで表される容量が接続される。また、負入力端子
には、Ｃ，２0 Ｃ〜２a-1 Ｃ（Ｃは単位容量値）のａ＋
１個の容量の各一端が並列接続され、これら容量のうち
ａの容量の他端はそれぞれ対をなすａ組のスイッチＳＷ
１，ＳＷ１ｎ〜ＳＷａ，ＳＷａｎの各一端に接続され
る。これらａ組みのスイッチのうち、ＳＷ１〜ＳＷａの
他端は基準電圧端子Ｖ（ｍ＋１）に接続される。また、
ＳＷ１ｎ〜ＳＷａｎの他端は第２のスイッチＳＷβを介
して他の基準電圧端子Ｖｍに接続される。さらに、この
第２のスイッチＳＷβの一端には前記容量値Ｃの容量の
他端が接続され、かつこの一端と前記基準電圧端子Ｖｒ
ｅｆとは第３のスイッチＳＷβｎを介して接続されてい
る。
【０００５】このＤ／Ａ変換回路では、既に液晶の光学
特性に合わせて駆動回路外部からγ補正された８〜１０
階調分のアナログ階調電圧から２値が選択され、その選
択した２値のアナログ階調電圧を基準端子Ｖｍ，Ｖ（ｍ
＋１）に入力され、かつこれに伴い図外のＤ／Ａコンバ
ータコントロール回路において前記第１ないし第３のス
イッチ及びａ組のスイッチのいずれかを選択的に動作さ
せることで、前記アナログ階調電圧を多分割し、多階調
化された階調データの内の１値をアナログ画像データと
して出力する。そして、この画像データを前記ソース線
に供給し、画素に供給する。
特性に合わせて駆動回路外部からγ補正された８〜１０
階調分のアナログ階調電圧から２値が選択され、その選
択した２値のアナログ階調電圧を基準端子Ｖｍ，Ｖ（ｍ
＋１）に入力され、かつこれに伴い図外のＤ／Ａコンバ
ータコントロール回路において前記第１ないし第３のス
イッチ及びａ組のスイッチのいずれかを選択的に動作さ
せることで、前記アナログ階調電圧を多分割し、多階調
化された階調データの内の１値をアナログ画像データと
して出力する。そして、この画像データを前記ソース線
に供給し、画素に供給する。
【０００６】
【発明が解決しようとする課題】ところで、通常の液晶
ディスプレイでは、その画質を向上させるために１水平
同期期間毎に液晶に印加する極性を反転させ表示するこ
とが行われる。このため、図１０に示したＤ／Ａ変換回
路を用いた従来の駆動方法では１水平同期期間毎にγ補
正された８〜１０階調分のアナログ電圧値の極性を反転
させる必要がある。このため、基準電圧端子Ｖｍ，Ｖ
（ｍ＋１）に供給する電圧値の極性を反転させる必要が
あるが、駆動回路外部から供給している電圧値の極性を
反転させることは、液晶駆動システムを考慮した場合大
きな負担となり、また、消費電力も大きくなってしまう
という問題が生じる。
ディスプレイでは、その画質を向上させるために１水平
同期期間毎に液晶に印加する極性を反転させ表示するこ
とが行われる。このため、図１０に示したＤ／Ａ変換回
路を用いた従来の駆動方法では１水平同期期間毎にγ補
正された８〜１０階調分のアナログ電圧値の極性を反転
させる必要がある。このため、基準電圧端子Ｖｍ，Ｖ
（ｍ＋１）に供給する電圧値の極性を反転させる必要が
あるが、駆動回路外部から供給している電圧値の極性を
反転させることは、液晶駆動システムを考慮した場合大
きな負担となり、また、消費電力も大きくなってしまう
という問題が生じる。
【０００７】本発明の目的は、γ補正されたアナログ階
調電圧値の極性反転しなくても基準電圧に対して逆極性
の出力が可能な駆動方法を提供することにある。
調電圧値の極性反転しなくても基準電圧に対して逆極性
の出力が可能な駆動方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、第１の基準電
圧端子に対して階調電圧値が入力される第２および第３
の基準電圧端子を有し、この階調電圧を多分割し、分割
された多階調化されたアナログ階調データの１値をアナ
ログ画像データとして出力する多数個のスイッチ手段を
備えるＤ／Ａ変換回路と、前記スイッチ手段を選択的に
動作させるコントロール回路とを備えて液晶ディスプレ
イに供給する画像信号を制御する方法において、前記デ
ジタル画像データのサンプリング方法を変化させること
により前記第２および第３の基準電圧端子に極性の異な
る電圧を発生させ、かつそれぞれの極性をフレーム期間
毎に切り替えて出力することを特徴とする。
圧端子に対して階調電圧値が入力される第２および第３
の基準電圧端子を有し、この階調電圧を多分割し、分割
された多階調化されたアナログ階調データの１値をアナ
ログ画像データとして出力する多数個のスイッチ手段を
備えるＤ／Ａ変換回路と、前記スイッチ手段を選択的に
動作させるコントロール回路とを備えて液晶ディスプレ
イに供給する画像信号を制御する方法において、前記デ
ジタル画像データのサンプリング方法を変化させること
により前記第２および第３の基準電圧端子に極性の異な
る電圧を発生させ、かつそれぞれの極性をフレーム期間
毎に切り替えて出力することを特徴とする。
【０００９】また、本発明は、第１の基準電圧端子に対
して階調電圧値が入力される第２および第３の基準電圧
端子を有し、この階調電圧を多分割し、分割された多階
調化されたアナログ階調データの１値をアナログ画像デ
ータとして出力する多数個のスイッチ手段を備えるＤ／
Ａ変換回路と、前記スイッチ手段を選択的に動作させる
コントロール回路とを備えて液晶ディスプレイに供給す
る画像信号を制御する制御回路において、前記コントロ
ール回路には、デジタル画像データ、サンプルホールド
入力クロック、フレーム入力クロックがそれぞれ入力さ
れ、これらのデータとクロックに基づいて前記スイッチ
手段を選択的に動作させ、前記第２および第３の基準電
圧端子に極性の異なる電圧を発生させ、かつそれぞれの
極性をフレーム期間毎に切り替えて出力するように構成
したことを特徴とする。
して階調電圧値が入力される第２および第３の基準電圧
端子を有し、この階調電圧を多分割し、分割された多階
調化されたアナログ階調データの１値をアナログ画像デ
ータとして出力する多数個のスイッチ手段を備えるＤ／
Ａ変換回路と、前記スイッチ手段を選択的に動作させる
コントロール回路とを備えて液晶ディスプレイに供給す
る画像信号を制御する制御回路において、前記コントロ
ール回路には、デジタル画像データ、サンプルホールド
入力クロック、フレーム入力クロックがそれぞれ入力さ
れ、これらのデータとクロックに基づいて前記スイッチ
手段を選択的に動作させ、前記第２および第３の基準電
圧端子に極性の異なる電圧を発生させ、かつそれぞれの
極性をフレーム期間毎に切り替えて出力するように構成
したことを特徴とする。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態の制
御回路のブロック図である。同図に示すように、この実
施形態の制御回路１００はＤ／Ａ変換回路１０１と、こ
のＤ／Ａ変換回路１０１に設けられた各スイッチを駆動
するためのＤ／Ａコンバータコントロール回路１０２と
で構成される。Ｄ／Ａ変換回路１０１は、正入力端子が
基準電圧端子Ｖｒｅｆに接続された差動入力型演算増幅
器ＯＰを有しており、この差動入力高演算増幅器ＯＰの
出力端子と負入力端子との間には、容量値２a εＣで表
される容量と、第１のスイッチＳＷαとが並列に接続さ
れている。なお、この実施形態では、ε＝１の場合を示
している。
参照して説明する。図１は本発明の第１の実施形態の制
御回路のブロック図である。同図に示すように、この実
施形態の制御回路１００はＤ／Ａ変換回路１０１と、こ
のＤ／Ａ変換回路１０１に設けられた各スイッチを駆動
するためのＤ／Ａコンバータコントロール回路１０２と
で構成される。Ｄ／Ａ変換回路１０１は、正入力端子が
基準電圧端子Ｖｒｅｆに接続された差動入力型演算増幅
器ＯＰを有しており、この差動入力高演算増幅器ＯＰの
出力端子と負入力端子との間には、容量値２a εＣで表
される容量と、第１のスイッチＳＷαとが並列に接続さ
れている。なお、この実施形態では、ε＝１の場合を示
している。
【００１１】また、前記差動入力型演算増幅器ＯＰの負
入力端子には、ａ＋１個の容量の各一端が並列接続さ
れ、各容量の容量値はＣ，２0 Ｃ〜２a-1 Ｃ（Ｃは単位
容量値）とされている。そして、前記ａ個の容量の他端
にはそれぞれ対をなすａ組のスイッチＳＷ１，ＳＷ１ｎ
〜ＳＷａ，ＳＷａｎの各一端が接続され、そのうち、ス
イッチＳＷ１〜ＳＷａの他端は基準電圧端子Ｖ（ｍ＋
１）に接続され、スイッチＳＷ１ｎ〜ＳＷａｎの他端は
第２のスイッチＳＷβを介して基準電圧端子Ｖｍに接続
されている。なお、容量Ｃの他端はこの第２のスイッチ
ＳＷβの一端に接続されており、かつこの一端と前記基
準電圧端子Ｖｒｅｆとの間には第３のスイッチＳＷβｎ
が接続されている。
入力端子には、ａ＋１個の容量の各一端が並列接続さ
れ、各容量の容量値はＣ，２0 Ｃ〜２a-1 Ｃ（Ｃは単位
容量値）とされている。そして、前記ａ個の容量の他端
にはそれぞれ対をなすａ組のスイッチＳＷ１，ＳＷ１ｎ
〜ＳＷａ，ＳＷａｎの各一端が接続され、そのうち、ス
イッチＳＷ１〜ＳＷａの他端は基準電圧端子Ｖ（ｍ＋
１）に接続され、スイッチＳＷ１ｎ〜ＳＷａｎの他端は
第２のスイッチＳＷβを介して基準電圧端子Ｖｍに接続
されている。なお、容量Ｃの他端はこの第２のスイッチ
ＳＷβの一端に接続されており、かつこの一端と前記基
準電圧端子Ｖｒｅｆとの間には第３のスイッチＳＷβｎ
が接続されている。
【００１２】一方、前記Ｄ／Ａコンバータコントロール
回路１０２は、図２に回路図を示すように、ａビットの
デジタル画像データＤ１〜Ｄａが入力されるとともに、
サンプルホールド入力クロックＣs/h とフレーム入力ク
ロックＣｆが入力される。そして、サンプルホールド入
力クロックＣｓ／ｈとフレーム入力クロックＣｆは排他
的ＯＲゲートＥＸ−ＯＲの各入力端に入力され、このＥ
Ｘ−ＯＲの出力と、各デジタル画像データＤ１〜Ｄａは
それぞれａ個のＮＡＮＤゲートに入力され、これらＮＡ
ＮＤゲートの出力と、この出力をインバータで反転した
出力と、前記ＥＸ−ＯＲの出力とで前記各スイッチを駆
動させるように構成されている。
回路１０２は、図２に回路図を示すように、ａビットの
デジタル画像データＤ１〜Ｄａが入力されるとともに、
サンプルホールド入力クロックＣs/h とフレーム入力ク
ロックＣｆが入力される。そして、サンプルホールド入
力クロックＣｓ／ｈとフレーム入力クロックＣｆは排他
的ＯＲゲートＥＸ−ＯＲの各入力端に入力され、このＥ
Ｘ−ＯＲの出力と、各デジタル画像データＤ１〜Ｄａは
それぞれａ個のＮＡＮＤゲートに入力され、これらＮＡ
ＮＤゲートの出力と、この出力をインバータで反転した
出力と、前記ＥＸ−ＯＲの出力とで前記各スイッチを駆
動させるように構成されている。
【００１３】この構成において、図３に示されているＴ
１，Ｔ２の期間は１水平同期期間を示す。Ｔ１期間にお
いて、Ｄ／Ａコンバータコントロール回路にクロックＣ
ｓ／ｈ，Ｃｆを入力し、更にＤａ〜Ｄ１のデジタル画像
データを入力すると、図１のＤ／Ａ変換回路はＴ１期間
内のｔ１期間からｔ２期間へ移行するときに演算を始め
その時の演算結果、つまりＤ／Ａ変換回路の出力電圧Ｖ
ｏｕｔは、 Ｖout ＝２Ｖref −Ｖｍ−（ｘ／２a ）｛Ｖ（m+1 ）−Ｖm ｝…（１） （ここで、ｘの値はデジタル画像データを１０進法に換
算した場合の値を示し、その取り得る範囲は０≦ｘ＜２
a である。）の値をとる。
１，Ｔ２の期間は１水平同期期間を示す。Ｔ１期間にお
いて、Ｄ／Ａコンバータコントロール回路にクロックＣ
ｓ／ｈ，Ｃｆを入力し、更にＤａ〜Ｄ１のデジタル画像
データを入力すると、図１のＤ／Ａ変換回路はＴ１期間
内のｔ１期間からｔ２期間へ移行するときに演算を始め
その時の演算結果、つまりＤ／Ａ変換回路の出力電圧Ｖ
ｏｕｔは、 Ｖout ＝２Ｖref −Ｖｍ−（ｘ／２a ）｛Ｖ（m+1 ）−Ｖm ｝…（１） （ここで、ｘの値はデジタル画像データを１０進法に換
算した場合の値を示し、その取り得る範囲は０≦ｘ＜２
a である。）の値をとる。
【００１４】次に、Ｔ２期間のデジタル・アナログ変換
回路の出力電圧（Ｖｏｕｔ）は、 Ｖout ＝Ｖm ＋（ｘ／２n ）｛Ｖ（m+1 ）−Ｖm ｝ …（２） となる。ここで、（１）と（２）とを比べてみると、Ｖ
ｏｕｔの値は基準電圧Ｖｒｅｆに関して逆極性になって
いることが分かる。
回路の出力電圧（Ｖｏｕｔ）は、 Ｖout ＝Ｖm ＋（ｘ／２n ）｛Ｖ（m+1 ）−Ｖm ｝ …（２） となる。ここで、（１）と（２）とを比べてみると、Ｖ
ｏｕｔの値は基準電圧Ｖｒｅｆに関して逆極性になって
いることが分かる。
【００１５】したがって、デジタル画像データが同じデ
ータの場合、Ｃｆに与える信号を“Ｈ”あるいは“Ｌ”
に切り替えることによって、基準電圧Ｖｒｅｆに対して
逆極性の出力を得ることができることを示している。こ
れにより、本実施形態では、基準電圧端子Ｖ（ｍ＋
１），Ｖｍの極性を反転することなく、デジタル画像デ
ータのサンプリングタイミングを変えるだけで出力に逆
極性出力が得られることを示している。このことは液晶
ディスプレイパネルを１水平同期期間に逆極性出力する
駆動方法において、液晶駆動システムの負担を軽減し、
かつ消費電力を低減する上で有利となる。
ータの場合、Ｃｆに与える信号を“Ｈ”あるいは“Ｌ”
に切り替えることによって、基準電圧Ｖｒｅｆに対して
逆極性の出力を得ることができることを示している。こ
れにより、本実施形態では、基準電圧端子Ｖ（ｍ＋
１），Ｖｍの極性を反転することなく、デジタル画像デ
ータのサンプリングタイミングを変えるだけで出力に逆
極性出力が得られることを示している。このことは液晶
ディスプレイパネルを１水平同期期間に逆極性出力する
駆動方法において、液晶駆動システムの負担を軽減し、
かつ消費電力を低減する上で有利となる。
【００１６】ここで、図４に示すように、他端を共通接
続し、一端を基準電圧端子Ｖｒｅｆに接続したスイッチ
ＳＷδと、一端を差動入力型演算増幅器ＯＰの出力端子
に接続したスイッチＳＷδｎとを１組とした対スイッチ
を付加してもよい。この構成における基本的な動作は前
記第１の実施形態と同じであるが、対スイッチＳＷδ，
ＳＷδｎを付加することで、Ｄ／Ａ変換回路における出
力誤差が削減でき、高精度な出力を得ることが可能とな
り、出力電圧の偏差が小さい多出力の液晶画像駆動回路
が実現できる。
続し、一端を基準電圧端子Ｖｒｅｆに接続したスイッチ
ＳＷδと、一端を差動入力型演算増幅器ＯＰの出力端子
に接続したスイッチＳＷδｎとを１組とした対スイッチ
を付加してもよい。この構成における基本的な動作は前
記第１の実施形態と同じであるが、対スイッチＳＷδ，
ＳＷδｎを付加することで、Ｄ／Ａ変換回路における出
力誤差が削減でき、高精度な出力を得ることが可能とな
り、出力電圧の偏差が小さい多出力の液晶画像駆動回路
が実現できる。
【００１７】図５は本発明の第２の実施形態の制御回路
のブロック図である。同図に示すように、この実施形態
においても、Ｄ／Ａ変換回路１０１と、このＤ／Ａ変換
回路１０１に設けられた各スイッチを駆動するためのＤ
／Ａコンバータコントロール回路１０２とで構成され
る。Ｄ／Ａ変換回路１０１は、正入力端子が基準電圧端
子Ｖｒｅｆに接続された差動入力型演算増幅器ＯＰを有
しており、この差動入力高演算増幅器ＯＰの出力端子と
負入力端子との間には、容量値２a εＣで表される容量
と、第１のスイッチＳＷαとが並列に接続されている。
この実施形態においてもε＝１の場合を示している。
のブロック図である。同図に示すように、この実施形態
においても、Ｄ／Ａ変換回路１０１と、このＤ／Ａ変換
回路１０１に設けられた各スイッチを駆動するためのＤ
／Ａコンバータコントロール回路１０２とで構成され
る。Ｄ／Ａ変換回路１０１は、正入力端子が基準電圧端
子Ｖｒｅｆに接続された差動入力型演算増幅器ＯＰを有
しており、この差動入力高演算増幅器ＯＰの出力端子と
負入力端子との間には、容量値２a εＣで表される容量
と、第１のスイッチＳＷαとが並列に接続されている。
この実施形態においてもε＝１の場合を示している。
【００１８】また、前記差動入力型演算増幅器ＯＰの負
入力端子には、ｅ＋１個の容量の各一端が並列接続さ
れ、各容量の容量値はＣ，２0 Ｃ〜２e-1 Ｃ（Ｃは単位
容量値）とされている。そして、前記ｅ個の容量の他端
にはそれぞれ対をなすｅ組のスイッチＳＷ１，ＳＷ１ｎ
〜ＳＷｅ，ＳＷｅｎの各一端が接続され、そのうち、ス
イッチＳＷ１〜ＳＷｅの他端は第２の基準電圧端子Ｖ
（ｍ＋１）に接続され、スイッチＳＷ１ｎ〜ＳＷｅｎの
他端は第２のスイッチＳＷβを介して第３の基準電圧端
子Ｖｍに接続されている。また、この第２のスイッチＳ
Ｗβと前記第１の基準電圧端子Ｖｒｅｆとの間には第３
のスイッチＳＷβｎが接続されている。
入力端子には、ｅ＋１個の容量の各一端が並列接続さ
れ、各容量の容量値はＣ，２0 Ｃ〜２e-1 Ｃ（Ｃは単位
容量値）とされている。そして、前記ｅ個の容量の他端
にはそれぞれ対をなすｅ組のスイッチＳＷ１，ＳＷ１ｎ
〜ＳＷｅ，ＳＷｅｎの各一端が接続され、そのうち、ス
イッチＳＷ１〜ＳＷｅの他端は第２の基準電圧端子Ｖ
（ｍ＋１）に接続され、スイッチＳＷ１ｎ〜ＳＷｅｎの
他端は第２のスイッチＳＷβを介して第３の基準電圧端
子Ｖｍに接続されている。また、この第２のスイッチＳ
Ｗβと前記第１の基準電圧端子Ｖｒｅｆとの間には第３
のスイッチＳＷβｎが接続されている。
【００１９】さらに、前記容量Ｃの他端には、容量値が
２0 Ｃ〜２g-1 Ｃのｇ個の容量の一端が接続され、これ
ら容量の他端にはそれぞれ対をなすｇ組のスイッチＳＷ
１’，ＳＷ１’ｎ〜ＳＷｇ，ＳＷｇｎの各一端が接続さ
れ、そのうち、スイッチＳＷ１’〜ＳＷｇの他端は第２
の基準電圧端子Ｖ（ｍ＋１）に接続され、スイッチＳＷ
１’ｎ〜ＳＷｇｎの他端は第３の基準電圧端子Ｖｍに接
続されている。そして、前記ｇ個の容量と前記第１の基
準電圧端子Ｖｒｅｆとの間に第４のスイッチＳＷγが接
続されている。
２0 Ｃ〜２g-1 Ｃのｇ個の容量の一端が接続され、これ
ら容量の他端にはそれぞれ対をなすｇ組のスイッチＳＷ
１’，ＳＷ１’ｎ〜ＳＷｇ，ＳＷｇｎの各一端が接続さ
れ、そのうち、スイッチＳＷ１’〜ＳＷｇの他端は第２
の基準電圧端子Ｖ（ｍ＋１）に接続され、スイッチＳＷ
１’ｎ〜ＳＷｇｎの他端は第３の基準電圧端子Ｖｍに接
続されている。そして、前記ｇ個の容量と前記第１の基
準電圧端子Ｖｒｅｆとの間に第４のスイッチＳＷγが接
続されている。
【００２０】図６は前記Ｄ／Ａコンバータコントロール
回路１０２のブロック回路図である。（ｇ＋ｅ）ビット
のデジタル画像データとサンプルホールド入力クロック
Ｃｓ／ｈ、フレーム入力クロックＣｆが入力され、これ
らの入力を排他的ＯＲゲートＥＸ−ＯＲ、ＮＡＮＤゲー
ト、インバータで構成される論理回路により前記各スイ
ッチを動作させるように構成される。
回路１０２のブロック回路図である。（ｇ＋ｅ）ビット
のデジタル画像データとサンプルホールド入力クロック
Ｃｓ／ｈ、フレーム入力クロックＣｆが入力され、これ
らの入力を排他的ＯＲゲートＥＸ−ＯＲ、ＮＡＮＤゲー
ト、インバータで構成される論理回路により前記各スイ
ッチを動作させるように構成される。
【００２１】この第２の実施形態における動作は図３に
示したと同様であり、図３を再度参照すると、Ｔ１期間
において、Ｄ／Ａコンバータコントロール回路にクロッ
クＣｓ／ｈ，Ｃｆを入力し、更にデジタル画像データＤ
ｅ〜Ｄ１、及びＤｇ〜Ｄ１′を入力すると、Ｔ１期間内
のｔ１期間からｔ２期間へ移行するときに演算を始めそ
の時の演算結果、つまりＤ／Ａ変換回路の出力電圧（Ｖ
ｏｕｔ）は、 Ｖout ＝２Ｖref −Ｖm −（ｘ／２e ) ｛Ｖ（m+1)−Ｖm ｝−（ｙ／２(e+g) ） ｛Ｖ（m+1)−Ｖm ｝ …（３） （ここで、ｘ，ｙの値はデジタル画像データを１０進法
に換算した場合の値を示し、そのとり得る範囲は０≦ｘ
＜２e ，０≦ｙ＜２g ）の値をとる。
示したと同様であり、図３を再度参照すると、Ｔ１期間
において、Ｄ／Ａコンバータコントロール回路にクロッ
クＣｓ／ｈ，Ｃｆを入力し、更にデジタル画像データＤ
ｅ〜Ｄ１、及びＤｇ〜Ｄ１′を入力すると、Ｔ１期間内
のｔ１期間からｔ２期間へ移行するときに演算を始めそ
の時の演算結果、つまりＤ／Ａ変換回路の出力電圧（Ｖ
ｏｕｔ）は、 Ｖout ＝２Ｖref −Ｖm −（ｘ／２e ) ｛Ｖ（m+1)−Ｖm ｝−（ｙ／２(e+g) ） ｛Ｖ（m+1)−Ｖm ｝ …（３） （ここで、ｘ，ｙの値はデジタル画像データを１０進法
に換算した場合の値を示し、そのとり得る範囲は０≦ｘ
＜２e ，０≦ｙ＜２g ）の値をとる。
【００２２】次に、Ｔ２期間のデジタル・アナログ変換
回路の出力電圧（Ｖｏｕｔ）は、 Ｖout ＝Ｖm ＋（ｘ／２e ）｛Ｖ（m+1)−Ｖm ｝＋（Ｙ／２(e+g) ）｛Ｖ（m+1) −Ｖm ｝ …（４） となる。
回路の出力電圧（Ｖｏｕｔ）は、 Ｖout ＝Ｖm ＋（ｘ／２e ）｛Ｖ（m+1)−Ｖm ｝＋（Ｙ／２(e+g) ）｛Ｖ（m+1) −Ｖm ｝ …（４） となる。
【００２３】ここで、（３）と（４）とを比べてみる
と、Ｖｏｕｔの値は基準電圧Ｖｒｅｆに関して逆極性に
なっていることが分かる。したがって、デジタル画像デ
ータが同じデータの場合、Ｃｆに与える信号を“Ｈ”あ
るいは“Ｌ”に切り替えることによって、基準電圧Ｖｒ
ｅｆに対して客極性の出力を得ることができることを示
している。また、このことはＶ（ｍ＋１），Ｖｍの値を
変えずに、デジタル画像データのサンプリングタイミン
グを変えるだけで逆極性出力が得られることを示してい
る。これにより、第１の実施形態と同様に、液晶ディス
プレイパネルを１水平同期期間に逆極性出力する駆動方
法において回路規模を縮小し、消費電力を低減する上で
有利なものとなる。
と、Ｖｏｕｔの値は基準電圧Ｖｒｅｆに関して逆極性に
なっていることが分かる。したがって、デジタル画像デ
ータが同じデータの場合、Ｃｆに与える信号を“Ｈ”あ
るいは“Ｌ”に切り替えることによって、基準電圧Ｖｒ
ｅｆに対して客極性の出力を得ることができることを示
している。また、このことはＶ（ｍ＋１），Ｖｍの値を
変えずに、デジタル画像データのサンプリングタイミン
グを変えるだけで逆極性出力が得られることを示してい
る。これにより、第１の実施形態と同様に、液晶ディス
プレイパネルを１水平同期期間に逆極性出力する駆動方
法において回路規模を縮小し、消費電力を低減する上で
有利なものとなる。
【００２４】ここで、図７に示すように、他端を共通接
続し、一端を基準電圧端子Ｖｒｅｆに接続したスイッチ
ＳＷδと、一端を差動入力型演算増幅器の出力端子に接
続したスイッチＳＷδｎとを１組とした対スイッチを付
加してもよい。この構成による基本的な動作は前記第２
の実施形態と同様であるが、この対スイッチＳＷδ，Ｓ
Ｗδｎを付加することで、Ｄ／Ａ変換回路１０１におけ
る出力誤差が削減でき、高精度な出力を得ることがで
き、出力電圧の偏差が小さい多出力の液晶画像駆動回路
が実現できる。
続し、一端を基準電圧端子Ｖｒｅｆに接続したスイッチ
ＳＷδと、一端を差動入力型演算増幅器の出力端子に接
続したスイッチＳＷδｎとを１組とした対スイッチを付
加してもよい。この構成による基本的な動作は前記第２
の実施形態と同様であるが、この対スイッチＳＷδ，Ｓ
Ｗδｎを付加することで、Ｄ／Ａ変換回路１０１におけ
る出力誤差が削減でき、高精度な出力を得ることがで
き、出力電圧の偏差が小さい多出力の液晶画像駆動回路
が実現できる。
【００２５】また、前記第１および第２の実施形態にお
いて、Ｄ／Ａコンバータコントロール回路１０２とＤ／
Ａ変換回路１０１とからなる制御回路１００を複数用い
て多出力ＬＳＩとした液晶画像駆動回路を構成した場合
の半導体装置におけるレイアウト構成は図８のようにな
る。各制御回路１００のブロック構成は図９の通りであ
ることは前記各実施形態の説明からも明らかである。
いて、Ｄ／Ａコンバータコントロール回路１０２とＤ／
Ａ変換回路１０１とからなる制御回路１００を複数用い
て多出力ＬＳＩとした液晶画像駆動回路を構成した場合
の半導体装置におけるレイアウト構成は図８のようにな
る。各制御回路１００のブロック構成は図９の通りであ
ることは前記各実施形態の説明からも明らかである。
【００２６】
【発明の効果】以上説明したように本発明は、第１の基
準電圧端子に対して第２および第３の基準端子に入力さ
れるγ補正されたアナログ階調電圧を多分割し、分割さ
れた多階調化されたアナログ階調データの１値をアナロ
グ画像データとして出力するＤ／Ａ変換回路に対し、デ
ジタル画像データのサンプリング方法を変化させること
により第２および第３の基準電圧端子に極性の異なる電
圧を発生させ、かつそれぞれの極性をフレーム期間毎に
切り替えて出力することにより、第２および第３の基準
電圧端子における階調電圧値の極性を反転することなく
第１の基準電圧端子に対して逆極性の出力が可能とな
り、液晶駆動システムにおける回路規模を縮小し、消費
電力を低減することが可能となる。
準電圧端子に対して第２および第３の基準端子に入力さ
れるγ補正されたアナログ階調電圧を多分割し、分割さ
れた多階調化されたアナログ階調データの１値をアナロ
グ画像データとして出力するＤ／Ａ変換回路に対し、デ
ジタル画像データのサンプリング方法を変化させること
により第２および第３の基準電圧端子に極性の異なる電
圧を発生させ、かつそれぞれの極性をフレーム期間毎に
切り替えて出力することにより、第２および第３の基準
電圧端子における階調電圧値の極性を反転することなく
第１の基準電圧端子に対して逆極性の出力が可能とな
り、液晶駆動システムにおける回路規模を縮小し、消費
電力を低減することが可能となる。
【図１】本発明の第１の実施形態の制御回路の回路図で
ある。
ある。
【図２】第１の実施形態のＤ／Ａコンバータコントロー
ル回路の回路図である。
ル回路の回路図である。
【図３】動作を説明するためのクロックＣｓ／ｈとＣｆ
のタイミング図である。
のタイミング図である。
【図４】第１の実施形態の変形例を示す回路図である。
【図５】本発明の第２の実施形態の制御回路の回路図で
ある。
ある。
【図６】第２の実施形態のＤ／Ａコンバータコントロー
ル回路の回路図である。
ル回路の回路図である。
【図７】第２の実施形態の変形例を示す回路図である。
【図８】多出力ＬＳＩを構成した制御回路のレイアウト
構成図である。
構成図である。
【図９】制御回路のブロック構成図である。
【図１０】従来から提案されているＤ／Ａ変換回路の回
路図である。
路図である。
ＯＰ 差動入力型演算増幅器 ＳＷα 第１のスイッチ ＳＷβ 第２のスイッチ ＳＷβｎ 第３のスイッチ ＳＷγ 第４のスイッチ ＳＷδ，ＳＷδｎ 対スイッチ ＳＷ１〜ＳＷａ，ＳＷ１ｎ〜ＳＷａｎ 組スイッチ ＳＷ１’〜ＳＷｇ，ＳＷ１’ｎ〜ＳＷｇｎ 組スイッチ Ｖｒｅｆ 第１の基準電圧端子 Ｖ（ｍ＋１） 第２の基準電圧端子 Ｖｍ 第３の基準電圧端子 １００ 制御回路 １０１ Ｄ／Ａ変換回路 １０２ Ｄ／Ａコンバータコントロール回路
Claims (11)
- 【請求項１】 第１の基準電圧端子に対して階調電圧値
が入力される第２および第３の基準電圧端子を有し、こ
の階調電圧を多分割し、分割された多階調化されたアナ
ログ階調データの１値をアナログ画像データとして出力
する多数個のスイッチ手段を備えるＤ／Ａ変換回路と、
前記スイッチ手段を選択的に動作させるコントロール回
路とを備えて液晶ディスプレイに供給する画像信号を制
御する方法において、前記デジタル画像データのサンプ
リング方法を変化させることにより前記第２および第３
の基準電圧端子に極性の異なる電圧を発生させ、かつそ
れぞれの極性をフレーム期間毎に切り替えて出力するこ
とを特徴とする液晶画像信号制御方法。 - 【請求項２】 第１の基準電圧端子に対して階調電圧値
が入力される第２および第３の基準電圧端子を有し、こ
の階調電圧を多分割し、分割された多階調化されたアナ
ログ階調データの１値をアナログ画像データとして出力
する多数個のスイッチ手段を備えるＤ／Ａ変換回路と、
前記スイッチ手段を選択的に動作させるコントロール回
路とを備えて液晶ディスプレイに供給する画像信号を制
御する制御回路において、前記コントロール回路には、
デジタル画像データ、サンプルホールド入力クロック、
フレーム入力クロックがそれぞれ入力され、これらのデ
ータとクロックに基づいて前記スイッチ手段を選択的に
動作させ、前記第２および第３の基準電圧端子に極性の
異なる電圧を発生させ、かつそれぞれの極性をフレーム
期間毎に切り替えて出力するように構成したことを特徴
とする液晶画像信号制御回路 - 【請求項３】 Ｄ／Ａ変換回路は、差動入力型演算増幅
器の正入力端子が第１の基準電圧端子に接続され、この
差動入力高演算増幅器の出力端子と負入力端子との間に
第１のスイッチが接続され、前記差動入力型演算増幅器
の負入力端子にそれぞれＣ，２0 Ｃ〜２a-1 Ｃ（Ｃは単
位容量値）の容量値のａ＋１個の容量の各一端が接続さ
れ、そのうちａ個の容量の他端にそれぞれ対をなすａ組
のスイッチの各一端が接続され、これら各組のスイッチ
のうち一方のスイッチの他端は第２の基準電圧端子に接
続され、他方のスイッチの他端は第２のスイッチを介し
て第３の基準電圧端子接続され、前記他の１個の容量の
他端は前記他方のスイッチと第２のスイッチとの接続点
に接続されており、かつこの接続点と前記第１の基準電
圧端子との間には第３のスイッチが接続され、コントロ
ール回路にはデジタル画像データ、サンプルホールド入
力クロック、フレーム入力クロックがそれぞれ入力さ
れ、これらのデータとクロックに基づいて前記各スイッ
チを選択的に動作させ、前記第２および第３の基準電圧
端子に極性の異なる電圧を発生させ、かつそれぞれの極
性をフレーム期間毎に切り替えて出力するように構成し
たことを特徴とする液晶画像信号制御回路 - 【請求項４】 他端を共通接続した対スイッチを有し、
その一方のスイッチの一端は第１の基準電圧端子に接続
され、他方のスイッチの一端は前記差動入力型演算増幅
器の出力端子に接続される請求項３の液晶画像信号制御
回路。 - 【請求項５】 第１のスイッチはサンプルホールド入力
クロックにより動作され、他のスイッチはコントロール
回路からの信号により動作される請求項３の液晶画像信
号制御回路。 - 【請求項６】 第１のスイッチと対スイッチの一方のス
イッチはサンプルホールド入力クロックにより動作さ
れ、対スイッチの他方のスイッチはサンプルホールド入
力クロックの反転信号により動作され、他のスイッチは
コントロール回路からの信号により動作される請求項４
の液晶画像信号制御回路。 - 【請求項７】 Ｄ／Ａ変換回路は、差動入力型演算増幅
器の正入力端子が第１の基準電圧端子に接続され、この
差動入力高演算増幅器の出力端子と負入力端子との間に
第１のスイッチが接続され、前記差動入力型演算増幅器
の負入力端子にそれぞれＣ，２0 Ｃ〜２e-1 Ｃ（Ｃは単
位容量値）の容量値のｅ＋１個の容量の各一端が接続さ
れ、そのうちｅ個の容量の他端にそれぞれ対をなすｅ組
のスイッチの各一端が接続され、これら各組のスイッチ
のうち一方のスイッチの他端は第２の基準電圧端子に接
続され、他方のスイッチの他端は第２のスイッチを介し
て第３の基準電圧端子に接続され、かつ第３のスイッチ
を介して前記第１の基準電圧端子に接続され、前記１個
の容量の他端には、容量値がＣ〜２g-1 のｇ個の容量の
一端が接続され、これら容量の他端にはそれぞれ対をな
すｇ組のスイッチの各一端が接続され、これら各組のス
イッチのうち一方のスイッチの他端は前記第２の基準電
圧端子に接続され、他方のスイッチの他端は第３の基準
電圧端子に接続され、前記１個の容量とｇ個の容量の接
続点が第４のスイッチッチを介して第１の基準電圧端子
に接続され、コントロール回路にはデジタル画像デー
タ、サンプルホールド入力クロック、フレーム入力クロ
ックがそれぞれ入力され、これらのデータとクロックに
基づいて前記各スイッチを選択的に動作させ、前記第２
および第３の基準電圧端子に極性の異なる電圧を発生さ
せ、かつそれぞれの極性をフレーム期間毎に切り替えて
出力するように構成したことを特徴とする液晶画像信号
制御回路 - 【請求項８】 他端を共通接続した対スイッチを有し、
一方のスイッチの一端は前記第１の基準電圧端子に接続
され、他方のスイッチの一端は前記差動入力型演算増幅
器の出力端子に接続される請求項７の液晶画像信号制御
回路 - 【請求項９】 第１のスイッチおよび第４のスイッチは
サンプルホールド入力クロックにより動作され、他のス
イッチはコントロール回路からの信号により動作される
請求項７の液晶画像信号制御回路。 - 【請求項１０】 第１のスイッチ、第４のスイッチおよ
び対スイッチの一方のスイッチはサンプルホールド入力
クロックにより動作され、対スイッチの他方のスイッチ
はサンプルホールド入力クロックの反転信号により動作
され、他のスイッチはコントロール回路からの信号によ
り動作される請求項８の液晶画像信号制御回路。 - 【請求項１１】 Ｄ／Ａ変換回路とＤ／Ａコンバータコ
ントロール回路からなる制御回路を複数用いて多出力駆
動ＬＳＩを構成する請求項２ないし６のいずれかの液晶
画像信号制御回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02707596A JP3171091B2 (ja) | 1996-02-14 | 1996-02-14 | 液晶画像信号制御方法及び制御回路 |
| TW086101656A TW329505B (en) | 1996-02-14 | 1997-02-13 | Image signal control circuit for controlling image signals used for displaying image on a multi-stage LCD and method for controlling the same |
| DE69712815T DE69712815T2 (de) | 1996-02-14 | 1997-02-13 | Bildsignalsteuerschaltung für Flüssigkristallanzeige mit Mehrfach-Helligkeitsabstufung mit Digital-Analog-Wandler und Steuerverfahren dafür |
| EP97102310A EP0790707B1 (en) | 1996-02-14 | 1997-02-13 | Image signal control circuit for multi-gradation liquid crystal display with digital to analogue converter and control method therefor |
| US08/800,127 US6140989A (en) | 1996-02-14 | 1997-02-13 | Image signal control circuit which controls image signal for displaying image on multi-gradation liquid crystal display and control method therefor |
| KR1019970004443A KR100248133B1 (ko) | 1996-02-14 | 1997-02-14 | 다계조 액정 디스플레이에 화상을 표시하기 위한 화상신호를 제어하는 화상신호 제어회로 및 그 제어방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02707596A JP3171091B2 (ja) | 1996-02-14 | 1996-02-14 | 液晶画像信号制御方法及び制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09218671A true JPH09218671A (ja) | 1997-08-19 |
| JP3171091B2 JP3171091B2 (ja) | 2001-05-28 |
Family
ID=12210960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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