KR0152947B1 - 노이즈를 차단하는 어드레스 버퍼 - Google Patents

노이즈를 차단하는 어드레스 버퍼

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KR0152947B1
KR0152947B1 KR1019950018702A KR19950018702A KR0152947B1 KR 0152947 B1 KR0152947 B1 KR 0152947B1 KR 1019950018702 A KR1019950018702 A KR 1019950018702A KR 19950018702 A KR19950018702 A KR 19950018702A KR 0152947 B1 KR0152947 B1 KR 0152947B1
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문정환
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Abstract

본 발명은 노이즈를 차단한 어드레스 버퍼에 관한 것으로, 피모스 제어 신호 및 엔모스 제어 신호에 따라, 어드레스 신호 입력부의 출력신호를 클럭 인버터에서 반전시키거나 차단하고, 상기 클럭 인버터의 출력 신호를 래치부에서 래치한다. 이어서, 본 발명은 상기 래치부의 출력신호에 따라, 제어 신호 발생부로 부터 출력된 제어 신호를 클럭 인버터 제어 신호 발생부에서 논리 연산하여, 상기 피모스 제어신호 및 엔모스 제어신호를 상기 클럭 인버터로 출력하게 된다. 이에 따라, 출력 버퍼의 출력 신호에 의해 어드레서 입력부에서 발생되는 노이즈가 상기 클럭 인버터에 의해 차단되게 된다.

Description

노이즈를 차단하는 어드레스 버퍼
제1도는 종래의 어드레스 버퍼의 개략도와 출력 버퍼의 블럭도.
제2도는 제1도의 어드레스 천이 검출부의 상세도.
제3도는 제1도의 제어 신호 발생부의 상세도.
제4도는 정상적인 경우의 제1도에 대한 타이밍도이고,
(a)는 제1도의 어드레스 신호의 파형도.
(b)는 제1도의 어드레스 신호 입력부의 출력 신호의 파형도.
(c)는 제1도의 어드레스 천이 검출 신호의 파형도.
(d)는 센스 앰프로 부터 출력되어 제1도의 출력 버퍼에 입력되는 데이타의 파형도.
(e)는 제1도의 출력 버퍼의 출력 신호의 파형도.
제5도는 노이즈가 발생된 경우의 제1도에 대한 타이밍도이고,
(a)는 제1도의 어드레스 신호의 파형도.
(b)는 제1도의 어드레스 신호 입력부의 출력 신호의 파형도.
(c)는 제1도의 어드레스 천이 검출 신호의 파형도.
(d)는 센스 앰프로 부터 출력되어 제1도의 출력 버퍼에 입력되는 데이타의 파형도.
(e)는 제1도의 출력 버퍼의 출력 신호의 파형도.
제6도는 본 발명의 개략도와 출력 버퍼의 블럭도.
제7도는 제6도에 대한 타이밍도이고.
(a)는 제6도의 어드레스 신호의 파형도.
(b)는 제6도의 어드레스 신호 입력부의 출력 신호의 파형도.
(c)는 제6도의 어드레스 천이 검출 신호의 파형도.
(d)는 제6도의 제어 신호 발생부로 부터 출력된 제어 신호의 파형도.
(e)는 제6도의 출력 버퍼의 출력 신호의 파형도.
(f)는 제6도의 피모스 제어 신호의 파형도.
(g)는 제6도의 엔모스 제어 신호의 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 어드레스 신호 입력부 11 : 제1 노아 게이트
30 : 어드레스 천이 검출부 40 : 제어 신호 발생부
50 : 출력 버퍼 60 : 클럭 인버터
70 : 래치부 90 : 클럭 인버터 제어 신호 발생부
91 : 지연부 CSB : 칩 선택 신호
Ai : 어드레스 신호 ATS0∼ATSn : 어드레스 천이 검출 신호
본 발명은 메모리 소자내에 포함되는 어드레스 버퍼에 관한 것으로, 특히 센스 앰프 또는 출력 버퍼의 동작에 의해 어드레스 신호 입력부에서 발생되는 노이즈를 클럭 인버터로써 차단함으로써, 메모리 소자가 오동작되거나 출력 버퍼의 출력 신호가 지연되는 것을 방지하는 데 적당한 어드레스 버퍼에 관한 것이다.
종래의 어드레스 버퍼는 제1도에 도시된 바와 같이, 칩 선택 신호(CSB) 및 어드레스 신호(Ai)가 메모리 소자의 외부로 부터 입력되는 어드레스 신호 입력부(10)와, 그 어드레스 신호 입력부(10)의 출력 신호를 반전시키는 제1 인버터(20)와, 그 제1 인버터(20)의 출력 신호를 반전시켜 반전된 내부 어드레스 신호(ANB)를 어드레스 디코더(미도시)로 출력하는 제2 인버터(21)와, 그 제2 인버터(21)로 부터 출력된 반전된 내부 어드레스 신호(ANB)를 반전시켜 내부 어드레스 신호(AN)를 상기 어드레스 디코더(미도시)로 출력하는 제3 인버터(22)와, 상기 제1 인버터(20)의 출력 신호에 따라 어드레스 천이 검출(Address Transition Detection) 신호(ATS0)를 출력하는 어드레스 천이 검출부(30)와, 그 어드레스 천이 검출부(30)로 부터 출력된 어드레스 천이 검출 신호(ATS0) 및 다른 어드레스 천이 검출부들(미도시)로 부터 출력된 어드레스 천이 검출 신호들(ATS1∼ATSn)에 따라, 상기 어드레스 버퍼의 외부에 있는 출력 버퍼(50)를 제어 하기 위한 제어 신호를 발생시키는 제어 신호 발생부(40)로 구성된다.
여기서, 상기 어드레스 신호 입력부(10), 제1 인버터(20) 내지 제3 인버터(22) 및 어드레스 천이 검출부(30)와 같은 요소들은 어드레스 신호의 수만큼 각각 존재하지만, 편의상 한 비트의 어드레스 신호(Ai)에 대응되는 요소들만 도시되었다.
상기 어드레스 신호 입력부(10)는 칩 선택 신호(CSB) 및 어드레스 신호(Ai)를 노아연산하는 제1 노아 게이트(11)와, 그 제1 노아 게이트(11)의 출력 신호를 반전시키는 제4 인버터(16)와, 그 제4 인버터(16)의 출력 신호를 반전시키는 제5 인버터(17)로 구성된다.
상기 제1 노아 게이트(11)는 상기 칩 선택 신호(CSB)가 게이트로, 5V의 전원 전압(VCC)이 소스로 각각 인가되는 제1 피모스 트랜지스터(12)와, 상기 어드레스 신호(Ai)가 게이트로 입력되고, 소스가 상기 제1 피모스 트랜지스터(12)의 드레인과 연결되는 제2 피모스 트랜지스터(13)와, 상기 어드레스 신호(Ai)가 게이트로 입력되고, 드레인이 상기 제2 피모스 트랜지스터(12)의 드레인과 연결되며, 그라운드(ground) 전압(VSS)이 소스에 인가되는 제1 엔모스 트랜지스터(14)와, 상기 칩 선택 신호(CSB)가 게이트로 입력되고, 드레인이 상기 제2 피모스 트랜지스터(13) 및 상기 제1 엔모스 트랜지스터(14)의 드레인과 공통으로 연결되며, 그라운드 전압(VSS)이 소스에 인가되는 제2 엔모스 트랜지스터(15)로 구성된다.
상기 어드레스 천이 검출부(30)는 제2도에 도시된 바와 같이, 상기 제1 인버터(20)의 출력 신호를 순차적으로 반전시키는 제6 인버터(31), 제7 인버터(32), 제8 인버터(33), 제9 인버터(34), 제10 인버터(35), 제11 인버터(36), 제12 인버터(37)와, 상기 제11 인버터(36)의 출력 신호 및 상기 제12 인버터(37)의 출력 신호에 따라, 상기 제7 인버터(32)로부터 출력되는 신호를 전송하는 제1 전송(transmission) 게이트(TG1)와, 상기 제11 인버터(36)의 출력 신호 및 상기 제12 인버터(37)의 출력 신호에 따라, 상기 제6 인버터(31)로 부터 출력되는 신호를 전송하는 제2 전송 게이트(TG2)와, 상기 제1 및 상기 제2 전송 게이트(TG1),(TG2)로 부터 출력된 신호를 반전시켜, 어드레스 천이 검출 신호(ATS0)를 상기 제어 신호 발생부(40)로 출력하는 제13 인버터(38)로 구성된다.
상기 제어 신호 발생부(40)는 제3도에 도시된 바와 같이, 어드레스 천이 검출 신호들(ATS0∼ATSn)을 노아 연산하는 제2 노아 게이트(410)와, 그 제2 노아 게이트(410)의 출력 신호가 게이트로 공통 입력되고, 5V의 전원 전압(VCC)이 소스로 각각 인가되는 제3, 제4 및 제5 피모스 트랜지스터(411),(412),(413)와, 상기 제2 노아 게이트(410)의 출력 신호를 반전시키는 제14 인버터(414)와, 그 제14 인버터(414)의 출력단 및 상기 제3 피모스 트랜지스터(411)의 드레인과 공통 연결되는 제1 엔모스 캐패시터(MC1)와, 그 제1 엔모스 캐패시터(MC1) 및 상기 제3 피모스 트랜지스터(411)의 드레인과 일측이 연결된 제1 저항(R1)과, 그 제1 저항(R1)의 타측과 상기 제4 및 제5 피모스 트랜지스터(412),(413)의 드레인과 공통 연결되는 제2 엔모스 캐패시터(MC2)와, 그 제2 엔모스 캐패시터(MC2), 상기 제1 엔모스 캐패시터(MC1) 및 상기 제1 저항(R1)에 의해 지연된 신호를 반전시키는 제15 인버터(415)와, 그 제15 인버터(415)의 출력 신호 및 상기 제2 노아 게이트(410)의 출력 신호를 낸드 연산하는 제1 낸드 게이트(416)와, 그 제1 낸드 게이트(416)의 출력 신호를 반전시키는 제16 인버터(417)와, 그 제 16인버터(417)의 출력 신호를 반전시키는 제 17인버터(418)와, 그 제 17인버터(418)의 출력 신호를 반전시키는 제 18인버터(419)와, 그 제 18인버터(419)의 출력단과 연결된 제3 에노스 캐패시터(MC3)와, 그 제3 엔모스 캐패시터(MC3)와 일측이 연결된 제2 저항(R2)과, 그 제2 저항(R2)의 타측과 연결된 제4 엔모스 캐패시터(MC4)와, 그 제4 엔모스 캐패시터(MC4), 상기 제3 엔모스 캐패시터(MC3) 및 상기 제2 저항(R2)에 의해 지연된 신호를 반전시키는 제 19인버터(420)와, 제 19인버터(420)의 출력 신호를 반전시키는 제 20인버터(421)와, 그 제 20인버터(421)의 출력 신호 및 상기 제 16인버터(417)의 출력 신호를 낸드 연산하는 제2 낸드 게이트(422)와, 그 제2 낸드 게이트(422)의 출력 신호를 반전시켜 그 반전된 신호를 상기 출력 버퍼(50)로 출력하는 제21 인버터(423)로 구성된다.
이와 같이 구성되는 종래의 어드레스 버퍼의 작용을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 제4도를 참조하여, 종래의 어드레스 버퍼가 노이즈 없이 정상적으로 동작될 경우에 대하여 설명한다.
로우 레벨의 칩 선택 신호(CSB)가 제1 노아 게이트(11)로 입력되면, 제1 피모스 트랜지스터(12)는 온되고, 제2 엔모스 트랜지스터(15)는 오프되며, 제4도의 (a)에 도시된 바와 같이, 하이 레벨에서 로우 레벨로 천이된 어드레스 신호(Ai)가 상기 제1 노아 게이트(11)로 입력되면, 제2 피모스 트랜지스터(13)는 온되고, 제1 엔모스 트랜지스터(14)는 오프된다. 그래서, 하이 레벨의 신호가 상기 제1 노아 게이트(11)로 부터 출력되고, 그 출력된 하이 레벨의 신호는 팬-아웃(fan-out)이 고려된 제3 인버터(16) 및 제 4인버터(17)에 의해서 순차적으로 반전되어, 하이 레벨의 신호가 제4도의 (b)에 도시된 바와 같이, 어드레스 신호 입력부(10)로 부터 출력되고, 그 어드레스 신호 입력부(10)의 출력 신호는 제1 인버터(20)에 의해서 반전되어, 로우 레벨의 신호가 제2 인버터(21) 및 어드레스 천이 검출부(30)로 출력된다.
이어서, 상기 제2 인버터(21)는 하이 레벨의 반전된 내부 어드레스 신호(ANB)를 어드레스 디코더(미도시)로 출력하고, 제3 인버터(22)는 상기 제2 인버터(21)로 부터 출력된 반전된 내부 어드레스 신호(ANB)를 반전시켜, 로우 레벨의 내부 어드레스 신호(AN)를 상기 어드레스 디코더(미도시)로 출력하게 된다.
또한, 상기 제1 인버터(20)의 출력 신호가 하이 레벨에서 로우 레벨로 천이되면, 상기 어드레스 천이 검출부(30)는 제4도의 (c)에 도시된 바와 같이, 하이 레벨의 펄스 신호인 어드레스 천이 검출 신호(ATS0)를 제어 신호 발생부(40)로 출력한다.
즉, 제2도를 참조하면, 상기 제1 인버터(20)로 부터 출력된 하이 레벨의 신호는 제 6인버터(31)에 의해 반전되고, 로우 레벨의 신호가 제2 전송 게이트(TG2) 및 제 7인버터(32)로 출력되며, 상기 제 7인버터(32)로 부터 출력된 하이 레벨의 신호는 제1 전송 게이트(TG1) 및 제 8인버터(33)로 출력된다. 이어서, 하이 레벨의 신호가 상기 제 8인버터(33), 제9 인버터(34), 제10 인버터(35) 및 제11 인버터(36)에 의해 순차적으로 반전됨으로써, 소정의 시간동안 지연된 하이 레벨의 신호가 상기 제1 전송 게이트(TG1)의 엔모스 트랜지스터 및 상기 제2 전송 게이트(TG2)의 피모스 트랜지스터로 출력되고, 제12 인버터(37)로 부터 출력된 로우 레벨의 신호가 상기 제1 전송 게이트(TG1)의 피모스 트랜지스터 및 상기 제2 전송 게이트(TG2)의 엔모스 트랜지스터로 출력된다.
따라서, 상기 제1 전송 게이트(TG1)는 온되고, 상기 제2 전송 게이트(TG2)는 오프되어, 상기 제1 전송 게이트(TG1)로 부터 출력된 하이 레벨의 신호가 제 13인버터(38)에 의해 반전되어, 로우 레벨의 어드레스 천이 검출 신호(ATS0)가 제어 신호 발생부(40)로 출력되게 된다.
이어서, 하이 레벨에서 로우 레벨로 천이된 신호가 상기 제 6인버터(31)에 입력되면, 상기 제 6인버터(31)로 부터 출력된 하이 레벨의 신호가 상기 제2 전송 게이트(TG2)에 입력되고, 상기 제 7인버터(32)로 부터 출력된 로우 레벨의 신호가 상기 제1 전송 게이트(TG1)로 출력되는데, 상기 제1 전송 게이트(TG1)는 이미 온되어 있으므로, 상기 제1 전송 게이트(TG1)로 부터 출력된 로우 레벨의 신호가 제 13인버터(38)에 의해 반전되어, 하이 레벨의 어드레스 천이 검출 신호(ATS0)가 제어 신호 발생부(40)로 출력되게 된다. 이어서, 로우 레벨의 신호가 상기 제 8인버터(33), 제9 인버터(34), 제10 인버터(35) 및 제11 인버터(36)에 의해 소정의 시간동안 지연된 후, 상기 제1 전송 게이트(TG1)의 엔모스 트랜지스터 및 상기 제2 전송 게이트(TG2)의 피모스 트랜지스터로 출력되고, 하이 레벨의 신호가 제 12인버터(37)에 의해 상기 제1 전송 게이트(TG1)의 피모스 트랜지스터 및 상기 제2 전송 게이트(TG2)의 엔모스 트랜지스터로 출력된다.
따라서, 상기 제1 전송 게이트(TG1)는 오프되고, 상기 제2 전송 게이트(TG2)는 온되어, 상기 제2 전송 게이트(TG2)로 부터 출력된 하이 레벨의 신호가 제 13인버터(38)에 의해 반전되어, 로우 레벨의 어드레스 천이 검출 신호(ATS0)가 제어 신호 발생부(40)로 출력되게 된다.
이에 따라, 로우 레벨로 천이된 어드레스에 해당하는 데이타가 메모리(미도시)로 부터 출력되고, 그 출력된 데이타가 센스 앰프(미도시)에 의해 증폭되어, 그 증폭된 데이타(S/A)가, 제4도의 (d)에 도시된 바와 같이, 출력 버퍼(50)로 출력된다.
이어서, 로우 레벨의 신호가 상기 제어 신호 발생부(40)의 제2 노아 게이트(410)에 의해 제3, 제4 및 제5 피모스 트랜지스터(411),(412),(413)와 제14 인버터(414)로 출력되어, 상기 제3, 제4 및 제5 피모스 트랜지스터(411),(412),(413)는 각각 온되고, 상기 제14 인버터(414)는 하이 레벨의 신호를 출력하게 된다. 그리고, 그 출력된 하이 레벨의 신호는 제1 엔모스 캐패시터(MC1) 및 제2 엔모스 캐패시터(MC2)와 저항(R1)에 의한 시상수에 따라 소정의 시간동안 지연되고, 그 지연된 신호는 제15 인버터(415)에서 반전되어, 로우 레벨의 신호가 제1 낸드 게이트(416)의 일측 단자로 입력된다. 또한, 상기 제2 노아 게이트(410)로 부터 출력된 로우 레벨의 신호는 상기 제1 낸드 게이트(416)의 타측 단자로 입력되어, 하이 레벨의 신호가 상기 제1 낸드 게이트(416)에 의해 출력되고, 그 출력된 하이 레벨의 신호는 제16 인버터(417)에 의해 반전되어, 로우 레벨의 신호가 제2 낸드 게이트(422)의 일측 및 제17 인버터(418)에 입력된다.
이어서, 로우 레벨의 신호가 상기 제17 인버터(418) 및 제18 인버터(419)에 의해 순차적으로 반전되고, 상기 제18 인버터(419)로 부터 출력된 로우 레벨의 신호는 제3 및 제4 엔모스 캐패시터(MC3),(MC4)와 제2 저항(R2)에 의한 시상수에 따라 소정의 시간동안 지연되고, 그 지연된 신호가 제19 인버터(420) 및 제20 인버터(421)에 의해 순차적으로 반전되어, 로우 레벨의 신호가 상기 제2 낸드 게이트(422)의 타측으로 입력된다. 따라서, 하이 레벨의 신호가 제21 인버터(423)에 의해 반전되어, 로우 레벨의 제어신호가 출력 버퍼(50)로 출력된다.
이어서, 상기 출력 버퍼(50)는 상기 제21 인버터(423)로 부터 출력된 제어 신호에 의해 구동되어, 센스 앰프(미도시)로 부터 출력된 데이타(S/A)를 버퍼링하여, 제4도의 (e)에 도시된 바와 같은 출력 신호(DQ)를 메모리 소자의 외부로 출력하게 된다.
한편, 제5도를 참조하여, 종래의 어드레스 버퍼가 노이즈에 의해 오동작될 경우에 대하여 설명한다.
어드레스 신호(Ai)가 제5도의 (a)에 도시된 바와 같이, 하이 레벨에서 로우 레벨로 천이되어, 제5도의 (e)에 도시된 바와 같이, 출력 신호(DQ)가 출력 버퍼(50)에 의해 메모리 소자의 외부로 출력되는 과정은 제4도에서 설명된 바와 같다. 그런데, 데이타(S/A) 또는 상기 출력 신호(DQ)가 출력되면, 전원 전압(VCC) 또는 그라운드 전압(VSS)과 같은 내부 전원의 전위가 불안정하게 되어, 상기 어드레스 신호 입력부(10)의 제1 노아 게이트(11)에 의해 노이즈가 제5도의 (b)에 도시된 바와 같이, 발생하게 되고, 그 발생된 노이즈는 일반적인 신호와 마찬가지로 제4, 제5, 제1, 제2 및 제3 인버터(16),(17),(20),(21),(22)에 의해 순차적으로 처리되고, 제5도의 (c)에 도시된 바와 같은 어드레스 천이 검출 신호(ATS0)가 어드레스 천이 검출부(30)에 의해 제어 신호 발생부(40)로 출력된다. 이에 따라, 제5도의 (d)에 도시된 바와 같이, 데이타(S/A)가 리세트되고, 제5도의 (e)에 도시된 바와 같이, 출력 신호(DQ)가 리세트된다.
이어서, 센스 앰프(미도시)에 의해 증폭된 상기 데이타(S/A)가, 제5도의 (d)에 도시된 바와 같이, 지연되어 출력 버퍼(50)로 출력되고, 상기 제어 신호 발생부(40)는 제4도에 관하여 설명된 바와 같은 동작에 따라 로우 레벨의 제어 신호를 상기 출력 버퍼(50)로 출력하며, 그 출력된 로우 레벨의 신호에 의해 제5도의 (e)에 도시된 바와 같이, 지연된 출력 신호(DQ)가 메모리 소자의 외부로 출력된다.
그러나, 종래의 어드레스 버퍼에 있어서, 센스 앰프로 부터 데이타가 출력 버퍼로 출력되거나, 상기 출력 버퍼로 부터 출력 신호가 메모리 소자의 외부로 출력될 때, 내부 전원의 전위가 불안정하게 되어, 어드레스 신호 입력부로 부터 노이즈가 발생되고, 그 발생된 노이즈에 의해 어드레스 천이 검출 신호가 출력된다. 이에 따라, 센스 앰프 및 출력 버퍼가 리세트되어 그들의 동작이 지연되고, 비정상적으로 발생된 어드레스 천이 검출 신호에 의해 타이밍 오류(timming mismatch)가 발생되어, 메모리 소자가 오동작되는 문제점이 있게 된다.
따라서, 본 발명의 목적은 센스 앰프 또는 출력 버퍼의 동작에 의해 어드레스 신호 입력부에서 발생되는 노이즈를 클럭 인버터로써 차단하여, 메모리 소자가 오동작되거나 출력 버퍼의 출력 신호가 지연되는 것을 방지하는 데 적당한 어드레스 버퍼를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은 외부로 부터 입력되는 칩 선택 신호 및 어드레스 신호를 논리 연산하는 어드레스 신호 입력부와, 그 어드레스 신호 입력부로 부터 출력된 신호를 피모스 제어 신호 및 엔모스 제어 신호에 따라, 반전시키거나 차단하는 클럭 인버터와, 그 클럭 인버터로 부터 출력된 신호를 래치하는 래치부와, 그 래치부로 부터 출력된 신호를 반전시켜 내부 어드레스 신호를 어드레스 디코더로 출력하는 제22 인버터와, 그 제22 인버터로 부터 출력된 내부 어드레스 신호를 반전시켜 반전된 내부 어드레스 신호를 상기 어드레스 디코더로 출력하는 제23 인버터와, 상기 래치부로 부터 출력된 신호에 따라 어드레스 천이 검출 신호를 출력하는 어드레스 천이 검출부와, 그 어드레스 천이 검출부로 부터 출력된 신호에 의해 발생된 제어 신호를 출력 버퍼로 출력하는 제어 신호 발생부와, 그 제어 신호 발생부로 부터 출력된 제어 신호를 소정의 시간동안 지연시키고, 그 지연된 신호 및 상기 제어 신호를 논리 연산하여, 상기 피모스 제어 신호 및 엔모스 제어 신호를 상기 클럭 인버터로 출력하는 클럭 인버터 제어 신호 발생부로 구성된다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 노이즈를 방지한 어드레스 버퍼는 제6도에 도시된 바와 같이, 칩 선택 신호(CSB) 및 어드레스 신호(Ai)가 메모리 소자의 외부로 부터 입력되는 어드레스 신호 입력부(10)와, 엔모스 제어 신호(NS) 및 피모스 제어 신호(PS)에 따라 상기 어드레스 신호 입력부(10)의 출력 신호를 반전시키거나 차단하는 클럭 인버터(60)와, 그 클럭 인버터(60)의 출력 신호를 래치하는 래치부(70)와, 그 래치부(70)의 출력 신호를 반전 시켜 내부 어드레스 신호(AN)를 어드레스 디코더(미도시)로 출력하는 제22 인버터(80)와, 그 제22 인버터(80)의 출력 신호를 반전시켜 반전된 내부 어드레스 신호(ANB)를 상기 어드레스 디코더(미도시)로 출력하는 제23 인버터(81)와, 상기 래치부(70)의 출력 신호에 따라 어드레스 천이 검출 신호(ATS0)를 출력하는 어드레스 천이 검출부(30)와, 그 어드레스 천이 검출부(30)로 부터 출력된 어드레스 천이 검출 신호(ATS0) 및 다른 어드레스 천이 검출부들(미도시)로 부터 출력된 어드레스 천이 검출 신호들(ATS0∼ATSn)에 따라, 상기 어드레스 버퍼의 외부에 있는 출력 버퍼(50)를 제어하기 위한 제어 신호를 발생시키는 제어 신호 발생부(40)와, 그 제어 신호 발생부(40)로 부터 출력된 제어 신호를 논리 연산하여 엔모스 제어 신호(NS) 및 피모스 제어 신호(PS)를 상기 클럭 인버터(60)로 출력하는 클럭 인버터 제어 신호 발생부(90)로 구성된다.
상기 클럭 인버터(60)는 상기 피모스 제어 신호(PS)가 게이트로, 전원 전압(VCC)이 소스로 각각 인가되는 제3 피모스 트랜지스터(61)와, 상기 어드레스 신호 입력부(10)로 부터 출력된 신호가 게이트로 입력되고, 소스가 상기 제3 피모스 트랜지스터(61)의 드레인과 연결되는 제4 피모스 트랜지스터(62)와, 상기 어드레스 신호 입력부(10)로 부터 출력된 신호가 게이트로 입력되고, 드레인이 상기 제4 피모스 트랜지스터(62)의 드레인과 연결되는 제3 엔모스 트랜지스터(63)와, 상기 엔모스 제어 신호(64)가 게이트로 입력되고, 드레인이 상기 제3 엔모스 트랜지스터(63)의 드레인과 연결되며, 그라운드(ground) 전압(VSS)이 소스에 인가되는 제4 엔모스 트랜지스터(64)로 구성된다.
상기 래치부(70)는 상기 클럭 인버터(70)의 출력 신호를 반전시키는 제24 인버터(71)와, 그 제24 인버터(71)의 출력 신호를 반전하여, 그 반전된 신호를 상기 제24 인버터(71)로 출력하는 제25 인버터(72)로 구성된다.
상기 클럭 인버터 제어 신호 발생부(90)는 상기 제어 신호 발생부(40)로 부터 출력된 제어 신호를 소정의 시간동안 지연시키는 지연부(91)와, 그 지연부(91)의 출력 신호를 일측으로, 상기 제어 신호 발생부(40)로 부터 출력된 제어 신호를 타측으로 각각 입력하여, 그들 입력된 신호를 낸드 연산하고, 그 낸드 연산된 신호인 피모스 제어 신호(PS)를 상기 클럭 인버터(60)로 출력하는 제3 낸드 게이트(96)와, 제3 낸드 게이트(96)의 출력 신호를 반전시켜 엔모스 트랜지스터(NS)를 상기 클럭 인버터(60)로 출력하는 제26 인버터(97)로 구성된다.
상기 지연부(91)는 상기 제어 신호 발생부(40)로 부터 출력된 제어 신호를 순차적으로 반전시키는 제27 인버터(92), 제28 인버터(93) 및 제29 인버터(94)와, 그 제29 인버터(94)의 출력 신호를 반전시켜서, 그 반전된 신호를 상기 제3 낸드 게이트(96)의 일측으로 출력하는 제30 인버터(95)로 구성된다.
그리고, 상기 어드레스 신호 입력부(10), 어드레스 천이 검출부(30) 및 상기 제어 신호 발생부(40)는 제1도의 그들과 각각 동일하게 구성된다.
이와 같이 구성되는 본 발명의 작용 및 효과를 제7도를 참조하여 설명하면 다음과 같다.
로우 레벨의 칩 선택 신호(CSB)가 어드레스 신호 입력부(10)에 입력된 상태에서, 어드레스 신호(Ai)가 제7도의 (a)에 도시된 바와 같이, 하이 레벨에서 로우 레벨로 천이되어 상기 어드레스 신호 입력부(10)에 입력되면, 상기 어드레스 신호 입력부(10)의 출력 신호는 제7도의 (b)에 도시된 바와 같이, 로우 레벨에서 하이 레벨로 천이된다.
이어서, 하이 레벨의 신호에 의해 제4 피모스 트랜지스터(62)는 오프 되고, 제3 엔모스 트랜지스터(63)는 온되며, 제7도의 (f)에 도시된 바와 같은 로우 레벨의 피모스 제어 신호(PS)에 의해 제3 피모스 트랜지스터(61)는 온되고, 제7도의 (g)에 도시된 바와 같은 하이 레벨의 엔모스 제어 신호(NS)에 의해 제4 엔모스 트랜지스터(61)가 온된다.
이에 따라, 로우 레벨의 신호가 래치부(70)에 입력되고, 그 입력된 로우 레벨의 신호가 제24 인버터(71)에 의해 반전되고, 그 반전된 신호가 제25 인버터(72)에 의해 반전되며, 그 반전된 신호가 상기 제24 인터버(71)에 다시 입력됨으로써, 래치된 하이 레벨의 신호가 제22 인버터(80) 및 어드레스 천이 검출부(30)에 입력된다.
이어서, 상기 래치된 하이 레벨의 신호는 상기 제22 인버터(80)에 의해 반전되어, 로우 레벨의 내부 어드레스 신호(AN)가 어드레스 디코더(미도시)로 출력되고, 상기 내부 어드레스 신호(AN)는 제23 인버터(81)에 의해 반전되어, 하이 레벨의 반전된 내부 어드레스 신호(ANB)가 상기 어드레스 디코더(미도시)로 출력된다.
또한, 상기 어드레스 천이 검출부(30)는 제7도의 (c)에 도시된 바와 같이, 하이 레벨의 어드레스 천이 검출 신호(ATS0)를 제어 신호 발생부(40)로 출력하고, 상기 제어 신호 발생부(40)는 제7도의 (d)에 도시된 바와 같이, 소정의 시간동안 로우 레벨인 제어 신호를 출력 버퍼(50) 및 클럭 인버터 제어 신호 발생부(90)로 출력한다.
이어서, 로우 레벨의 제어 신호에 의해 상기 출력 버퍼(50)는 제7도의 (e)에 도시된 바와 같이, 출력 신호(DQ)를 메모리 소자의 외부로 출력하고, 상기 로우 레벨의 제어 신호는 제3 낸드 게이트(96)의 일측으로 입력되며, 제27 인버터(92), 제28 인버터(93), 제29 인버터(94) 및 제30 인버터(95)에 의해 순차적으로 반전되어, 소정의 시간동안 지연된 로우 레벨의 신호가 상기 제3 낸드 게이트(96)의 타측으로 입력된다. 이에 따라, 상기 제3 낸드 게이트(96)에 의해 하이 레벨의 피모스 제어 신호(PS)가 제7도의 (f)에 도시된 바와 같이, 상기 클럭 인버터(60)의 제3 피모스 트랜지스터(61)로 출력되고, 상기 하이 레벨의 엔모스 제어 신호(NS)는 제26 인버터(97)에 의해 반전되어, 로우 레벨의 엔모스 제어 신호(NS)가 상기 클럭 인버터(60)의 제4 엔모스 트랜지스터(64)로 출력된다.
이어서, 상기 제3 피모스 트랜지스터(61) 및 상기 제4 엔모스 트랜지스터(64)는 오프됨에 따라 상기 클럭 인버터(60)는 오프되어, 출력 버퍼(50)로 부터 출력 신호(DQ)가 출력될 때, 어드레스 입력부(10)에서 발생되는 노이즈가 상기 클럭 인버터(60)에 의해 차단되고, 래치부(70)는 이전의 출력 신호를 유지하게 된다.
이어서, 상기 출력 신호(DQ)가 안정 상태로 된 후, 상기 피모스 제어 신호(PS)는 제7도의 (f)에 도시된 바와 같이, 로우 레벨로 천이되고, 상기 엔모스 제어 신호(NS)는 제7도의 (g)에 도시된 바와 같이, 하이 레벨로 천이 됨에 따라, 상기 클럭 인버터(60)는 온되어, 상기 래치부(70)는 상기 어드레스 신호 입력부(10)로 부터 출력된 신호의 변화에 따른 새로운 입력을 받아들일 수 있게 된다.
이상에서 상세히 설명된 바와 같이, 본 발명은 클럭 인버터 제어 신호 발생부로 부터 출력된 피모스 제어 신호 및 엔모스 제어 신호를 이용하여, 클럭 인버터를 오프시킴으로써, 센스 앰프 또는 출력 버퍼의 출력 신호에 의해 어드레스 입력부에서 발생되는 노이즈를 차단하게 된다. 그래서 본 발명은 노이즈에 의한 출력 버퍼의 동작 지연이나, 메모리 소지의 오동작을 방지할 수 있는 효과를 가진다.

Claims (6)

  1. 외부로 부터 입력되는 칩 선택 신호 및 어드레스 신호를 논리 연산하는 어드레스 신호 입력부와, 피모스 제어 신호 및 엔모스 제어 신호에 따라 상기 어드레스 신호 입력부로 부터 출력된 신호를 반전시키거나 차단하는 클럭 인버터와, 그 클럭 인버터로 부터 출력된 신호를 래치하는 래치부와, 그 래치부로 부터 출력된 신호를 반전시켜 내부 어드레스 신호를 어드레스 디코더로 출력하는 제22 인버터와, 그 제22 인버터로 부터 출력된 내부 어드레스 신호를 반전시켜 반전된 내부 어드레스 신호를 상기 어드레스 디코더로 출력하는 제23 인버터와, 상기 래치부로 부터 출력된 신호에 따라 어드레스 천이 검출 신호를 출력하는 어드레스 천이 검출부와, 그 어드레스 천이 검출부로 부터 출력된 신호에 의해 발생된 제어 신호를 출력 버퍼로 출력하는 제어 신호 발생부와, 그 제어 신호 발생부로 부터 출력된 제어 신호를 소정의 시간동안 지연시키고, 그 지연된 신호 및 상기 제어 신호 발생부로 부터 출력된 제어 신호를 논리 연산하여, 상기 피모스 제어 신호 및 엔모스 제어 신호를 상기 클럭 인버터로 출력하는 클럭 인버터 제어 신호 발생부를 포함하여 구성되는 노이즈를 차단하는 어드레스 버퍼.
  2. 제1항에 있어서, 상기 클럭 인버터는 상기 피모스 제어 신호가 게이트로, 전원 전압이 소스로 각각 인가되는 제3 피모스 트랜지스터와, 상기 어드레스 신호 입력부로 부터 출력된 신호가 게이트로 입력되고, 소스가 상기 제3 피모스 트랜지스터의 드레인과 연결되는 제4 피모스 트랜지스터와, 상기 어드레스 신호 입력부로 부터 출력된 신호가 게이트로 입력되고, 드레인이 상기 제4 피모스 트랜지스터의 드레인과 연결되는 제3 엔모스 트랜지스터와, 상기 엔모스 제어 신호가 게이트로 입력되고, 드레인이 상기 제3 엔모스 트랜지스터의 드레인과 연결되며, 그라운드 전압이 소스에 인가되는 제4 엔모스 트랜지스터를 포함하여 구성되는 노이즈를 차단하는 어드레스 버퍼.
  3. 제1항에 있어서, 상기 래치부는 상기 클럭 인버터의 출력 신호를 반전시키는 제24 인버터와, 그 제24 인버터의 출력 신호를 반전시켜, 그 반전된 신호를 상기 제24 인버터로 출력하는 제25 인버터를 포함하여 구성되는 노이즈를 차단하는 어드레스 버퍼.
  4. 제1항에 있어서, 상기 클럭 인버터 제어 신호 발생부는 상기 제어 신호 발생부로 부터 출력된 제어 신호를 소정의 시간동안 지연시키는 지연부와, 그 지연부의 출력 신호 및 상기 제어 신호 발생부로 부터 출력된 제어 신호를 낸드 연산하여, 피모스 제어 신호를 상기 클럭 인버터로 출력하는 제3 낸드 게이트와, 그 제3 낸드 게이트로 부터 출력된 피모스 제어 신호를 반전시켜 엔모스 제어 신호를 상기 클럭 인버터로 출력하는 제26 인버터를 포함하여 구성되는 노이즈를 차단하는 어드레스 버퍼.
  5. 제4항에 있어서, 상기 래치부는 상기 제어 신호 발생부로 부터 출력된 제어 신호를 순차적으로 반전시키는 제27 인버터, 제28 인버터, 제29 인버터 및 제30 인버터를 포함하여 구성되는 노이즈를 차단하는 어드레스 버퍼.
  6. 제1항에 있어서, 상기 클럭 인버터는 하이 레벨의 상기 피모스 제어 신호 및 로우 레벨의 엔모스 제어 신호에 의해 오프되어, 출력 버퍼로 부터 출력 신호가 외부로 출력될 때, 상기 어드레스 신호 입력부의 출력 신호를 차단하는 것을 특징으로 하는 노이즈를 차단하는 어드레스 버퍼.
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