JPH11203869A - 半導体装置のモードレジスターセット回路及び動作モードの設定方法 - Google Patents

半導体装置のモードレジスターセット回路及び動作モードの設定方法

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JPH11203869A JP10263586A JP26358698A JPH11203869A JP H11203869 A JPH11203869 A JP H11203869A JP 10263586 A JP10263586 A JP 10263586A JP 26358698 A JP26358698 A JP 26358698A JP H11203869 A JPH11203869 A JP H11203869A
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Abstract

(57)【要約】 【課題】付加的な制御信号を設ける必要のない半導体装
置のモードレジスターセット回路を提供する。 【解決手段】アドレス信号レベル感知部201は、モード
設定に関する情報を示す入力信号Aiを入力し、入力信号
Aiの電圧レベルが正常動作時の電圧レベルよりも所定レ
ベルだけ高い場合にのみレベル感知信号Ai'を出力す
る。電源電圧感知部203は、電源電圧Vccが所定レベル以
下の場合に活性化される電源電圧感知信号VCCHBを出力
する。論理ゲート205は、電源電圧感知信号VCCHBとレベ
ル感知信号Ai'とに応答してモード信号PMODEi'を発生す
る。ラッチ部207は、モード信号PMODEi'をラッチしてそ
の反転信号をモード信号PMODEiとして出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に半導体装置の動作モードを設定するモードレジスタ
ーセット回路及びその動作モード設定方法に関する。
【０００２】
【従来の技術】半導体装置は、要求される機能の多様化
に伴って様々な動作モードを実現することができるよう
に設計されている。例えば、同期式のようなDRAM半導体
装置は、様々な動作モードを設定するためにモードレジ
スターセット回路を具備している。図1は、従来の半導
体装置のモードレジスターセット回路の回路図である。
図1に示すように、従来の半導体装置のモードレジスタ
ーセット回路は、アドレス入力バッファ101、モードレ
ジスター103、モードレジスターセット信号発生器105及
びモードレジスターセット信号遅延部107を具備する。
【０００３】アドレス入力バッファ101は、外部からア
ドレス信号Aiを入力し、該アドレス信号Aiの電圧レベル
を半導体装置に適した電圧レベルに変換してモードレジ
スター103に印加する。
【０００４】モードレジスターセット信号発生器105
は、外部から制御信号（例えばストローブ信号）S1、S
2、S3を入力し、これに基づいてモードレジスターセッ
ト信号(MRSET)を発生してモードレジスター103に印加す
る。制御信号S1、S2、S3は、モードレジスター103を制
御するために特別に用いられる信号である。
【０００５】モードレジスターセット信号遅延部107
は、モードレジスターセット信号(MRSET)を所定時間遅
延させた遅延モードレジスターセット信号(MRSET_D)を
モードレジスター103に印加する。
【０００６】モードレジスター103は、電圧レベルが変
換されたアドレス信号Aiを入力し、モードレジスターセ
ット信号(MRSET)と遅延モードレジスターセット信号(MR
SET_D)に応答してモード信号(PMODEi)を発生する。モー
ドレジスター103は、伝送ゲート111及び112、シフトレ
ジスター121及び122、並びにインバータ131を具備す
る。この構成により、モードレジスター103は、モード
レジスターセット信号(MRSET)と遅延モードレジスター
セット信号(MRSET_D)が共にＨレベルに活性化される場
合にモード信号(PMODEi)を発生する。前述したように、
従来のモードレジスターセット回路は、外部から制御信
号S1、S2、S3を入力する。このような制御信号S1、S2、
S3は、半導体装置の正常動作自体（モードの設定以外）
とは関係ない。使用者は、モード信号(PMODEi)を発生す
るために、正常動作のための制御信号以外に制御信号S
1、S2、S3を設定する必要があるため、モードレジスタ
ーセット回路を使用する上で負担が発生する。また、制
御信号S1、S2、S3のための設計も必要である。
【０００７】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、例えば、付加的な制御信号を使用せ
ずに電源電圧を利用する半導体装置のモードレジスター
セット回路を提供することにある。本発明が解決しよう
とする他の技術的課題は、前記モードレジスターセット
回路に好適なモード設定方法を提供することにある。
【課題を解決するための手段】前記の技術的課題を達成
するため、本発明に係る半導体装置は、アドレス信号レ
ベル感知部、電源電圧感知部、論理ゲート及びラッチ部
を備える。
【０００８】前記アドレス信号レベル感知部は、モード
に関する情報を示す入力信号を入力し、例えば、前記入
力信号の電圧レベルが正常動作時の前記入力信号の電圧
レベルと異なる場合（例えば、正常動作時の前記入力信
号よりも所定レベル以上高い場合）にみ前記入力信号を
レベル感知信号として伝送する。前記電源電圧感知部
は、例えば、電源電圧が所定レベル以下の場合に活性化
される電源電圧感知信号を出力する。前記論理ゲート
は、前記電源電圧感知信号及び前記レベル感知信号に応
答してモード信号を発生する。前記ラッチ部は、前記モ
ード信号をラッチする。
【０００９】前記の他の技術的な課題を解決するため、
本発明に係る動作モード設定方法は、半導体装置の動作
モードを設定するためのモードレジスターセット回路の
動作モード設定方法であって、正常動作時と異なる電圧
レベル（例えば、正常動作時よりも所定レベル以上高い
入力信号）を入力する入力信号の入力段階と、前記入力
信号を入力してモード信号を発生するモード信号の発生
段階と、電源電圧を印加して前記入力信号の入力を遮断
する電源電圧の入力段階とを具備する。
【００１０】本発明によれば、例えば、モード設定のた
めの付加的な制御信号を設ける必要がなくなる。
【００１１】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を説明する。
【００１２】図2は、本発明の好適な実施の形態に係る
半導体装置のモードレジスターセット回路の回路図であ
る。図2に示すように、本発明の好適な実施の形態に係
るモードレジスターセット回路は、アドレス信号レベル
感知部201、電源電圧感知部203、論理ゲート205及びラ
ッチ部207を具備する。
【００１３】アドレス信号レベル感知部201は、半導体
装置の動作モードを設定する際に該動作モードを設定す
るための情報が一時的に印加される入力信号、例えばア
ドレス信号Aiを入力し、該入力信号Aiの電圧レベルが正
常動作時の入力信号Aiの電位より所定レベルだけ高い場
合にのみ、その出力信号Ai'をＨレベルにする。例え
ば、正常動作時の入力信号Aiの電圧レベルが4ボルトで
あるとすると、アドレス信号レベル感知部201は、例え
ば、該入力信号Aiが8ボルトである場合は、その出力信
号であるレベル感知信号Ai'をＨレベルとし、該入力信
号Aiが3ボルトである場合は、その出力信号であるレベ
ル感知信号Ai'をＬレベルにする。
【００１４】電源電圧感知部203は、電源電圧Vccが所定
レベル以下である場合は、その出力信号である電源電圧
感知信号VCCHBをＨレベルに非活性化し、電源電圧Vccが
所定レベル以上である場合は、電源電圧感知信号VCCHB
をＬレベルに活性化する。
【００１５】論理ゲート205は、電源電圧感知信号VCCHB
とレベル感知信号Ai'とに応答して、半導体装置の動作
モードを示すモード信号PMODEi'を発生する。この例で
は、論理ゲート205は、電源電圧Vccが所定レベル以下の
場合に、アドレス信号レベル感知部201から出力される
レベル感知信号Ai'がＨレベルであれば、モード信号PMO
DEi'をＬレベルに活性化する。
【００１６】ラッチ部207は、論理ゲート205から出力さ
れるモード信号PMODEi'をラッチすると共にそれを反転
したモード信号PMODEiを出力する。例えば、論理ゲート
205の出力がＨレベルであれば、モード信号PMODEiはＬ
レベルになり、論理ゲート205の出力がＬレベルであれ
ば、モード信号PMODEiはＨレベルになる。ラッチ部207
は、論理ゲート205からの出力が中断された場合（例え
ば、フローティング状態になった場合）においても、継
続してモード信号PMODEiを出力する。
【００１７】図3は、図2に示すアドレス信号レベル感知
部201の構成例を示す回路図である。図3に示すアドレス
信号レベル感知部201は、第1乃至第4PMOSトランジスタ3
01乃至304を具備する。
【００１８】第1乃至第4PMOSトランジスタ301乃至304
は、直列に連結され、各々のゲートとドレインが連結さ
れている。従って、第1乃至第4PMOSトランジスタ301乃
至304は、4個のダイオードが直列に連結された構成と同
様の機能を有する。
【００１９】第1PMOSトランジスタ301に印加される入力
信号Aiは、第1乃至第4PMOSトランジスタ301乃至304を通
過しながら、そのハイ電圧レベルが所定レベルだけ低く
なる。即ち、入力信号Aiは、第1乃至第4PMOSトランジス
タ301乃至304を通過しながら、１つのPMOSトランジスタ
のスレショルド電圧の整数倍だけ電圧レベルが低くな
る。例えば、アドレス信号レベル感知部201に入力され
る入力信号Aiの電圧レベルが8ボルトであるとすると、
アドレス信号レベル感知部201から出力されるレベル感
知信号Ai'の電圧レベルは（１）式で示される。
【００２０】Ai'=8−4Vtp=5.2[V] ・・・（１） ここで、Vtpは、第1乃至第4PMOSトランジスタ301乃至30
4のスレショルド電圧であって、上記の計算では0.7ボル
トであるものと仮定している。
【００２１】モード信号PMODEiを発生させるため、即
ち、モード信号PMODEiをＨレベルにするためには、入力
信号Aiの電圧レベルは、（２）式の条件を満足する必要
がある。
【００２２】Ai≧Vtr+4Vtp ・・・（２） ここで、Vtrは、論理ゲート205に備わるNANDゲート(図5
の521)のトリップポイントである。例えば、Vtrは1.5ボ
ルトである。Vtrが1.5ボルトで、Vtpが0.7ボルトである
とすると、モード信号PMODEiが発生させるためには、入
力信号Aiは4.3ボルト以上である必要がある。
【００２３】このように、入力信号Aiの電圧レベルを正
常動作時の入力信号Aiの電圧レベルより所定レベルだけ
高くすることによって、モード信号PMODEiを発生させる
ことができる。従って、半導体装置が正常動作時に、入
力信号Aiによってモード信号PMODEiが発生されることを
防止することができる。
【００２４】入力信号Aiが正常動作電圧レベル（例えば
3ボルト）まで低くなると、第1乃至第4PMOSトランジス
タ301乃至304は、該入力信号Aiに対して逆方向ダイオー
ド特性を示すので、アドレス信号レベル感知部201の出
力はＬレベル（例えば0.2ボルト程度）になる。
【００２５】図4は、図2に示す電源電圧感知部203の構
成例を示す回路図である。図4に示す電源電圧感知部203
は、PMOSトランジスタ411、ダイオード421、抵抗431、
キャパシタ441、インバータチェーン451及びインバータ
461を具備する。PMOSトランジスタ411は、ソースに電源
電圧Vccが印加され、ゲートは接地され、ドレインはダ
イオード421に連結されている。PMOSトランジスタ411
は、ゲートが接地されているので常にターンオンされて
いる。従って、電源電圧Vccは、PMOSトランジスタ411の
スレショルド電圧だけ降下してダイオード421に印加さ
れる。ダイオード421に印加された電圧は、ダイオード4
21を通過しながらダイオード421のビルトイン電圧だけ
降下された後に、抵抗431とキャパシタ441に印加され
る。
【００２６】キャパシタ441はこの電圧により充電さ
れ、キャパシタ441に充電された電圧は、インバータチ
ェーン451によりバッファリングされた後にインバータ4
61に印加される。インバータチェーン451は、偶数個の
インバータより構成される。
【００２７】インバータ461は、インバータチェーン451
の出力がゲートに入力されるPMOSトランジスタ412及びN
MOSトランジスタ413、並びにNMOSトランジスタ413と接
地端GNDとの間に連結された抵抗434よりなり、PMOSトラ
ンジスタ411に電源電圧Vccが印加される。
【００２８】インバータチェーン451から出力される電
圧がＬレベルであれば、インバータ461のPMOSトランジ
スタ412がターンオンされるので、インバータ461の出
力、即ち電源電圧感知部203の出力はＨレベルになる。
一方、インバータチェーン451から出力される電圧がＨ
レベルであれば、インバータ461のNMOSトランジスタ413
がターンオンされ、NMOSトランジスタ413から出力され
る電流は抵抗434を通じて接地端GNDに流れる。従って、
インバータチェーン451から出力される電圧がＨレベル
であれば、インバータ461の出力、即ち、電源電圧感知
部203の出力は、抵抗434により所定時間だけ遅延されて
Ｌレベルになる。
【００２９】図5は、図2に示す論理ゲート205の構成例
を示す回路図である。図5に示す論理ゲート205は、否定
論理積ゲート、即ちNANDゲート521、スイッチング手
段、即ち伝送ゲート531、及び他のスイッチング手段、
即ちNMOSトランジスタ511を具備する。
【００３０】NMOSトランジスタ511は、ゲートに電源電
圧Vccが印加され、NANDゲート521の一方の入力端と接地
端GNDとの間に連結される。NMOSトランジスタ511は、電
源電圧Vccが印加される間は常にターンオン状態であ
る。従って、NMOSトランジスタ511は、NANDゲート521の
一方の入力端にＨレベルの 電圧が印加されない時、及
び何の電圧も印加されない時に、NANDゲート521の一方
の入力端を接地させる機能を有する。即ち、NMOSトラン
ジスタ511は、NANDゲート521の一方の入力端がフローテ
ィング状態になることを防止する。従って、NMOSトラン
ジスタ511としては、小さなサイズのNMOSトランジスタ
が好適である。
【００３１】NANDゲート521は、電源電圧感知信号VCCHB
とアドレス信号レベル感知部201の出力（レベル感知信
号Ai'）の少なくとも一方がＬレベルであれば、Ｈレベ
ルの電圧を出力し、電源電圧感知信号VCCHBとアドレス
信号レベル感知部201の出力の双方がＨレベルであれば
Ｌレベルの電圧を出力する。伝送ゲート531は、電源電
圧感知信号VCCHBにより制御される。即ち、伝送ゲート5
31は、電源電圧感知信号VCCHBがＨレベルであれば、タ
ーンオンされてNANDゲート521の出力を伝送し、電源電
圧感知信号VCCHBがＬレベルであれば、ターンオフされ
てNANDゲート521の出力を遮断する。伝送ゲート521は、
モード信号PMODEi'を出力する。
【００３２】次に、図3乃至図5を参照しながら図2に示
すモードレジスターセット回路の動作を説明する。
【００３３】まず、電源電圧Vccは印加されない状態、
即ち電源電圧Vccが所定レベルに達する前の状態であれ
ば、電源電圧感知信号VCCHBはＨレベルになる。この状
態でモード信号PMODEiを発生させる場合は、入力信号Ai
の電圧レベルを正常動作時の入力信号Aiの電圧レベルよ
り所定レベルだけ高い電圧（例えば、8ボルト）とし
て、アドレス信号レベル感知部201に印加する。この
時、アドレス信号レベル感知部201はＨレベルの信号をN
ANDゲート521の一方の入力端に印加する。この時、未だ
電源電圧VCCが印加されない状態であるので、NANDゲー
ト521の2つの入力端のうち電源電圧感知信号VCCHBが印
加される入力端の電圧はＨレベルに維持される。
【００３４】従って、入力信号Ai（レベル感知信号A
i'）の電圧レベルは、NANDゲート521によりＬレベルに
変換される。この際、電源電圧感知信号VCCHBは継続し
てＨレベルに維持されるので、伝送ゲート531はターン
オンされている。従って、入力信号Ai（レベル感知信号
Ai'）の状態は、Ｌレベルとして伝送ゲート531の出力に
反映され、これがラッチ部207に印加される。
【００３５】この時、ラッチ部207は、伝送ゲート531か
ら出力されるＬレベルの信号を反転させてモード信号PM
ODEiとして出力する。この後は、論理ゲート205の出力
が中断されてもモード信号PMODEiの論理レベルが維持さ
れる。
【００３６】このように、電源電圧Vccが印加される前
に、正常動作時の入力信号Aiより所定レベルだけ高い入
力信号Aiが入力されると、モード信号PMODEiが発生す
る。
【００３７】モード信号PMODEiが発生された後に、電源
電圧Vccが所定レベルよりも高くなると（電源電圧Vccの
印加）、電源電圧感知部203はＬレベルの電源電圧感知
信号VCCHBを発生する。これによって、NANDゲート521の
出力は、入力信号Aiの論理レベルと無関係にＨレベルに
なる。また、同時に、伝送ゲート531はターンオフされ
るのでNANDゲート521の出力が遮断される。この後も、
入力信号Aiの論理レベルと無関係に、モード信号PMODEi
の論理レベルはラッチ部207によって維持される。
【００３８】図6は、本発明の好適な実施の形態に係る
半導体装置の動作モードを設定する方法を示すフローチ
ャートである。
【００３９】図6に示すように、本発明の好適な実施の
形態に係る半導体装置のモード設定方法は、入力信号入
力段階600、モード信号発生段階601及び電源電圧印加段
階611を含む。
【００４０】ここでは、図2に示す半導体装置の動作モ
ードを設定するためのモードレジスターセット回路を一
例として、本発明の好適な実施の形態に係るモード設定
方法を説明する。
【００４１】入力信号印加段階601では、正常動作時の
入力信号の電圧レベルよりも高い電圧レベルの入力信号
を入力する。この時、電源電圧は、印加されない状態、
即ち、所定レベル以下の状態である。
【００４２】モード信号発生段階611では、Ｈレベルの
モード信号を発生する。ここで、モード信号は、正常動
作時によりも電圧レベルが高い入力信号が入力された場
合に発生する。その後、モード信号は、当該入力信号及
び電源電圧と無関係にＨレベルを維持される。
【００４３】電源電圧印加段階621では、電源電圧が印
加されて所定レベルまで高くなる。そして、電源電圧が
所定レベルよりも高くなると、入力信号は遮断される。
一度発生されたモード信号は、入力信号が遮断されても
維持される。
【００４４】本発明の好適な実施の形態によれば、例え
ば、正常動作時の入力信号より高い入力信号を印加する
ことにより半導体装置のモード信号を発生することによ
って、モード設定のための付加的な制御信号を設ける必
要がなくなる。また、この実施の形態によれば、モード
設定が簡単である。
【００４５】本発明は、上記の実施の形態に限定され
ず、本発明の技術的思想の範囲内で様々な変形が可能で
ある。
【００４６】
【発明の効果】本発明によれば、例えば、正常動作時の
入力信号より高い入力信号を印加することにより半導体
装置のモード信号を発生することによって、モード設定
のための付加的な制御信号を設ける必要がなくなる。
【００４７】
【図面の簡単な説明】
【図１】従来のモードレジスターセット回路の回路図で
ある。
【図２】本発明の好適な実施の形態に係る半導体装置の
モードレジスターセット回路のブロック図である。
【図３】図2に示すアドレス信号レベル感知部の構成例
を示す回路図である。
【図４】図2に示す電源電圧感知部の構成例を示す回路
図である。
【図５】図2に示す論理ゲートの構成例を示す回路図で
ある。
【図６】本発明の好適な実施の形態に係る半導体装置の
動作モード設定方法を示すフローチャートである。
【符号の説明】
２０１ アドレス信号レベル感知部 ２０３ 電源電圧感知部 ２０５ 論理ゲート ２０７ ラッチ部

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 モード設定に関する情報を示す入力信号
    を入力し、前記入力信号の電圧レベルが正常動作時の前
    記入力信号の電圧レベルと異なる場合よりも所定レベル
    以上高い場合にのみレベル感知信号を出力する信号レベ
    ル感知部と、 電源電圧が所定レベル以下の場合に活性化される電源電
    圧感知信号を出力する電源電圧感知部と、 前記電源電圧感知信号及び前記レベル感知信号に応答し
    てモード信号を発生する論理ゲートと、 前記モード信号をラッチするラッチ部と、 を備えることを特徴とする半導体装置のモードレジスタ
    ーセット回路。
  2. 【請求項２】 前記アドレス信号レベル感知部は、前記
    入力信号の電圧レベルを低下させる多数個のダイオード
    で構成されていることを特徴とする請求項１に記載の半
    導体装置のモードレジスターセット回路。
  3. 【請求項３】 前記ダイオードは、各々PMOSトランジス
    タで構成されていることを特徴とする請求項２に記載の
    半導体装置のモードレジスターセット回路。
  4. 【請求項４】 前記電源電圧感知部は、 前記電源電圧をバッファリングするバッファと、 前記バッファの出力を反転させて前記電源電圧感知部の
    出力を発生するインバータと、 を具備することを特徴とする請求項１に記載の半導体装
    置のモードレジスターセット回路。
  5. 【請求項５】 前記インバータと接地端との間に、前記
    電源電圧感知部の出力を遅延させる抵抗をさらに具備す
    ることを特徴とする請求項４に記載の半導体装置のモー
    ドレジスターセット回路。
  6. 【請求項６】 前記論理ゲートは、 前記電源電圧感知信号及び前記レベル感知信号を入力
    し、前記電源電圧感知信号が活性化されている場合は、
    前記レベル感知信号に対応する出力信号を発生し、前記
    電源電圧感知信号が非活性化されている場合は、前記出
    力信号を発生しない否定論理積ゲートと、 前記電源電圧感知信号が活性化されている場合は、前記
    否定論理積ゲートの出力信号を伝送し、前記電源電圧感
    知信号が非活性化されている場合は、前記否定論理積ゲ
    ートの出力信号の伝送を遮断するスイッチング手段と、 を具備することを特徴とする請求項１に記載の半導体装
    置のモードレジスターセット回路。
  7. 【請求項７】 前記レベル感知信号が入力される前記否
    定論理積ゲートの入力端に、前記レベル感知信号がＬレ
    ベルの場合に前記入力端を接地するスイッチング手段を
    さらに具備することを特徴とする請求項６に記載の半導
    体装置のモードレジスターセット回路。
  8. 【請求項８】 前記スイッチング手段は、電源電圧によ
    り制御される伝送ゲートを具備することを特徴とする請
    求項７に記載の半導体装置のモードレジスターセット回
    路。
  9. 【請求項９】 半導体装置の動作モードを設定するため
    のモードレジスターセット回路における動作モード設定
    方法において、 正常動作時より所定レベル以上高い入力信号を入力する
    信号入力段階と、 前記入力信号を入力してモード信号を発生するモード信
    号発生段階と、 電源電圧を印加して前記入力信号の入力を遮断する電源
    電圧入力段階と、 を具備することを特徴とする半導体装置の動作モード設
    定方法。
  10. 【請求項１０】 前記入力信号が正常動作時の電圧レベ
    ルである場合は、前記モード信号を発生しないことを特
    徴とする請求項９に記載の半導体装置の動作モード設定
    方法。
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