JPH0550598U - アドレス信号増幅回路 - Google Patents

Abstract

(57)【要約】 【目的】 アドレス信号の雑音による誤動作を回避す
る。 【構成】 アドレス・トランジション・ディテクタ回路
１０が発生するクロックパルス信号Ｓ４、Ｓ５の変化に
応じて、クロックドインバータ７とインバータ３とが閉
回路を構成する状態と、クロックドインバータ８とイン
バータ３とが直列回路を構成する状態とが切り換わる。
そして、ラッチ回路１１が閉回路を形成している間は、
この閉回路によりシュミット回路２の出力信号Ｓ２がラ
ッチされる。一方、ラッチ回路１１が直列回路を形成し
ている間は、シュミット回路２の出力信号Ｓ２はそのま
ま内部回路４へ供給される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、半導体メモリにおいてアドレス信号をシュミット回路により増幅す るアドレス信号増幅回路に関する。

【０００２】

【従来の技術】

多数の記憶素子から構成される半導体メモリにおいて、各々のメモリセルへの 接続はアドレス入力信号によって行われている。この場合、アドレス入力信号は 小振幅であるため、アドレス入力回路により振幅が増幅された後に、メモリセル の構成回路であるＴＴＬ、ＥＣＬ等へ入力される。 図３は従来のアドレス入力回路のブロック図である。図において、外部回路１ から出力される外部信号Ｓ１はシュミット回路２で増幅された後、インバータ３ を介し内部回路４へ入力される。ここで、外部回路１はアドレス信号を発生させ るための回路であり、内部回路４はメモリセルおよびその周辺回路である。ここ で、シュミット回路２は、波形整形と振幅増幅の目的で用いられ、入力波形にお いて、ある定められたレベルを越したか否かにより出力信号のレベルを切り換え る。

【０００３】

【考案が解決しようとする課題】

ところで、図３に示す従来の回路おいては、シュミット回路２及びインバータ ３が小振幅信号を扱うように設定されているため、僅かな雑音の影響も受け易い 。このため、外部回路１または内部回路４で発生する信号変化にともなう雑音、 特に内部回路４のデータ出力側で発生する電源雑音の影響を受けて、内部回路４ に誤ったアドレス信号が入力されるという欠点があった。

【０００４】

【課題を解決するための手段】

本考案は、上述した問題点を解決するために、アドレス入力信号をその値が変 化したときから予め定められた時間だけ保持するラッチ手段を設け、アドレス入 力信号をラッチ手段を介してメモリセルのアドレス入力端に供給することを特徴 とする。

【０００５】

【作用】

アドレス入力信号とメモリセルのアドレス入力端との間に設けられたラッチ手 段により、アドレス入力信号が予め定められた時間だけ保持される。

【０００６】

【実施例】

以下、図面を参照してこの発明の実施例について説明する。 図１は本考案の一実施例のブロック図であり、図３の各部と対応する部分には同 一の符号を付してその説明を省略する。このアドレス信号増幅回路はアドレス入 力信号を増幅するためのシュミット回路２、シュミット回路２の出力信号Ｓ２を 一定時間ラッチするためのラッチ回路１１及びラッチ回路１１を動作させるため に必要であるクロックパルス信号Ｓ４、Ｓ５を出力するアドレス・トランジショ ン・ディテクタ回路１０の三つの回路から構成される。

【０００７】 ラッチ回路１１において、クロックドインバータ８の出力端子はインバータ３ の入力端子に接続されるとともに、クロックドインバータ７の出力端子はインバ ータ３の入力端子に接続され、インバータ３の出力端子はクロックドインバータ ７の入力端子に接続される。また、ラッチ回路１１の入力端子及び出力端子は各 々クロックドインバータ８の入力端子及びインバータ３の出力端子と同一端子で ある。アドレス・トランジション・ディテクタ回路１０において、ラッチ回路１ １の出力端子は排他的オア回路６の一方の端子に直接接続されるとともに、遅延 回路５を介して排他的オア回路６の他方の入力端子に接続される。また、排他的 オア回路６の出力信号はクロックパルス信号Ｓ４としてクロックドインバータ７ に供給される。また、クロックパルス信号Ｓ４はインバータ９によって反転され 、クロックパルス信号Ｓ５としてクロックドインバータ８に供給される。

【０００８】 以下、図２に示すタイムチャートに基づいて、上述した構成によるこの実施例 の動作を説明する。図２は、外部信号Ｓ１、シュミット回路２の出力信号Ｓ２、 内部回路入力信号Ｓ３、クロックパルス信号Ｓ４、クロックパルス信号Ｓ５のタ イムチャートである。なお、タイムチャートに示す同じ時間における各々の信号 変化は、実際には遅延を伴い同じ瞬間での信号変化は起こり得ないが、ここでは 説明を簡単にするために回路素子による遅延を無視し、信号変化は同時に起こる ものと仮定する。

【０００９】 まず、時刻t1において、外部信号Ｓ１が０からＶ０に変化すると、シュミット 回路２の出力信号Ｓ２は０からＶ１（Ｖ１＞Ｖ０）に変化する。このとき、アド レス・トランジション・ディテクタ回路１０から発生されるクロックパルス信号 Ｓ４は０からＶ１、クロックパルス信号Ｓ５はＶ１から０に変化するため、クロ ックドインバータ７はオフ状態からオン状態、クロックドインバータ８はオン状 態からオフ状態、つまり、ラッチ回路１１の入力端子は開放状態となり、インバ ータ３とクロックドインバータ７とで閉回路が形成される。この状態は次にクロ ックパルス信号Ｓ４、Ｓ５が再び変化する時刻t4まで保持され、シュミット回路 ２の出力信号Ｓ２の変化直後の値Ｖ１はこの間閉回路によって保持される。

【００１０】 次に、時刻t4においてクロックパルス信号Ｓ４がＶ１から０に変化すると、ク ロックドインバータ７及び８は各々オフ状態及びオン状態となり、クロックドイ ンバータ８とインバータ３とにより直列回路が構成される。従って、このとき、 シュミット回路２の出力信号Ｓ２と内部回路入力信号Ｓ３は同一信号となる。こ の状態は次にクロックパルス信号Ｓ４が０からＶ１に変化する時刻t5まで保持さ れる。

【００１１】 上述したように、本考案におけるラッチ回路１１は、クロックパルス信号Ｓ４ の値がＶ１である間クロックパルス信号Ｓ４の変化直後におけるシュミット回路 ２の出力信号Ｓ２の値をラッチ回路１１内に構成される閉回路においてラッチす る。従って、シュミット回路２の出力信号Ｓ２に外部回路４のデータ出力に伴う 電源雑音１３が時刻t2〜t3間に重畳された場合、または、時刻t6〜t7間において 外部信号Ｓ１に含まれていた雑音１２がシュミット回路２において増幅された場 合も、内部回路入力信号Ｓ３には影響しない。ラッチ回路１１において、シュミ ット回路２の出力信号Ｓ２の値がラッチされている時間（t1〜t4、t5〜t8）は遅 延回路５によって決定される。この時間は、アドレス入力信号が内部回路４に入 力されてから内部回路４のデータ出力が確定するのに十分な時間に設定しておけ ばよい。

【００１２】

【考案の効果】

以上説明したように本考案のアドレス信号増幅回路は、外部回路または内部回 路で発生する信号変化にともなう雑音、特に内部回路のデータ出力側で発生する 電源雑音の影響を受けて、内部回路に誤ったアドレス信号が入力されることを回 避することができる。

【図面の簡単な説明】

【図１】 アドレス信号増幅回路のブロック図である。

【図２】 アドレス信号回路のタイムチャートである。

【図３】 本考案を使用しない従来のアドレス入力回路
のブロック図である。

【符号の説明】

１…内部回路（メモリセル）、４…外部回路、１０…ア
ドレス・トランジション・ディテクタ回路（ラッチ手
段）、１１…ラッチ回路（ラッチ手段）

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】アドレス入力信号を増幅するアドレス信号
   増幅回路において、前記アドレス入力信号をその値が変
   化したときから予め定められた時間だけ保持するラッチ
   手段を設け、前記アドレス入力信号を前記ラッチ手段を
   介してメモリセルのアドレス入力端に供給することを特
   徴とするアドレス信号増幅回路。