JP3032966B2 - 基準クロック発生回路 - Google Patents
基準クロック発生回路Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、基準クロック発生
回路に関し、特にアドレス入力上にショートパルス性ノ
イズまたはメモリの動作時に生じる電源バス上のノイズ
などによってメモリの誤動作することを防止する技術に
関する。
回路に関し、特にアドレス入力上にショートパルス性ノ
イズまたはメモリの動作時に生じる電源バス上のノイズ
などによってメモリの誤動作することを防止する技術に
関する。
【０００２】
【従来の技術】一般に、半導体メモリ素子のデータアク
セスのための各種制御信号、即ち各種プリチャージ信号
または活性化信号を発生させる回路の代表的な構成は、
図２に示す通りである。
セスのための各種制御信号、即ち各種プリチャージ信号
または活性化信号を発生させる回路の代表的な構成は、
図２に示す通りである。
【０００３】この図において、非同期的に駆動するメモ
リからアドレスバッファにアドレスデータが入力され、
変化検出部はアドレスバッファ毎に備えられ、このアド
レスデータの変化を検出する。そして、カップリング部
とクロック発生部は、変化検出部から出力された信号に
基づいてショートパルスを発生させて内部信号が同期化
される。
リからアドレスバッファにアドレスデータが入力され、
変化検出部はアドレスバッファ毎に備えられ、このアド
レスデータの変化を検出する。そして、カップリング部
とクロック発生部は、変化検出部から出力された信号に
基づいてショートパルスを発生させて内部信号が同期化
される。
【０００４】尚、アドレスバッファ及び変化検出部は、
メモリ動作中または静的な状態においてメモリ外部シス
テムによってアドレス入力端にショートパルスがノイズ
として印加される場合、もしくはメモリの出力遷移など
大きい瞬間電流が流れた時に内部電源バスにノイズが生
じて入力バッファにフィードバックされないように、ま
た、ショートパルスが出力されてカップリング部を駆動
するために備えられている。
メモリ動作中または静的な状態においてメモリ外部シス
テムによってアドレス入力端にショートパルスがノイズ
として印加される場合、もしくはメモリの出力遷移など
大きい瞬間電流が流れた時に内部電源バスにノイズが生
じて入力バッファにフィードバックされないように、ま
た、ショートパルスが出力されてカップリング部を駆動
するために備えられている。
【０００５】このうち、実際にメモリ素子の動作を制御
するための制御信号の基準となるクロックを発生させる
部分は、点線によってブロック化されているカップリン
グ部とクロック発生部である。
するための制御信号の基準となるクロックを発生させる
部分は、点線によってブロック化されているカップリン
グ部とクロック発生部である。
【０００６】次に、カップリング部とクロック発生部の
回路構成例を図３に示す。カップリング部１０は、ｎ個
の変化検出部からの検出信号ＡＴＤｉ（ｉ＝１〜ｎ）が
ゲートに入力されてオンするｎ個のＮＭＯＳトランジス
タＭＮ１〜ＭＮｎを備えている。
回路構成例を図３に示す。カップリング部１０は、ｎ個
の変化検出部からの検出信号ＡＴＤｉ（ｉ＝１〜ｎ）が
ゲートに入力されてオンするｎ個のＮＭＯＳトランジス
タＭＮ１〜ＭＮｎを備えている。
【０００７】尚、ここでは、カップリング部１０に特定
構造のワイヤードＯＲゲートを用いているが、ツリー(T
ree)タイプのＯＲゲートを用いることもできる。クロッ
ク発生部２０は、共通バスＡＴＣＯＭに掛かる電位を入
力として一定時間遅延させた後に出力する遅延回路２１
と、遅延回路２１のロー状態の出力信号ＶＧがゲート端
子に入力されてオンし、所定の電圧ＶＣＣをドレイン端
子に接続された共通バスＡＴＣＯＭに伝達することによ
り共通バスＡＴＣＯＭをプルアップする第１ＰＭＯＳト
ランジスタＭＰ１と、静的状態の時に共通バスＡＴＣＯ
Ｍをハイ状態のまま保持させる第２ＰＭＯＳトランジス
タＭＰ２と、共通バスＡＴＣＯＭに掛かる電位を反転出
力することにより出力端子ＡＴＤＳＵＭに接続した負荷
（図示せず）を駆動するインバータＩＮＶと、を備えて
構成されている。
構造のワイヤードＯＲゲートを用いているが、ツリー(T
ree)タイプのＯＲゲートを用いることもできる。クロッ
ク発生部２０は、共通バスＡＴＣＯＭに掛かる電位を入
力として一定時間遅延させた後に出力する遅延回路２１
と、遅延回路２１のロー状態の出力信号ＶＧがゲート端
子に入力されてオンし、所定の電圧ＶＣＣをドレイン端
子に接続された共通バスＡＴＣＯＭに伝達することによ
り共通バスＡＴＣＯＭをプルアップする第１ＰＭＯＳト
ランジスタＭＰ１と、静的状態の時に共通バスＡＴＣＯ
Ｍをハイ状態のまま保持させる第２ＰＭＯＳトランジス
タＭＰ２と、共通バスＡＴＣＯＭに掛かる電位を反転出
力することにより出力端子ＡＴＤＳＵＭに接続した負荷
（図示せず）を駆動するインバータＩＮＶと、を備えて
構成されている。
【０００８】次に、動作を説明する。変化検出部の出力
ＡＴＤはカップリング部１０によって論理和演算され、
共通バスＡＴＣＯＭを駆動させる。
ＡＴＤはカップリング部１０によって論理和演算され、
共通バスＡＴＣＯＭを駆動させる。
【０００９】メモリが静的な状態の場合、共通バスＡＴ
ＣＯＭは第２ＰＭＯＳトランジスタＭＰ２によってハイ
のまま保持される。この際、変化検出部の出力ＡＴＤｉ
はロー状態なのでプルダウン手段として用いるＮＭＯＳ
トランジスタＭＮ１〜ＭＮｎはターンオフ状態であり、
遅延回路２１の出力信号ＶＧがハイ状態なので第１ＰＭ
ＯＳトランジスタＭＰ１もターンオフしている。
ＣＯＭは第２ＰＭＯＳトランジスタＭＰ２によってハイ
のまま保持される。この際、変化検出部の出力ＡＴＤｉ
はロー状態なのでプルダウン手段として用いるＮＭＯＳ
トランジスタＭＮ１〜ＭＮｎはターンオフ状態であり、
遅延回路２１の出力信号ＶＧがハイ状態なので第１ＰＭ
ＯＳトランジスタＭＰ１もターンオフしている。
【００１０】従って、出力ＡＴＤＳＵＭはロー状態にと
どまっている。外部から流入するアドレスのうちｉ番目
のアドレスに変化が生じてｉ番目の変化検出部の出力信
号ＡＴＤｉが、図４（Ａ）に示すようにハイに変化した
とき、この変化検出部に接続されているＮＭＯＳトラン
ジスタＭＮｉがターンオンし、図４（Ｂ）に示すように
共通バスＡＴＣＯＭはローに遷移する。この際、ＰＭＯ
ＳトランジスタＭＰ２は、高い抵抗値を有する素子なの
で共通バスＡＴＣＯＭの状態変化に影響を与えないよう
になっている。この後、ｉ番目の変化検出部の出力信号
ＡＴＤｉがローに変化したとき、共通バスＡＴＣＯＭは
殆どフローティング状態であってロー状態の電位を保持
する。
どまっている。外部から流入するアドレスのうちｉ番目
のアドレスに変化が生じてｉ番目の変化検出部の出力信
号ＡＴＤｉが、図４（Ａ）に示すようにハイに変化した
とき、この変化検出部に接続されているＮＭＯＳトラン
ジスタＭＮｉがターンオンし、図４（Ｂ）に示すように
共通バスＡＴＣＯＭはローに遷移する。この際、ＰＭＯ
ＳトランジスタＭＰ２は、高い抵抗値を有する素子なの
で共通バスＡＴＣＯＭの状態変化に影響を与えないよう
になっている。この後、ｉ番目の変化検出部の出力信号
ＡＴＤｉがローに変化したとき、共通バスＡＴＣＯＭは
殆どフローティング状態であってロー状態の電位を保持
する。
【００１１】この時、遅延回路２１を通した信号が第１
ＰＭＯＳトランジスタＭＰ１のゲートに至ったとき、つ
まり第１ＰＭＯＳトランジスタＭＰ１のゲートに掛かる
信号ＶＧが、図４（Ｃ）に示すようにローになり、第１
ＰＭＯＳトランジスタＭＰ１がターンオンしたとき、図
４（Ｂ）に示すように共通バスＡＴＣＯＭはハイに状態
遷移する。
ＰＭＯＳトランジスタＭＰ１のゲートに至ったとき、つ
まり第１ＰＭＯＳトランジスタＭＰ１のゲートに掛かる
信号ＶＧが、図４（Ｃ）に示すようにローになり、第１
ＰＭＯＳトランジスタＭＰ１がターンオンしたとき、図
４（Ｂ）に示すように共通バスＡＴＣＯＭはハイに状態
遷移する。
【００１２】よって、インバータＩＮＶの出力信号ＡＴ
ＤＳＵＭのパルス幅は、図４（Ｄ）に示すように遅延回
路２１の遅延時間と同一になる。このようにして共通バ
スＡＴＣＯＭを十分ロー状態すなわち接地電位ＶＳＳに
引き下げると、遅延回路が作動して第１ＰＭＯＳトラン
ジスタＭＰ１がターンオンするので正常状態の出力が生
じる。
ＤＳＵＭのパルス幅は、図４（Ｄ）に示すように遅延回
路２１の遅延時間と同一になる。このようにして共通バ
スＡＴＣＯＭを十分ロー状態すなわち接地電位ＶＳＳに
引き下げると、遅延回路が作動して第１ＰＭＯＳトラン
ジスタＭＰ１がターンオンするので正常状態の出力が生
じる。
【００１３】
【発明を解決しようとする課題】ところで、従来の基準
クロック発生回路では、図５（Ａ）に示すように、変化
検出部から出力された信号ＡＴＤのパルス幅が極めて小
さい場合には、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎの
オン時間が短く、共通バスＡＴＣＯＭは十分プルダウン
されず、共通バスＡＴＣＯＭの電位が、図５（Ｂ）に示
すように、電圧ＶＣＣと接地電圧ＶＳＳとの間の中間電
圧状態を保持することがある。
クロック発生回路では、図５（Ａ）に示すように、変化
検出部から出力された信号ＡＴＤのパルス幅が極めて小
さい場合には、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎの
オン時間が短く、共通バスＡＴＣＯＭは十分プルダウン
されず、共通バスＡＴＣＯＭの電位が、図５（Ｂ）に示
すように、電圧ＶＣＣと接地電圧ＶＳＳとの間の中間電
圧状態を保持することがある。
【００１４】この場合、遅延回路２１が動作しなくなる
ので共通バスＡＴＣＯＭは第２ＰＭＯＳトランジスタＭ
Ｐ２によってのみプルアップされる。つまり、図５
（Ｃ）に示すように、遅延回路２１の出力信号が正確で
ないので共通バスＡＴＣＯＭの電位状態が不安定にな
り、それによってインバータＩＮＶから出力信号ＡＴＤ
ＳＵＭがショートパルスとして発生し、あるいは、図５
（Ｄ）に示すように、不安定な状態になる。
ので共通バスＡＴＣＯＭは第２ＰＭＯＳトランジスタＭ
Ｐ２によってのみプルアップされる。つまり、図５
（Ｃ）に示すように、遅延回路２１の出力信号が正確で
ないので共通バスＡＴＣＯＭの電位状態が不安定にな
り、それによってインバータＩＮＶから出力信号ＡＴＤ
ＳＵＭがショートパルスとして発生し、あるいは、図５
（Ｄ）に示すように、不安定な状態になる。
【００１５】図５に示すような現象は、メモリの読取り
を確実に行い、各信号間のシーケンス或いはタイミング
関係を適切に行うという観点からみると、メモリの誤動
作を誘発しやすく、好ましいことではない。
を確実に行い、各信号間のシーケンス或いはタイミング
関係を適切に行うという観点からみると、メモリの誤動
作を誘発しやすく、好ましいことではない。
【００１６】このような問題点が生じるのは、従来の技
術によるカップリング回路を用いる場合に共通バスＡＴ
ＣＯＭのショートパルスのプルアップ／プルダウンの現
象によって生じるクロック信号のショートプルを根本的
に防止することができていないからである。
術によるカップリング回路を用いる場合に共通バスＡＴ
ＣＯＭのショートパルスのプルアップ／プルダウンの現
象によって生じるクロック信号のショートプルを根本的
に防止することができていないからである。
【００１７】本発明はこのような従来の課題に鑑みてな
されたもので、非同期で駆動するメモリから入力された
信号の変化を確実に捉え、アドレス入力上のショートパ
ルス性ノイズまたはメモリの動作時に生じる電源バス上
のノイズなどによってカップリング回路が十分なプルダ
ウン時間を持つことができなくても、基準信号として出
力されるクロック信号の安定性を保持する基準クロック
発生回路を提供することを目的とする。
されたもので、非同期で駆動するメモリから入力された
信号の変化を確実に捉え、アドレス入力上のショートパ
ルス性ノイズまたはメモリの動作時に生じる電源バス上
のノイズなどによってカップリング回路が十分なプルダ
ウン時間を持つことができなくても、基準信号として出
力されるクロック信号の安定性を保持する基準クロック
発生回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】このため、請求項１の発
明にかかる基準クロック発生回路は、非同期で動作する
複数のメモリからアドレスデータを入力し、該アドレス
データの変化を検出する変化検出手段と、検出されたす
べてのアドレスデータの変化を加算する論理和演算手段
と、該アドレスデータの変化に基づいてデータアクセス
用制御信号の基準となるクロックを発生させるクロック
発生手段と、を備えた基準クロック発生回路において、
前記クロック発生手段は、前記論理和演算手段の出力信
号を所定時間遅延させる遅延手段と、前記遅延手段によ
り遅延された信号と前記論理和演算手段の出力信号との
否定論理和演算をする第１の否定論理和演算手段と、該
第１の否定論理和演算手段の出力信号とチップイネーブ
ル信号の反転信号との否定論理和演算をして前記遅延手
段に出力する第２の否定論理和演算手段とを備え、前記
論理和演算手段の出力信号を安定化させる安定化手段
と、を含むようにした。
明にかかる基準クロック発生回路は、非同期で動作する
複数のメモリからアドレスデータを入力し、該アドレス
データの変化を検出する変化検出手段と、検出されたす
べてのアドレスデータの変化を加算する論理和演算手段
と、該アドレスデータの変化に基づいてデータアクセス
用制御信号の基準となるクロックを発生させるクロック
発生手段と、を備えた基準クロック発生回路において、
前記クロック発生手段は、前記論理和演算手段の出力信
号を所定時間遅延させる遅延手段と、前記遅延手段によ
り遅延された信号と前記論理和演算手段の出力信号との
否定論理和演算をする第１の否定論理和演算手段と、該
第１の否定論理和演算手段の出力信号とチップイネーブ
ル信号の反転信号との否定論理和演算をして前記遅延手
段に出力する第２の否定論理和演算手段とを備え、前記
論理和演算手段の出力信号を安定化させる安定化手段
と、を含むようにした。
【００１９】請求項２の発明にかかる基準クロック発生
回路では、前記第１の否定論理和演算手段は、ゲート端
子が共通に接続されてＣＭＯＳインバータを構成する第
１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタ
と、所定大きさの駆動電圧の入力をソース端子に受け、
ドレイン端子が第１ＰＭＯＳトランジスタのソース端子
に接続された第２ＰＭＯＳトランジスタと、前記第２Ｐ
ＭＯＳトランジスタのゲート端子とゲート端子が共通に
接続されて第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳ
トランジスタの共通ドレイン端子にドレイン端子が接続
された第２ＮＭＯＳトランジスタと、を備え、前記第１
ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタの
ゲート端子に印加された前記論理和演算手段からの出力
信号と、前記第２ＰＭＯＳトランジスタのゲート端子に
印加された前記遅延手段からの出力信号とを否定論理和
演算した信号を前記第２の否定論理和演算手段に出力す
るように構成されている。
回路では、前記第１の否定論理和演算手段は、ゲート端
子が共通に接続されてＣＭＯＳインバータを構成する第
１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタ
と、所定大きさの駆動電圧の入力をソース端子に受け、
ドレイン端子が第１ＰＭＯＳトランジスタのソース端子
に接続された第２ＰＭＯＳトランジスタと、前記第２Ｐ
ＭＯＳトランジスタのゲート端子とゲート端子が共通に
接続されて第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳ
トランジスタの共通ドレイン端子にドレイン端子が接続
された第２ＮＭＯＳトランジスタと、を備え、前記第１
ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタの
ゲート端子に印加された前記論理和演算手段からの出力
信号と、前記第２ＰＭＯＳトランジスタのゲート端子に
印加された前記遅延手段からの出力信号とを否定論理和
演算した信号を前記第２の否定論理和演算手段に出力す
るように構成されている。
【００２０】
【発明実施の形態】以下、本発明の実施の形態を図１に
基づいて説明する。図１は基準クロック発生回路の実施
の形態の構成例示図である。
基づいて説明する。図１は基準クロック発生回路の実施
の形態の構成例示図である。
【００２１】基準クロック発生回路は、図２に示すｎ個
の変化検出部からアドレスデータの変化により検出信号
ＡＴＤｉ（ｉ＝１〜ｎ）が出力されたとき、この検出信
号ＡＴＤｉがそれぞれゲート端子に入力されてオンする
ｎ個のＮＭＯＳトランジスタＭＮ１〜ＭＮｎと、共通バ
スＡＴＣＯＭに掛かる電位を入力して一定時間遅延させ
てから出力する遅延手段としての遅延回路２１Ａと、遅
延回路２１Ａの出力信号ＶＧがゲート端子に入力され、
出力信号ＶＧがロー状態の時にオンしてソース端子に印
加された所定の電圧ＶＣＣをドレイン端子に接続された
共通バスＡＴＣＯＭに伝達して共通バスＡＴＣＯＭをプ
ルアップするＰＭＯＳトランジスタＭＰ１と、共通バス
ＡＴＣＯＭに掛かる電位を入力してラッチした後に遅延
回路２１Ａに入力して遅延回路２１Ａに入力された信号
を安定化させる安定化手段としてのラッチ部２２Ａと、
共通バスＡＴＣＯＭに掛かる電位を入力して反転出力す
ることにより出力端子ＡＴＤＳＵＭに接続された負荷(
図示せず) を駆動する第１インバータＩ１１と、を備え
て構成されている。
の変化検出部からアドレスデータの変化により検出信号
ＡＴＤｉ（ｉ＝１〜ｎ）が出力されたとき、この検出信
号ＡＴＤｉがそれぞれゲート端子に入力されてオンする
ｎ個のＮＭＯＳトランジスタＭＮ１〜ＭＮｎと、共通バ
スＡＴＣＯＭに掛かる電位を入力して一定時間遅延させ
てから出力する遅延手段としての遅延回路２１Ａと、遅
延回路２１Ａの出力信号ＶＧがゲート端子に入力され、
出力信号ＶＧがロー状態の時にオンしてソース端子に印
加された所定の電圧ＶＣＣをドレイン端子に接続された
共通バスＡＴＣＯＭに伝達して共通バスＡＴＣＯＭをプ
ルアップするＰＭＯＳトランジスタＭＰ１と、共通バス
ＡＴＣＯＭに掛かる電位を入力してラッチした後に遅延
回路２１Ａに入力して遅延回路２１Ａに入力された信号
を安定化させる安定化手段としてのラッチ部２２Ａと、
共通バスＡＴＣＯＭに掛かる電位を入力して反転出力す
ることにより出力端子ＡＴＤＳＵＭに接続された負荷(
図示せず) を駆動する第１インバータＩ１１と、を備え
て構成されている。
【００２２】この構成を従来の構成と比べてみると、Ｎ
ＭＯＳトランジスタＭＮ１〜ＭＮｎからなる論理和演算
手段としてのカップリング部１０、ＰＭＯＳトランジス
タＭＰ及びインバータＩ１１の構成は、従来と同じであ
る。
ＭＯＳトランジスタＭＮ１〜ＭＮｎからなる論理和演算
手段としてのカップリング部１０、ＰＭＯＳトランジス
タＭＰ及びインバータＩ１１の構成は、従来と同じであ
る。
【００２３】本実施の形態は、ラッチを通すフィードバ
ック時に共通バスＡＴＣＯＭのプルダウン速度が遅くな
らないようにしたものであり、特に、アクセス時間が３
０ｎｓ以下の高速メモリにおいて適合(optimum) するよ
うに構成されたものである。
ック時に共通バスＡＴＣＯＭのプルダウン速度が遅くな
らないようにしたものであり、特に、アクセス時間が３
０ｎｓ以下の高速メモリにおいて適合(optimum) するよ
うに構成されたものである。
【００２４】図１に示すように、本実施の形態の回路
は、特にＳＲＡＭで適用ができるようにチップイネーブ
ル信号ＣＳによる制御回路が挿入されている。まず、遅
延回路２１Ａには、共通バスＡＴＣＯＭの電位を反転出
力する直列に接続された信号反転手段としての多段のイ
ンバータゲートＩ１３〜Ｉ１７を用い、さらに、インバ
ータゲートＩ１３〜Ｉ１７の最終出力端から出力される
信号とチップイネーブル信号ＣＳとを否定論理積して出
力するＮＡＮＤゲートＮＡＮＤ１を備えている。この
際、ＮＡＮＤゲートＮＡＮＤ１の出力信号が、共通バス
ＡＴＣＯＭのプルアップ手段として用いられるＰＭＯＳ
トランジスタＭＰのオン／オフ動作制御のためのゲート
信号として用いられる。
は、特にＳＲＡＭで適用ができるようにチップイネーブ
ル信号ＣＳによる制御回路が挿入されている。まず、遅
延回路２１Ａには、共通バスＡＴＣＯＭの電位を反転出
力する直列に接続された信号反転手段としての多段のイ
ンバータゲートＩ１３〜Ｉ１７を用い、さらに、インバ
ータゲートＩ１３〜Ｉ１７の最終出力端から出力される
信号とチップイネーブル信号ＣＳとを否定論理積して出
力するＮＡＮＤゲートＮＡＮＤ１を備えている。この
際、ＮＡＮＤゲートＮＡＮＤ１の出力信号が、共通バス
ＡＴＣＯＭのプルアップ手段として用いられるＰＭＯＳ
トランジスタＭＰのオン／オフ動作制御のためのゲート
信号として用いられる。
【００２５】また、ラッチ部２２Ａは、遅延回路２１Ａ
の構成のうちのＮＡＮＤゲートＮＡＮＤ１に入力される
インバータＩ１７の出力信号と共通バスＡＴＣＯＭの電
位とを否定論理和して出力する第１ＮＯＲゲートＮＯＲ
１と、第１ＮＯＲゲートＮＯＲ１の出力信号と、インバ
ータＩ１２からのチップイネーブル信号ＣＳの反転信号
とを否定論理和する第２ＮＯＲゲートＮＯＲ２と、を備
えている。
の構成のうちのＮＡＮＤゲートＮＡＮＤ１に入力される
インバータＩ１７の出力信号と共通バスＡＴＣＯＭの電
位とを否定論理和して出力する第１ＮＯＲゲートＮＯＲ
１と、第１ＮＯＲゲートＮＯＲ１の出力信号と、インバ
ータＩ１２からのチップイネーブル信号ＣＳの反転信号
とを否定論理和する第２ＮＯＲゲートＮＯＲ２と、を備
えている。
【００２６】第１ＮＯＲゲートＮＯＲ１は、遅延回路２
１Ａの構成のうちのＮＡＮＤゲートＮＡＮＤ１に入力さ
れるインバータＩ１７の出力信号をゲート端子に入力さ
れてオン／オフするＰＭＯＳトランジスタＭＰＢと、Ｐ
ＭＯＳトランジスタＭＰＢのドレイン端子にソース端子
が接続されて遅延回路２１Ａに入力された信号がオン／
オフ動作制御信号としてゲート端子に入力されるＰＭＯ
ＳトランジスタＭＰＡと、ＰＭＯＳトランジスタＭＰＡ
のドレイン端子にドレイン端子が接続されてＰＭＯＳト
ランジスタＭＰＡのゲート端子に入力された信号がゲー
ト端子に入力されてＰＭＯＳトランジスタＭＰＡとは反
対にオン／オフするＮＭＯＳトランジスタＭＮＡと、ド
レイン端子がＰＭＯＳトランジスタＭＰＡのドレイン端
子に接続されてＰＭＯＳトランジスタＭＰＢのゲート端
子に入力された信号をゲート端子に入力されてＰＭＯＳ
トランジスタＭＰＢとは反対にオン／オフするＮＭＯＳ
トランジスタＭＮＢと、を備えて構成されている。
１Ａの構成のうちのＮＡＮＤゲートＮＡＮＤ１に入力さ
れるインバータＩ１７の出力信号をゲート端子に入力さ
れてオン／オフするＰＭＯＳトランジスタＭＰＢと、Ｐ
ＭＯＳトランジスタＭＰＢのドレイン端子にソース端子
が接続されて遅延回路２１Ａに入力された信号がオン／
オフ動作制御信号としてゲート端子に入力されるＰＭＯ
ＳトランジスタＭＰＡと、ＰＭＯＳトランジスタＭＰＡ
のドレイン端子にドレイン端子が接続されてＰＭＯＳト
ランジスタＭＰＡのゲート端子に入力された信号がゲー
ト端子に入力されてＰＭＯＳトランジスタＭＰＡとは反
対にオン／オフするＮＭＯＳトランジスタＭＮＡと、ド
レイン端子がＰＭＯＳトランジスタＭＰＡのドレイン端
子に接続されてＰＭＯＳトランジスタＭＰＢのゲート端
子に入力された信号をゲート端子に入力されてＰＭＯＳ
トランジスタＭＰＢとは反対にオン／オフするＮＭＯＳ
トランジスタＭＮＢと、を備えて構成されている。
【００２７】尚、ＰＭＯＳトランジスタＭＰＡには、そ
の電流駆動力がＮＭＯＳトランジスタＭＮＡの電流駆動
力よりも大きいものを用いる。本実施の形態では、フィ
ードバック用のラッチ部２２Ａが二つのＮＯＲゲートを
備えて構成されており、入力側の第１ＮＯＲゲートＮＯ
Ｒ１の一方の入力は共通バスＡＴＣＯＭに接続されてお
り、この入力に対しては高い電流駆動力を有するように
設計されている。また、もう一方の入力には、共通バス
ＡＴＣＯＭに掛かる電位の反転信号が入力され、この入
力に対してはＶＣＣ／２近傍のロジック限界を有するよ
うに構成されている。出力部である第２ＮＯＲゲートＮ
ＯＲ２はその詳細な構成を示してはないが、これを構成
するＰＭＯＳトランジスタには、電流駆動力が小さいも
のを、またＮＭＯＳトランジスタには、電流駆動力が大
きいものが用いられる。
の電流駆動力がＮＭＯＳトランジスタＭＮＡの電流駆動
力よりも大きいものを用いる。本実施の形態では、フィ
ードバック用のラッチ部２２Ａが二つのＮＯＲゲートを
備えて構成されており、入力側の第１ＮＯＲゲートＮＯ
Ｒ１の一方の入力は共通バスＡＴＣＯＭに接続されてお
り、この入力に対しては高い電流駆動力を有するように
設計されている。また、もう一方の入力には、共通バス
ＡＴＣＯＭに掛かる電位の反転信号が入力され、この入
力に対してはＶＣＣ／２近傍のロジック限界を有するよ
うに構成されている。出力部である第２ＮＯＲゲートＮ
ＯＲ２はその詳細な構成を示してはないが、これを構成
するＰＭＯＳトランジスタには、電流駆動力が小さいも
のを、またＮＭＯＳトランジスタには、電流駆動力が大
きいものが用いられる。
【００２８】次に動作を説明する。静的な状態(Static
state)では、ラッチ部２２Ａ内の第１ＮＯＲゲートＮＯ
Ｒ１の出力信号Ｖｆｂの電位状態はローであり、第２Ｎ
ＯＲゲートＮＯＲ２の小さいＰＭＯＳトランジスタは共
通バスＡＴＣＯＭをハイ状態に保持する。
state)では、ラッチ部２２Ａ内の第１ＮＯＲゲートＮＯ
Ｒ１の出力信号Ｖｆｂの電位状態はローであり、第２Ｎ
ＯＲゲートＮＯＲ２の小さいＰＭＯＳトランジスタは共
通バスＡＴＣＯＭをハイ状態に保持する。
【００２９】また、正常動作状態では、イネーブル信号
ＣＳはハイ状態に保持される。もし、ショート(Short)
パルス入力によって共通バスＡＴＣＯＭに掛かる電圧が
ＶＣＣとＶＳＳとの間の所定の電位になったとき、第１
ＮＯＲゲートＮＯＲ１の抵抗比によって出力信号Ｖｆｂ
がローからハイに変化する。
ＣＳはハイ状態に保持される。もし、ショート(Short)
パルス入力によって共通バスＡＴＣＯＭに掛かる電圧が
ＶＣＣとＶＳＳとの間の所定の電位になったとき、第１
ＮＯＲゲートＮＯＲ１の抵抗比によって出力信号Ｖｆｂ
がローからハイに変化する。
【００３０】この際、インバータＩ１７から出力される
信号ＡＴＤＢがローであるので、ＮＭＯＳトランジスタ
ＭＮＢはターンオフし、ＰＭＯＳトランジスタＭＰＢは
ターンオンする。
信号ＡＴＤＢがローであるので、ＮＭＯＳトランジスタ
ＭＮＢはターンオフし、ＰＭＯＳトランジスタＭＰＢは
ターンオンする。
【００３１】ＰＭＯＳトランジスタＭＰＡの電流駆動力
がＮＭＯＳトランジスタＭＮＡの電流駆動力よりも大き
いので、共通バスＡＴＣＯＭがＶＣＣ／２近傍のレベル
であっても第１ＮＯＲゲートＮＯＲ１の出力信号Ｖｆｂ
は迅速にハイに遷移する。
がＮＭＯＳトランジスタＭＮＡの電流駆動力よりも大き
いので、共通バスＡＴＣＯＭがＶＣＣ／２近傍のレベル
であっても第１ＮＯＲゲートＮＯＲ１の出力信号Ｖｆｂ
は迅速にハイに遷移する。
【００３２】従って、第２ＮＯＲゲートＮＯＲ２の大き
いＮＭＯＳトランジスタが共通バスＡＴＣＯＭを速い速
度でプルダウンする。遅延回路２１Ａを通して一定の時
間が経過した後、インバータＩ１７から出力された信号
ＡＴＤＢの状態がハイに変わったとき、第１ＮＯＲゲー
トＮＯＲ１を構成しているＰＭＯＳトランジスタＭＰＢ
はターンオフし、ＮＭＯＳトランジスタＭＮＢはターン
オンすることにより、第１ＮＯＲゲートＮＯＲ１の出力
信号Ｖｆｂはロー状態に遷移する。
いＮＭＯＳトランジスタが共通バスＡＴＣＯＭを速い速
度でプルダウンする。遅延回路２１Ａを通して一定の時
間が経過した後、インバータＩ１７から出力された信号
ＡＴＤＢの状態がハイに変わったとき、第１ＮＯＲゲー
トＮＯＲ１を構成しているＰＭＯＳトランジスタＭＰＢ
はターンオフし、ＮＭＯＳトランジスタＭＮＢはターン
オンすることにより、第１ＮＯＲゲートＮＯＲ１の出力
信号Ｖｆｂはロー状態に遷移する。
【００３３】故に、第２ＮＯＲゲートＮＯＲ２の内部に
構成されているＮＭＯＳトランジスタがターンオフし、
ＰＭＯＳトランジスタがターンオンする。これによっ
て、ＮＡＮＤゲートＮＡＮＤ１の出力がローになってＰ
ＭＯＳトランジスタＭＰがターンオンするので、共通バ
スＡＴＣＯＭは再びハイに遷移する。
構成されているＮＭＯＳトランジスタがターンオフし、
ＰＭＯＳトランジスタがターンオンする。これによっ
て、ＮＡＮＤゲートＮＡＮＤ１の出力がローになってＰ
ＭＯＳトランジスタＭＰがターンオンするので、共通バ
スＡＴＣＯＭは再びハイに遷移する。
【００３４】本実施の形態の構成によれば、出力端子Ａ
ＴＤＳＵＭからの出力信号は一定時間ハイレベルに保持
され、アドレス入力上のショートパルス性ノイズまたは
メモリの動作時に生じる電源バス上のノイズなどによっ
てカップリング回路が十分なプルダウン時間を持つこと
ができなくても、基準信号として出力されるクロック信
号の安定性を保持することができる。
ＴＤＳＵＭからの出力信号は一定時間ハイレベルに保持
され、アドレス入力上のショートパルス性ノイズまたは
メモリの動作時に生じる電源バス上のノイズなどによっ
てカップリング回路が十分なプルダウン時間を持つこと
ができなくても、基準信号として出力されるクロック信
号の安定性を保持することができる。
【００３５】特に、アクセス時間が短く、アクセス時間
が３０ｎｓ以下のＳＲＡＭ等の高速メモリにおいて最適
である。
が３０ｎｓ以下のＳＲＡＭ等の高速メモリにおいて最適
である。
【００３６】
【発明の効果】以上説明したように、請求項１の発明に
かかる基準クロック発生回路によれば、入力信号の変化
を確実に検出し、正確な基準クロックを生成することが
できる。従って、追加的な遅延要因がなくてもショート
(Short)パルスを除去することができる。
かかる基準クロック発生回路によれば、入力信号の変化
を確実に検出し、正確な基準クロックを生成することが
できる。従って、追加的な遅延要因がなくてもショート
(Short)パルスを除去することができる。
【００３７】また、遅延手段の出力信号が安定化手段に
フィードバックされるので、アクセス時間を短くするこ
とができる。さらに、外部からのチップイネーブル信号
によりそのクロック発生手段が選択されなかったときに
入力信号が変化しても、その変化はノイズによるものと
判定することができるので、より確実に入力信号の変化
を検出することができる。
フィードバックされるので、アクセス時間を短くするこ
とができる。さらに、外部からのチップイネーブル信号
によりそのクロック発生手段が選択されなかったときに
入力信号が変化しても、その変化はノイズによるものと
判定することができるので、より確実に入力信号の変化
を検出することができる。
【図１】本発明の実施の形態を示す回路図。
【図２】半導体メモリ素子の制御信号発生回路の回路
図。
図。
【図３】従来の回路図。
【図４】図３の正常動作時の信号波形図。
【図５】図３の不安定動作時の信号波形図。
１０ カップリング部２１Ａ 遅延回路 ２２Ａ ラッチ部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/409
Claims (2)
- 【請求項１】非同期で動作する複数のメモリからアドレ
スデータを入力し、該アドレスデータの変化を検出する
変化検出手段と、検出されたすべてのアドレスデータの
変化を加算する論理和演算手段と、該アドレスデータの
変化に基づいてデータアクセス用制御信号の基準となる
クロックを発生させるクロック発生手段と、を備えた基
準クロック発生回路において、前記クロック発生手段は、 前記論理和演算手段の出力信号を所定時間遅延させる遅
延手段と、 前記遅延手段により遅延された信号と前記論理和演算手
段の出力信号との否定論理和演算をする第１の否定論理
和演算手段と、該第１の否定論理和演算手段の出力信号
とチップイネーブル信号の反転信号との否定論理和演算
をして前記遅延手段に出力する第２の否定論理和演算手
段とを備え、 前記論理和演算手段の出力信号を安定化さ
せる安定化手段と、 を含む ことを特徴とする基準クロック発生回路。 - 【請求項２】 前記第１の否定論理和演算手段は、ゲート
端子が共通に接続されてＣＭＯＳインバータを構成する
第１ＰＭＯＳトランジスタ（ＭＰＡ）及び第１ＮＭＯＳ
トランジスタ（ＭＮＡ）と、 所定大きさの駆動電圧の入力をソース端子に受け、ドレ
イン端子が第１ＰＭＯＳトランジスタ（ＭＰＡ）のソー
ス端子に接続された第２ＰＭＯＳトランジスタ（ＭＰ
Ｂ）と、 前記第２ＰＭＯＳトランジスタ（ＭＰＢ）のゲート端子
とゲート端子が共通に接続されて第１ＰＭＯＳトランジ
スタ（ＭＰＡ）及び第１ＮＭＯＳトランジスタ（ＭＮ
Ａ）の共通ドレイン端子にドレイン端子が接続された第
２ＮＭＯＳトランジスタ（ＭＮＢ）と、を備え、 前記第１ＰＭＯＳトランジスタ（ＭＰＡ）及び第１ＮＭ
ＯＳトランジスタ（ＭＮＡ）のゲート端子に印加された
前記論理和演算手段からの出力信号と、前記第２ＰＭＯ
Ｓトランジスタ（ＭＰＢ）のゲート端子に印加された前
記遅延手段からの出力信号とを否定論理和演算した信号
を前記第２の否定論理和演算手段に出力するように構成
されたことを特徴とする請求項１記載の基準クロック発
生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960069651A KR100246180B1 (ko) | 1996-12-21 | 1996-12-21 | 비동기적으로 프리차지 및 활성화 되는 메모리의 기준 클럭 발생회로 |
| KR69651/1996 | 1996-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10188568A JPH10188568A (ja) | 1998-07-21 |
| JP3032966B2 true JP3032966B2 (ja) | 2000-04-17 |
Family
ID=19490026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9353559A Expired - Fee Related JP3032966B2 (ja) | 1996-12-21 | 1997-12-22 | 基準クロック発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5940336A (ja) |
| JP (1) | JP3032966B2 (ja) |
| KR (1) | KR100246180B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190084443A (ko) * | 2018-01-08 | 2019-07-17 | 삼성전자주식회사 | 반도체 장치 및 반도체 시스템 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432974B1 (ko) * | 1997-06-24 | 2004-07-30 | 삼성전자주식회사 | 반도체 메모리 장치의 로우 디코더 |
| KR100299564B1 (ko) * | 1997-12-31 | 2001-10-27 | 박종섭 | 펄스드라이버 |
| US6229735B1 (en) * | 2000-08-11 | 2001-05-08 | Advanced Micro Devices, Inc. | Burst read mode word line boosting |
| KR100709451B1 (ko) * | 2000-11-16 | 2007-04-18 | 주식회사 하이닉스반도체 | 글로벌 판독 데이터 버스라인 프리챠지회로 |
| KR100922696B1 (ko) * | 2008-01-23 | 2009-10-20 | 성균관대학교산학협력단 | 클럭 기반의 데이터 저장 장치와, 듀얼 펄스 생성 장치와,데이터 저장 장치 |
| KR101033775B1 (ko) | 2010-02-18 | 2011-05-13 | 주식회사 티엘아이 | 데이터 신호를 이용하여 내부 클락신호를 발생하는 내부 클락 발생회로 및 발생 방법 및 회로 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4355377A (en) * | 1980-06-30 | 1982-10-19 | Inmos Corporation | Asynchronously equillibrated and pre-charged static ram |
| KR0167235B1 (ko) * | 1995-03-28 | 1999-02-01 | 문정환 | 메모리의 데이타 전송장치 |
| US5598375A (en) * | 1995-06-23 | 1997-01-28 | Electronics Research & Service Organization | Static random access memory dynamic address decoder with non-overlap word-line enable |
| US5604712A (en) * | 1995-09-13 | 1997-02-18 | Lsi Logic Corporation | Fast word line decoder for memory devices |
-
1996
- 1996-12-21 KR KR1019960069651A patent/KR100246180B1/ko not_active IP Right Cessation
-
1997
- 1997-10-24 US US08/956,105 patent/US5940336A/en not_active Expired - Lifetime
- 1997-12-22 JP JP9353559A patent/JP3032966B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190084443A (ko) * | 2018-01-08 | 2019-07-17 | 삼성전자주식회사 | 반도체 장치 및 반도체 시스템 |
| KR102530347B1 (ko) | 2018-01-08 | 2023-05-08 | 삼성전자주식회사 | 반도체 장치 및 반도체 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100246180B1 (ko) | 2000-03-15 |
| US5940336A (en) | 1999-08-17 |
| JPH10188568A (ja) | 1998-07-21 |
| KR19980050806A (ko) | 1998-09-15 |
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