JPH11185480A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- JPH11185480A JPH11185480A JP10146296A JP14629698A JPH11185480A JP H11185480 A JPH11185480 A JP H11185480A JP 10146296 A JP10146296 A JP 10146296A JP 14629698 A JP14629698 A JP 14629698A JP H11185480 A JPH11185480 A JP H11185480A
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Abstract
(57)【要約】
【課題】 ロジック臨界電圧付近でアドレスが入力され
るとき、ＮＯＲゲートの不安定な動作によりノイズが発
生して、セルデータが同時に選択されることを防止し得
る入力バッファ回路を提供すること。 【解決手段】 アドレスバッファ１００として、ＡＤＤ
Ｒ信号とＣＳＢ信号とを否定論理和するＮＲ１１と、そ
の出力を順次反転させてＡＮＩＢ信号を出力するインバ
ータＩ１１、Ｉ１２を設け；アドレス信号発生部２００
として、ＡＮＩＢ信号を反転させてＡＴＤ、ＡＮ、ＡＮ
ＢＩの各信号を出力するインバータＩ１３、Ｉ１４、Ｉ
１５と、信号ＡＮ、ＡＮＢＩがそれぞれハイレベル及び
ローレベルになる時を検出する検出部２０と、その出力
信号ＮＦＤＯとＡＮＢＩ信号とを否定論理和してＡＮＢ
信号を出力するＮＲ１２とを設けて構成した。
るとき、ＮＯＲゲートの不安定な動作によりノイズが発
生して、セルデータが同時に選択されることを防止し得
る入力バッファ回路を提供すること。 【解決手段】 アドレスバッファ１００として、ＡＤＤ
Ｒ信号とＣＳＢ信号とを否定論理和するＮＲ１１と、そ
の出力を順次反転させてＡＮＩＢ信号を出力するインバ
ータＩ１１、Ｉ１２を設け；アドレス信号発生部２００
として、ＡＮＩＢ信号を反転させてＡＴＤ、ＡＮ、ＡＮ
ＢＩの各信号を出力するインバータＩ１３、Ｉ１４、Ｉ
１５と、信号ＡＮ、ＡＮＢＩがそれぞれハイレベル及び
ローレベルになる時を検出する検出部２０と、その出力
信号ＮＦＤＯとＡＮＢＩ信号とを否定論理和してＡＮＢ
信号を出力するＮＲ１２とを設けて構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、入力バッファ回路
に係るもので、詳しくは、メモリセルを安定的に動作し
得る入力バッファ回路に関するものである。
に係るもので、詳しくは、メモリセルを安定的に動作し
得る入力バッファ回路に関するものである。
【０００２】
【従来の技術】従来の入力バッファ回路においては、図
５に示したように、入力アドレスＡＤＤＲをバッファリ
ングするアドレスバッファ１０と、該アドレスバッファ
１０の出力信号ＡＮＩＢによりアドレス遷移検出信号Ａ
ＴＤ、及びセルを選択するための内部アドレス信号Ａ
Ｎ、ＡＮＢをそれぞれ発生するアドレス信号発生部１１
と、を備えて構成されていた。
５に示したように、入力アドレスＡＤＤＲをバッファリ
ングするアドレスバッファ１０と、該アドレスバッファ
１０の出力信号ＡＮＩＢによりアドレス遷移検出信号Ａ
ＴＤ、及びセルを選択するための内部アドレス信号Ａ
Ｎ、ＡＮＢをそれぞれ発生するアドレス信号発生部１１
と、を備えて構成されていた。
【０００３】そして、前記アドレスバッファ１０におい
ては、図６に示したように、入力アドレスＡＤＤＲ及び
チップ選択信号ＣＳＢを否定論理和するＮＯＲゲートＮ
Ｒ１と、該ＮＯＲゲートＮＲ１の出力を順次反転させ
て、アドレス信号ＡＮＩＢを出力する各インバータＩ
１、Ｉ２と、電源電圧ＶＣＣ端子とＮＯＲゲートＮＲ１
間に連結され、前記インバータＩ１の出力がゲートに印
加するＰＭＯＳトランジスタＰＭ１と、を備えていた。
ては、図６に示したように、入力アドレスＡＤＤＲ及び
チップ選択信号ＣＳＢを否定論理和するＮＯＲゲートＮ
Ｒ１と、該ＮＯＲゲートＮＲ１の出力を順次反転させ
て、アドレス信号ＡＮＩＢを出力する各インバータＩ
１、Ｉ２と、電源電圧ＶＣＣ端子とＮＯＲゲートＮＲ１
間に連結され、前記インバータＩ１の出力がゲートに印
加するＰＭＯＳトランジスタＰＭ１と、を備えていた。
【０００４】且つ、前記アドレス信号発生部１１におい
ては、前記アドレスバッファ１０の出力を反転させ、ア
ドレス遷移検出信号ＡＴＤ及び内部アドレス信号ＡＮを
それぞれ出力する各インバータＩ３、Ｉ４と、前記アド
レスバッファ１０の出力を順次反転させ、内部アドレス
信号ＡＮＢを出力するインバータＩ５、Ｉ６と、を備え
ていた。
ては、前記アドレスバッファ１０の出力を反転させ、ア
ドレス遷移検出信号ＡＴＤ及び内部アドレス信号ＡＮを
それぞれ出力する各インバータＩ３、Ｉ４と、前記アド
レスバッファ１０の出力を順次反転させ、内部アドレス
信号ＡＮＢを出力するインバータＩ５、Ｉ６と、を備え
ていた。
【０００５】以下、このように構成された従来の入力バ
ッファ回路の動作に対し、説明する。
ッファ回路の動作に対し、説明する。
【０００６】先ず、図７（Ａ）に示したように、ローレ
ベルのチップ選択信号ＣＳＢによりチップがイネーブル
されると、アドレスバッファ１０は、図７（Ｂ）に示し
たような入力アドレスＡＤＤＲを順次反転させて、アド
レス信号ＡＮＩＢを出力し、アドレス信号発生部１１
は、前記アドレス信号ＡＮＩＢを反転させ、アドレス遷
移検出信号ＡＴＤ及び図７（Ｃ）、図７（Ｄ）に示した
ようなアドレス信号ＡＮ、ＡＮＢをそれぞれ出力する。
ベルのチップ選択信号ＣＳＢによりチップがイネーブル
されると、アドレスバッファ１０は、図７（Ｂ）に示し
たような入力アドレスＡＤＤＲを順次反転させて、アド
レス信号ＡＮＩＢを出力し、アドレス信号発生部１１
は、前記アドレス信号ＡＮＩＢを反転させ、アドレス遷
移検出信号ＡＴＤ及び図７（Ｃ）、図７（Ｄ）に示した
ようなアドレス信号ＡＮ、ＡＮＢをそれぞれ出力する。
【０００７】その後、デコーダー１２は、前記アドレス
信号ＡＮ、ＡＮＢにより駆動され、図７（Ｅ）、（Ｆ）
に示したような各アドレス信号ＯＵＴ１、ＯＵＴ２を出
力するので、メモリセル１３を通って所望のデータが出
力される。
信号ＡＮ、ＡＮＢにより駆動され、図７（Ｅ）、（Ｆ）
に示したような各アドレス信号ＯＵＴ１、ＯＵＴ２を出
力するので、メモリセル１３を通って所望のデータが出
力される。
【０００８】しかし、このとき、入力信号をローレベル
に認識する電圧ＶＩＬとハイレベルに認識する電圧ＶＩ
Ｈ間に位置したロジック臨界電圧付近で、ＮＯＲゲート
ＮＲ１の出力がノイズマージン内に位置するため、前記
ロジック臨界電圧付近ではノイズの影響を受けて、ＮＯ
ＲゲートＮＲ１は所望の出力値を発生することができ
ず、このようなＮＯＲゲートＮＲ１の不安定な出力値に
よりインバータＩ１、Ｉ２の出力値も不安定になる。
に認識する電圧ＶＩＬとハイレベルに認識する電圧ＶＩ
Ｈ間に位置したロジック臨界電圧付近で、ＮＯＲゲート
ＮＲ１の出力がノイズマージン内に位置するため、前記
ロジック臨界電圧付近ではノイズの影響を受けて、ＮＯ
ＲゲートＮＲ１は所望の出力値を発生することができ
ず、このようなＮＯＲゲートＮＲ１の不安定な出力値に
よりインバータＩ１、Ｉ２の出力値も不安定になる。
【０００９】次いで、前記インバータＩ２の不安定な出
力値ＡＮＩＢにより、図７（Ｃ）、７（Ｄ）に示したよ
うに、内部アドレス信号ＡＮ、ＡＮＢが同時にハイレベ
ルになると、メモリセル１３が同時に選択されて、セル
データが破壊される恐れがある。
力値ＡＮＩＢにより、図７（Ｃ）、７（Ｄ）に示したよ
うに、内部アドレス信号ＡＮ、ＡＮＢが同時にハイレベ
ルになると、メモリセル１３が同時に選択されて、セル
データが破壊される恐れがある。
【００１０】従って、ロジック臨界電圧付近で、前記Ｎ
ＯＲゲートＮＲ１の出力を安定させるため、図６に示し
たように、前記インバータＩ１の入力電圧をプルアップ
させるプルアップ用ＰＭＯＳトランジスタＰＭ１を接続
していた。
ＯＲゲートＮＲ１の出力を安定させるため、図６に示し
たように、前記インバータＩ１の入力電圧をプルアップ
させるプルアップ用ＰＭＯＳトランジスタＰＭ１を接続
していた。
【００１１】
【発明が解決しようとする課題】然るに、このような従
来の入力バッファ回路においては、ＮＯＲゲートの出力
を安定させるために、ＰＭＯＳトランジスタＰＭ１を接
続しているが、該ＰＭＯＳトランジスタＰＭ１によりイ
ンバータＩ１の入力電圧Ｖｉｎと出力電圧Ｖｏｕｔ間に
ヒステリシス特性が発生するため、前記インバータＩ１
の出力電圧Ｖｏｕｔは、ΔＶだけ、その特性が悪化され
るという不都合な点があった。
来の入力バッファ回路においては、ＮＯＲゲートの出力
を安定させるために、ＰＭＯＳトランジスタＰＭ１を接
続しているが、該ＰＭＯＳトランジスタＰＭ１によりイ
ンバータＩ１の入力電圧Ｖｉｎと出力電圧Ｖｏｕｔ間に
ヒステリシス特性が発生するため、前記インバータＩ１
の出力電圧Ｖｏｕｔは、ΔＶだけ、その特性が悪化され
るという不都合な点があった。
【００１２】そこで、本発明は、このような従来の課題
に鑑みてなされたもので、ロジック臨界電圧付近でアド
レスが入力されるとき、ＮＯＲゲートの不安定な動作に
よりノイズが発生して、セルデータが同時に選択（Mult
i Selection）されることを防止し得る入力バッファ回
路を提供することを目的とする。
に鑑みてなされたもので、ロジック臨界電圧付近でアド
レスが入力されるとき、ＮＯＲゲートの不安定な動作に
よりノイズが発生して、セルデータが同時に選択（Mult
i Selection）されることを防止し得る入力バッファ回
路を提供することを目的とする。
【００１３】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る入力バッファにおいては、各内部
アドレス信号ＡＮ、ＡＮＢによりデコーダーを駆動さ
せ、メモリセルのデータをアクセスする半導体メモリ装
置において、入力アドレスＡＤＤＲとチップ選択信号Ｃ
ＳＢとを否定論理和し、アドレス信号を発生するアドレ
スバッファと、該アドレス信号ＡＮＩＢを反転させ、内
部アドレス信号ＡＮとアドレス信号ＡＮＢＩと、を発生
する各インバータと、前記内部アドレス信号ＡＮ及びア
ドレス信号ＡＮＢＩを受けて、ハイレベルの内部アドレ
ス信号ＡＮ及びローレベルのアドレス信号ＡＮＢＩをそ
れぞれ検出する検出部と、該検出部の出力と前記アドレ
ス信号ＡＮＢＩとを否定論理和し、内部アドレス信号Ａ
ＮＢを発生するＮＯＲゲートと、を備えて構成されてい
る。
るため、本発明に係る入力バッファにおいては、各内部
アドレス信号ＡＮ、ＡＮＢによりデコーダーを駆動さ
せ、メモリセルのデータをアクセスする半導体メモリ装
置において、入力アドレスＡＤＤＲとチップ選択信号Ｃ
ＳＢとを否定論理和し、アドレス信号を発生するアドレ
スバッファと、該アドレス信号ＡＮＩＢを反転させ、内
部アドレス信号ＡＮとアドレス信号ＡＮＢＩと、を発生
する各インバータと、前記内部アドレス信号ＡＮ及びア
ドレス信号ＡＮＢＩを受けて、ハイレベルの内部アドレ
ス信号ＡＮ及びローレベルのアドレス信号ＡＮＢＩをそ
れぞれ検出する検出部と、該検出部の出力と前記アドレ
ス信号ＡＮＢＩとを否定論理和し、内部アドレス信号Ａ
ＮＢを発生するＮＯＲゲートと、を備えて構成されてい
る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて詳細に説明する。
し、図面を用いて詳細に説明する。
【００１５】本発明に係る入力バッファ回路において
は、図１に示したように、アドレスバッファ１００と、
アドレス信号発生部２００と、を備えて構成される。
は、図１に示したように、アドレスバッファ１００と、
アドレス信号発生部２００と、を備えて構成される。
【００１６】そして、前記アドレスバッファ１００にお
いては、入力アドレスＡＤＤＲとチップ選択信号ＣＳＢ
とを否定論理和するＮＯＲゲートＮＲ１１と、該ＮＯＲ
ゲートＮＲ１１の出力を順次反転させて、アドレス信号
ＡＮＩＢを出力する各インバータＩ１１、Ｉ１２と、を
備えている。
いては、入力アドレスＡＤＤＲとチップ選択信号ＣＳＢ
とを否定論理和するＮＯＲゲートＮＲ１１と、該ＮＯＲ
ゲートＮＲ１１の出力を順次反転させて、アドレス信号
ＡＮＩＢを出力する各インバータＩ１１、Ｉ１２と、を
備えている。
【００１７】前記アドレス信号発生部２００において
は、前記アドレス信号ＡＮＩＢを反転させて、アドレス
遷移検出信号ＡＴＤ及び各アドレス信号ＡＮ、ＡＮＢＩ
をそれぞれ出力する第１〜第３インバータＩ１３、Ｉ１
４、Ｉ１５と、前記アドレス信号ＡＮ、ＡＮＢＩがそれ
ぞれハイレベル及びローレベルになる時を検出する検出
部２０と、該検出部２０の出力信号ＮＦＤＯとアドレス
信号ＡＮＢＩとを否定論理和して、アドレス信号ＡＮＢ
を出力するＮＯＲゲートＮＲ１２と、を備えている。
は、前記アドレス信号ＡＮＩＢを反転させて、アドレス
遷移検出信号ＡＴＤ及び各アドレス信号ＡＮ、ＡＮＢＩ
をそれぞれ出力する第１〜第３インバータＩ１３、Ｉ１
４、Ｉ１５と、前記アドレス信号ＡＮ、ＡＮＢＩがそれ
ぞれハイレベル及びローレベルになる時を検出する検出
部２０と、該検出部２０の出力信号ＮＦＤＯとアドレス
信号ＡＮＢＩとを否定論理和して、アドレス信号ＡＮＢ
を出力するＮＯＲゲートＮＲ１２と、を備えている。
【００１８】又、前記検出部２０においては、図２に示
したように、電源電圧ＶＣＣと出力端子間に接続され、
それぞれアドレス信号ＡＮ、ＡＮＢＩが印加するＮＭＯ
ＳトランジスタＮＭ１１及びＰＭＯＳトランジスタＰＭ
１１と、出力端子と接地端子間に接続され、それぞれア
ドレス信号ＡＮ、ＡＮＢＩが印加するＮＭＯＳトランジ
スタＮＭ１２〜ＮＭ１３と、該ＮＭＯＳトランジスタＮ
Ｍ１２〜ＮＭ１３と並列に、出力端子と接地端子間に接
続され、それぞれアドレス信号ＡＮ、ＡＮＢＩが印加す
るＰＭＯＳトランジスタＰＭ１２〜ＰＭ１３と、前記Ｎ
ＭＯＳトランジスタＮＭ１２〜ＮＭ１３と並列に、出力
端子と接地端子間に接続され、それぞれアドレス信号Ａ
Ｎ、ＡＮＢＩが印加するＰＭＯＳトランジスタＰＭ１４
及びＮＭＯＳトランジスタＮＭ１４と、を備えている。
したように、電源電圧ＶＣＣと出力端子間に接続され、
それぞれアドレス信号ＡＮ、ＡＮＢＩが印加するＮＭＯ
ＳトランジスタＮＭ１１及びＰＭＯＳトランジスタＰＭ
１１と、出力端子と接地端子間に接続され、それぞれア
ドレス信号ＡＮ、ＡＮＢＩが印加するＮＭＯＳトランジ
スタＮＭ１２〜ＮＭ１３と、該ＮＭＯＳトランジスタＮ
Ｍ１２〜ＮＭ１３と並列に、出力端子と接地端子間に接
続され、それぞれアドレス信号ＡＮ、ＡＮＢＩが印加す
るＰＭＯＳトランジスタＰＭ１２〜ＰＭ１３と、前記Ｎ
ＭＯＳトランジスタＮＭ１２〜ＮＭ１３と並列に、出力
端子と接地端子間に接続され、それぞれアドレス信号Ａ
Ｎ、ＡＮＢＩが印加するＰＭＯＳトランジスタＰＭ１４
及びＮＭＯＳトランジスタＮＭ１４と、を備えている。
【００１９】以下、このように構成された本発明に係る
入力バッファ回路の動作に対して、具体的に説明する。
先ず、図４（Ｂ）に示したように、チップ選択信号ＣＳ
Ｂがローレベルにイネーブルされ、図４（Ａ）のＡＤＤ
Ｒで示した図７（Ａ）と同様なアドレスを入力すると、
図１に示すアドレスバッファ１００は、前記チップ選択
信号ＣＳＢと入力アドレスＡＤＤＲとを否定論理和し、
各インバータＩ１１及びＩ１２で順次反転させて、アド
レス信号ＡＮＩＢを出力する。
入力バッファ回路の動作に対して、具体的に説明する。
先ず、図４（Ｂ）に示したように、チップ選択信号ＣＳ
Ｂがローレベルにイネーブルされ、図４（Ａ）のＡＤＤ
Ｒで示した図７（Ａ）と同様なアドレスを入力すると、
図１に示すアドレスバッファ１００は、前記チップ選択
信号ＣＳＢと入力アドレスＡＤＤＲとを否定論理和し、
各インバータＩ１１及びＩ１２で順次反転させて、アド
レス信号ＡＮＩＢを出力する。
【００２０】次いで、図１に示すアドレス信号発生部２
００は、前記アドレス信号ＡＮＩＢを各インバータＩ１
３、Ｉ１４、Ｉ１５で反転して、それぞれアドレス遷移
検出信号ＡＴＤ及び図４（Ｃ）、（Ｄ）に示したような
アドレス信号ＡＮ、ＡＮＢＩを出力し、検出部２０は、
それらのアドレス信号ＡＮ、ＡＮＢＩを受けて、該アド
レス信号ＡＮ、ＡＮＢＩがそれぞれハイレベル及びロー
レベルである時を検出する。
００は、前記アドレス信号ＡＮＩＢを各インバータＩ１
３、Ｉ１４、Ｉ１５で反転して、それぞれアドレス遷移
検出信号ＡＴＤ及び図４（Ｃ）、（Ｄ）に示したような
アドレス信号ＡＮ、ＡＮＢＩを出力し、検出部２０は、
それらのアドレス信号ＡＮ、ＡＮＢＩを受けて、該アド
レス信号ＡＮ、ＡＮＢＩがそれぞれハイレベル及びロー
レベルである時を検出する。
【００２１】このとき、入力アドレスの電圧値が、ＮＯ
ＲゲートＮＲ１１のロジック臨界電圧付近でない（正常
な）場合は、前記アドレス信号ＡＮ、ＡＮＢＩの論理値
は、図４（Ｃ）、４（Ｄ）に示したように、それぞれハ
イレベルであり、前記検出部２０の検出信号ＮＦＤＯ
は、図４（Ｅ）に示したように、ローレベルになる。
ＲゲートＮＲ１１のロジック臨界電圧付近でない（正常
な）場合は、前記アドレス信号ＡＮ、ＡＮＢＩの論理値
は、図４（Ｃ）、４（Ｄ）に示したように、それぞれハ
イレベルであり、前記検出部２０の検出信号ＮＦＤＯ
は、図４（Ｅ）に示したように、ローレベルになる。
【００２２】従って、図４（Ｆ）に示したように、前記
アドレス信号ＡＮＢがローレベルになって前記アドレス
信号ＡＮとは反対の位相を有するので、メモリセル１３
のアクセス動作を安定化することができる。
アドレス信号ＡＮＢがローレベルになって前記アドレス
信号ＡＮとは反対の位相を有するので、メモリセル１３
のアクセス動作を安定化することができる。
【００２３】ところが、入力アドレスの電圧レベルが、
ロジック臨界電圧付近であると、ＮＯＲゲートＮＲ１１
の不安定な出力により、インバータＩ１１〜Ｉ１５の出
力がノイズに敏感に作用するため、所望の内部アドレス
信号ＡＮＩＢは出力されない。
ロジック臨界電圧付近であると、ＮＯＲゲートＮＲ１１
の不安定な出力により、インバータＩ１１〜Ｉ１５の出
力がノイズに敏感に作用するため、所望の内部アドレス
信号ＡＮＩＢは出力されない。
【００２４】即ち、ＮＯＲゲートＮＲ１１の不安定な動
作により発生されたアドレス信号ＡＮＩＢの誤出力によ
り、前記アドレス信号ＡＮ、ＡＮＢＩが異なった論理値
を有することがある。
作により発生されたアドレス信号ＡＮＩＢの誤出力によ
り、前記アドレス信号ＡＮ、ＡＮＢＩが異なった論理値
を有することがある。
【００２５】例えば、アドレス信号ＡＮＩＢの誤出力に
よりアドレス信号ＡＮ、ＡＮＢＩがそれぞれロー及びハ
イレベルになると、ＰＭＯＳトランジスタＰＭ１１及び
ＮＭＯＳトランジスタＮＭ１１がターンオンし、検出部
２０の検出信号ＮＦＤＯは、ローレベルになる。
よりアドレス信号ＡＮ、ＡＮＢＩがそれぞれロー及びハ
イレベルになると、ＰＭＯＳトランジスタＰＭ１１及び
ＮＭＯＳトランジスタＮＭ１１がターンオンし、検出部
２０の検出信号ＮＦＤＯは、ローレベルになる。
【００２６】その結果、ＮＯＲゲートＮＲ１２は、前記
ローレベルの検出信号ＮＦＤＯとハイレベルのアドレス
信号ＡＮＢＩとを否定論理和し、ローレベルのアドレス
信号ＡＮＢを出力するため、ローレベルのアドレス信号
ＡＮ、ＡＮＢによりメモリセル１３は選択されない。こ
のときの前記検出部２０の真理値を表すと、図３に示し
たようである。
ローレベルの検出信号ＮＦＤＯとハイレベルのアドレス
信号ＡＮＢＩとを否定論理和し、ローレベルのアドレス
信号ＡＮＢを出力するため、ローレベルのアドレス信号
ＡＮ、ＡＮＢによりメモリセル１３は選択されない。こ
のときの前記検出部２０の真理値を表すと、図３に示し
たようである。
【００２７】一方、前記アドレス信号ＡＮ、ＡＮＢＩ
が、それぞれハイ及びローレベルになると、ＮＭＯＳト
ランジスタＮＭ１４及びＰＭＯＳトランジスタＰＭ１４
がターンオンし、検出信号ＮＦＤＯはハイレベルにな
り、アドレス信号ＡＮＢはローレベルになるため、従来
の場合のように、ハイレベルのアドレス信号ＡＮ、ＡＮ
Ｂによりメモリセル１３が、同時に選択される現象を防
止することができる。
が、それぞれハイ及びローレベルになると、ＮＭＯＳト
ランジスタＮＭ１４及びＰＭＯＳトランジスタＰＭ１４
がターンオンし、検出信号ＮＦＤＯはハイレベルにな
り、アドレス信号ＡＮＢはローレベルになるため、従来
の場合のように、ハイレベルのアドレス信号ＡＮ、ＡＮ
Ｂによりメモリセル１３が、同時に選択される現象を防
止することができる。
【００２８】即ち、本発明では、ＮＯＲゲートＮＲ１１
の不安定な動作のため発生されたアドレス信号ＡＮＩＢ
の誤出力によりアドレス信号ＡＮ、ＡＮＢＩが異なった
論理値を有する場合、例えば、アドレス信号ＡＮ、ＡＮ
ＢＩがそれぞれロー及びハイレベルであるとき、アドレ
ス信号ＡＮ、ＡＮＢを全てローレベルに遷移させて、メ
モリセルが選択されないようにし、アドレス信号ＡＮ、
ＡＮＢＩがそれぞれハイ及びローレベルであると、アド
レス信号ＡＮＢを強制にローレベルに遷移させて、アド
レス信号ＡＮはハイレベルになり、アドレス信号ＡＮＢ
はローレベルになるようにして、メモリセルが同時に選
択される現象を防止することができる。
の不安定な動作のため発生されたアドレス信号ＡＮＩＢ
の誤出力によりアドレス信号ＡＮ、ＡＮＢＩが異なった
論理値を有する場合、例えば、アドレス信号ＡＮ、ＡＮ
ＢＩがそれぞれロー及びハイレベルであるとき、アドレ
ス信号ＡＮ、ＡＮＢを全てローレベルに遷移させて、メ
モリセルが選択されないようにし、アドレス信号ＡＮ、
ＡＮＢＩがそれぞれハイ及びローレベルであると、アド
レス信号ＡＮＢを強制にローレベルに遷移させて、アド
レス信号ＡＮはハイレベルになり、アドレス信号ＡＮＢ
はローレベルになるようにして、メモリセルが同時に選
択される現象を防止することができる。
【００２９】且つ、本発明は、このような実施の形態に
限定されるものでなく、請求範囲の内で多様な形態に変
更して使用することもできる。
限定されるものでなく、請求範囲の内で多様な形態に変
更して使用することもできる。
【００３０】
【発明の効果】以上説明したように、請求項１の発明に
係る入力バッファによると、アドレス信号ＡＮＩＢの誤
出力により、アドレス信号ＡＮ、ＡＮＢＩがそれぞれロ
ー及びハイレベルになると、アドレス信号ＡＮＢをロー
レベルに遷移させて、メモリセルが選択されないように
し、アドレス信号ＡＮ、ＡＮＢＩがそれぞれハイ及びロ
ーレベルになると、アドレス信号ＡＮＢをローレベルに
遷移させて、メモリセルが同時に選択される現象を防止
し得るという効果がある。
係る入力バッファによると、アドレス信号ＡＮＩＢの誤
出力により、アドレス信号ＡＮ、ＡＮＢＩがそれぞれロ
ー及びハイレベルになると、アドレス信号ＡＮＢをロー
レベルに遷移させて、メモリセルが選択されないように
し、アドレス信号ＡＮ、ＡＮＢＩがそれぞれハイ及びロ
ーレベルになると、アドレス信号ＡＮＢをローレベルに
遷移させて、メモリセルが同時に選択される現象を防止
し得るという効果がある。
【００３１】又、請求項２の発明に係る入力バッファに
よると、アドレス信号ＡＮ、ＡＮＢＩが、それぞれハイ
レベル及びローレベルになる時を検出し得るという効果
がある。
よると、アドレス信号ＡＮ、ＡＮＢＩが、それぞれハイ
レベル及びローレベルになる時を検出し得るという効果
がある。
【図１】本発明に係る入力バッファ回路図である。
【図２】図１の検出部を示した回路図である。
【図３】図２の検出部の真理表である。
【図４】図１の各部の入出力信号波形図である。
【図５】従来の入力バッファ回路を示したブロック図で
ある。
ある。
【図６】従来の入力バッファ回路図である。
【図７】図６の各部の入出力信号波形図である。
【図８】図６のフィードドバックトランジスタを有する
インバータの特性を示したグラフである。
インバータの特性を示したグラフである。
２０ 検出部 １００ アドレスバッファ ２００ アドレス信号発生部 ＮＲ１１、ＮＲ１２ ＮＯＲゲート Ｉ１１〜Ｉ１５ インバータ ＮＭ１１〜ＮＭ１４ ＮＭＯＳトランジスタ ＰＭ１１〜ＰＭ１４ ＰＭＯＳトランジスタ
Claims (2)
- 【請求項１】 内部アドレス信号（ＡＮ）（ＡＮＢ）に
よりデコーダーを駆動させ、メモリセルのデータをアク
セスする半導体メモリ装置において、 入力アドレス（ＡＤＤＲ）とチップ選択信号（ＣＳＢ）
とを否定論理和し、アドレス信号（ＡＮＩＢ）を発生す
るアドレスバッファ（１００）と、 該アドレス信号（ＡＮＩＢ）を反転させて、内部アドレ
ス信号（ＡＮ）及びアドレス信号（ＡＮＢＩ）を発生す
るインバータ（Ｉ１４）、（Ｉ１５）と、 前記内部アドレス信号（ＡＮ）及びアドレス信号（ＡＮ
ＢＩ）を受け、内部アドレス信号（ＡＮ）は、ハイレベ
ルになり、アドレス信号（ＮＦＤＯ）は、ローレベルに
なる時をそれぞれ検出する検出部（２０）と、 該検出部の出力と前記アドレス信号（ＡＮＢＩ）とを否
定論理和し、内部アドレス信号（ＡＮＢ）を発生するＮ
ＯＲゲート（ＮＲ１２）と、を備えて構成されたことを
特徴とする入力バッファ回路。 - 【請求項２】 前記検出部は、電源電圧（ＶＣＣ）と出
力端子間に接続され、前記内部アドレス信号（ＡＮ）と
アドレス信号（ＡＮＢＩ）とがそれぞれ印加されるＮＭ
ＯＳトランジスタ（ＮＭ１１）及びＰＭＯＳトランジス
タ（ＰＭ１１）と、 出力端子と接地端子間に接続され、前記内部アドレス信
号（ＡＮ）及びアドレス信号（ＡＮＢＩ）がそれぞれ印
加する各ＮＭＯＳトランジスタ（ＮＭ１２〜ＮＭ１３）
と、 それらのＮＭＯＳトランジスタ（ＮＭ１２〜ＮＭ１３）
と並列に、出力端子と接地端子間に接続され、内部アド
レス信号（ＡＮ）及びアドレス信号（ＡＮＢＩ）がそれ
ぞれ印加されるＰＭＯＳトランジスタ（ＰＭ１２〜ＰＭ
１３）と、 該前記ＮＭＯＳトランジスタ（ＮＭ１２〜ＮＭ１３）と
並列に、出力端子と接地端子間に接続され、内部アドレ
ス信号（ＡＮ）とアドレス信号（ＡＮＢＩ）と、がそれ
ぞれ印加されるＰＭＯＳトランジスタ（ＰＭ１４）及び
ＮＭＯＳトランジスタ（ＮＭ１４）と、を備えて構成さ
れたことを特徴とする請求項１記載の入力バッファ回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR69356/1997 | 1997-12-16 | ||
| KR1019970069356A KR100266644B1 (ko) | 1997-12-16 | 1997-12-16 | 입력버퍼회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11185480A true JPH11185480A (ja) | 1999-07-09 |
Family
ID=19527492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10146296A Pending JPH11185480A (ja) | 1997-12-16 | 1998-05-27 | 入力バッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6002637A (ja) |
| JP (1) | JPH11185480A (ja) |
| KR (1) | KR100266644B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020032829A1 (en) * | 2000-06-28 | 2002-03-14 | Z-World, Inc. | Microprocessor memory device controller |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1997
- 1997-12-16 KR KR1019970069356A patent/KR100266644B1/ko not_active IP Right Cessation
-
1998
- 1998-05-27 JP JP10146296A patent/JPH11185480A/ja active Pending
- 1998-09-25 US US09/160,337 patent/US6002637A/en not_active Expired - Lifetime
Also Published As
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|---|---|
| KR19990050276A (ko) | 1999-07-05 |
| US6002637A (en) | 1999-12-14 |
| KR100266644B1 (ko) | 2000-09-15 |
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