KR100248802B1 - 클럭신호 드라이브 회로 - Google Patents
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Abstract
본 발명은 칩의 외부로부터 전달된 클럭신호를 칩의 내부로 드라이빙할 수 있는 클럭신호 드라이브 회로에 관한 것으로서, 외부로부터 입력된 클럭신호를 반전시키기 위한 입력수단과, 상기 입력수단의 출력신호를 반전출력하는 제 1 게이트수단과, 초기값이 하이상태인 노드의 신호에 의해 상기 제 1 게이트수단의 출력신호를 래칭시켜 메모리 소자의 제어신호를 발생시키는 래치부과, 일입력단에 상기 입력수단의 출력신호가 인가되고, 타입력단에 상기 래치부의 출력신호가 인가되는 제 2 게이트수단과, 상기 노드와 접지사이에 연결되며, 게이트에 상기 제 2 게이트수단의 출력신호가 인가되는 풀다운수단과, 상기 노드와 출력단 사이에 연결되며, 상기 풀다운수단의 온/오프 상태에 따라 상기 노드의 신호를 입력하여 클럭신호를 출력하기 위한 클럭신호 출력부를 포함한다.
Description
본 발명은 클럭신호 드라이브 회로에 관한 것으로서, 특히 칩의 외부로부터 전달된 클럭신호를 칩의 내부로 드라이빙할 수 있는 클럭신호 드라이브 회로에 관한 것이다.
일반적으로, 클럭신호 드라이브 회로는 칩의 외부부터 클럭신호가 입력되면, 이를 칩의 내부로 전달하여, 칩의 내부동작을 제어한다.
도 1을 참조하여 종래의 클럭신호 드라이브 회로를 설명한다.
도 1을 참조하면, 종래의 클럭신호 드라이브 회로는, 일입력단에 전원전압이 인가되고, 타입력단에 외부로부터 클럭신호가 인가되는 낸드게이트(1)와, 낸드게이트(1)의 출력신호를 반전시켜 출력단(OUT)을 통해 출력하기 위한, 직렬 연결된 다수의 인버터(2, 3, 4)들을 구비한다.
상기와 같은 구조를 갖는 종래의 클럭신호 드라이브 회로의 동작을 설명하면 다음과 같다.
외부로부터 하이상태의 클럭신호가 입력되면, 낸드게이트(1)는 일입력단으로 입력된 전원전압에 의해 인에블되어 타입력단으로 입력된 하이상태의 클럭신호를 반전시켜 로우상태의 클럭신호를 출력하며, 이어 다수의 인버터(2, 3, 4)들은 로우상태의 클럭신호를 다시 반전시켜, 입력단(IN)을 통해 입력될 때의 클럭신호와 동일한 하이상태의 클럭신호를 출력단(OUT)을 통해 출력한다.
그러나, 상기와 같은 종래의 클럭신호 드라이브 회로는, 인버터(3, 4)들이 충분히 크지 않으면 클럭신호의 드라이빙 시간이 지연되는 문제점이 있었으며, 또한 메모리 소자의 감지증폭기 및 워드라인 제어신호를 발생하기 위하여 별도의 인버팅 회로가 필요하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 최소의 MOS 트랜지스터를 이용하여 클럭신호의 드라이빙 속도를 증가시키고, 또한 최소의 논리 게이트를 이용하여 메모리 소자의 감지증폭기 및 워드라인 제어신호를 발생시킬 수 있는 클럭신호 드라이브 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 클럭신호 드라이브 회로도.
도 2는 본 발명의 실시예에 따른 클럭신호 드라이브 회로도.
도 3은 본 발명의 실시예에 따른 클럭신호 드라이브 회로의 특성도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 인버터 20, 40: 제 1 및 제 2 노아게이트
30: 래치부 50: NMOS 트랜지스터
60: 클럭신호 출력부
이와 같은 목적을 달성하기 위한 본 발명의 클럭신호 드라이브 회로는 외부로부터 입력된 클럭신호를 반전시키기 위한 입력수단; 상기 입력수단의 출력신호를 반전출력하는 제 1 게이트수단; 초기값이 하이상태인 노드의 신호에 의해 상기 제 1 게이트수단의 출력신호를 래칭시켜 메모리 소자의 제어신호를 발생시키는 래치부; 일입력단에 상기 입력수단의 출력신호가 인가되고, 타입력단에 상기 래치부의 출력신호가 인가되는 제 2 게이트수단; 상기 노드와 접지사이에 연결되며, 게이트에 상기 제 2 게이트수단의 출력신호가 인가되는 풀다운수단; 및 상기 노드와 출력단 사이에 연결되며, 상기 풀다운수단의 온/오프 상태에 따라 상기 노드의 신호를 입력하여 클럭신호를 출력하기 위한 클럭신호 출력부를 포함한다.
이하, 도 2 및 도 3을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 2를 참조하면, 본 발명의 클럭신호 드라이브 회로는, 일입력단에 제 1 인버터(10)를 통해 반전된 클럭신호 인가되고, 타입력단이 접지에 접속된 제 1 노아게이트(20)와, 초기값이 하이상태인 노드(N1)의 신호에 의해 제 1 노아게이트(20)의 출력신호를 래칭시켜 메모리 소자(도시되지 않았음)의 제어신호를 발생시키는 래치부(30)와, 일입력단에 제 1 인버터(10)를 통해 반전된 클럭신호가 인가되고, 타입력단에 래치부(30)의 출력신호가 인가되는 제 2 노아게이트(40)와, 노드(N1)와 접지사이에 연결되며, 게이트에 제 2 노아게이트(40)의 출력신호가 인가되는 NMOS 트랜지스터(50)와, 노드(N1)와 출력단(OUT) 사이에 연결되며, NMOS 트랜지스터(50)의 온/오프상태에 따라 노드(N1)의 신호를 입력하여 클럭신호를 출력하기 위한 클럭신호 출력부(60)를 구비한다.
래치부(30)는 일입력단에 제 1 노아게이트(20)의 출력신호가 인가되고 타입력단에 출력신호가 궤환되는 제 1 낸드게이트(31)와, 일입력단에 제 1 낸드게이트(31)의 출력신호가 인가되고 타입력단에 노드의 신호가 인가되는 제 2 낸드게이트(32)로 이루어진다.
클럭신호 출력부(60)는 노드(N1)의 신호를 반전시키기 위한 제 2 인버터(61)와, 제 2 인버터(61)의 출력신호를 반전시키기 위한 지연수단(62)과, 지연수단(62)을 통해 지연된 신호를 다시 반전시키기 위한 제 3 인버터(63)와, 게이트에 제 3 인버터(63)의 출력신호가 인가되고, 전원전압과 제 2 인버터(61)의 입력단 사이에 연결된 PMOS 트랜지스터(64)로 구성된다.
상기와 같은 구조를 갖는 본 발명의 클럭신호 드라이브 회로의 동작을 설명하면 다음과 같다.
노드(N1)의 초기값이 하이레벨을 유지한 상태에서, 외부로부터 입력단(IN)을 통해 로우레벨의 클럭신호가 입력되면, 래치부(30)는 하이상태의 제어신호(CLK-T)를 출력하고, 노드(N2)는 하이레벨의 전위를 갖고, 노드(N3)는 로우레벨의 전위를 갖으며, 클럭신호 출력부(60)는 출력단(OUT)을 통해 로우상태의 클럭신호를 출력한다.
이어서, 입력단(IN)을 통해 입력되는 클럭신호가 로우상태에서 하이상태로 전이되면, 래치부(30)로부터 출력되는 CLK-T신호는 순간적으로 로우상태에서 하이상태로 바뀌고, 노드(N1)의 전위는 로우레벨로 전이되면서, 클럭신호 출력부(60)는 하이상태의 클럭신호를 출력한다. 이와 동시에, 래치부(30)는 노드(N3)의 하이신호를 래치하면서 CLK-T신호를 로우레벨로 전이시키므로써, CLK-T 펄스 제어신호를 발생시킨다.
그리고, 노드(N2)는 지연수단(62)에 의해 일정시간만큼의 자연후 로우레벨로 반전되어 PMOS 트랜지스터(64)를 턴온시켜 노드(N1)를 하이레벨로 반전시키고(이때, 노드(N3)는 로우상태이므로 노드(N1)의 신호 변화에 영향을 받지않음) 클럭신호 출력부(60)의 출력신호인 크럭신호를 로우로 반전시켜 한 사이클의 동작을 끝낸다.
도 3은 본 발명의 클럭신호 드라이브 회로의 동작을 설명하면 다음과 같다.
도 3에서, 외부로부터 입력단(IN)을 통해 입력되는 (a)의 클럭신호가 입력되었을 경우에, 쿨로신호 출력부(60)는 (b)의 클럭신호를 출력단을 통해 출력하고, 래치부(30)는 (c)의 메모리 소자의 제어신호를 발생시키며, 초기값이 하이상태인 노드(N1)의 신호는 (d)와 같이 되고, 클럭신호 출력부(60)의 PMOS 트랜지스터(64)의 게이트에는 (e)의 신호가 인가되며, 또한 제 2 노아게이트(40)의 일입력단에는 (f)의 신호가 입력된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명의 클럭신호 드라이브 회로는, 최소의 낸드게이트를 이용하여 외부로부터 입력된 클럭신호를 래칭시켜, 메모리 소자의 제어신호를 발생시킬 수 있으며, 또한 최소의 MOS 트랜지스터를 이용하여 클럭신호를 출력시키므로써, 클럭신호의 드라이브 속도를 향상시킬 수 있는 효과를 제공한다.
Claims (5)
- 외부로부터 입력된 클럭신호를 반전시키기 위한 입력수단;상기 입력수단의 출력신호를 반전출력하는 제 1 게이트수단;초기값이 하이상태인 노드의 신호에 의해 상기 제 1 게이트수단의 출력신호를 래칭시켜 메모리 소자의 제어신호를 발생시키는 래치부;일입력단에 상기 입력수단의 출력신호가 인가되고, 타입력단에 상기 래치부의 출력신호가 인가되는 제 2 게이트수단;상기 노드와 접지사이에 연결되며, 게이트에 상기 제 2 게이트수단의 출력신호가 인가되는 풀다운수단; 및상기 노드와 출력단 사이에 연결되며, 상기 풀다운수단의 온/오프 상태에 따라 상기 노드의 신호를 입력하여 클럭신호를 출력하기 위한 클럭신호 출력부를 구비한 클럭신호 드라이브 회로.
- 제 1 항에 있어서, 상기 래치부는일입력단에 상기 제 1 노아게이트의 출력신호가 인가되고 타입력단에 래칭된 출력신호가 궤환되는 제 1 낸드게이트; 및일입력단에 상기 제 1 낸드게이트의 출력신호가 인가되고 타입력단에 상기 노드의 신호가 인가되는 제 2 낸드게이트를 포함하는 클럭신호 드라이브 회로.
- 제 1 항에 있어서, 상기 클럭신호 출력부는상기 노드의 신호를 반전시키기 위한 제 1 인버터;상기 제 1 인버터의 출력신호를 반전시키기 위한 지연수단;상기 지연수단을 통해 지연된 신호를 다시 반전시키기 위한 제 2 인버터; 및게이트에 상기 제 2 인버터의 출력신호가 인가되고, 전원전압과 상기 제 1 인버터의 입력단 사이에 연결된 PMOS 트랜지스터를 포함하는 클럭신호 드라이브 회로.
- 제 1 항에 있어서, 상기 입력수단은인버터로 구성되는 클럭신호 드라이브 회로.
- 제 1 항에 있어서, 상기 제 1 및 제 2 게이트수단은노아게이트로 각각 구성되는 클럭신호 드라이브 회로.
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| KR1019970029703A KR100248802B1 (ko) | 1997-06-30 | 1997-06-30 | 클럭신호 드라이브 회로 |
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| KR1019970029703A KR100248802B1 (ko) | 1997-06-30 | 1997-06-30 | 클럭신호 드라이브 회로 |
Publications (2)
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ID=19512658
Family Applications (1)
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| KR1019970029703A KR100248802B1 (ko) | 1997-06-30 | 1997-06-30 | 클럭신호 드라이브 회로 |
Country Status (1)
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1997
- 1997-06-30 KR KR1019970029703A patent/KR100248802B1/ko not_active IP Right Cessation
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