KR0138269B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법

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KR0138269B1
KR0138269B1 KR1019890014042A KR890014042A KR0138269B1 KR 0138269 B1 KR0138269 B1 KR 0138269B1 KR 1019890014042 A KR1019890014042 A KR 1019890014042A KR 890014042 A KR890014042 A KR 890014042A KR 0138269 B1 KR0138269 B1 KR 0138269B1
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가츠히코 히에다
후미오 호리구치
히로시 다카토
후지오 마스오카
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아오이 죠이치
가부시키가이샤 도시바
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Abstract

내용없음.

Description

반도체장치 및 그 제조방법
제 1도는 종래의 MOS FET의 문제점을 설명하기 위한 도면,
제 2도는 본 발명의 제 1실시예에 다른 MOS FET를 나타낸 도면,
제 3도는 제 2도에 도시된 MOS FET의 제조공정을 나타낸 단면도,
제 4도는 내지 제 7도는 제 2도에 도시된 MOS FET의 특성을 나타낸 그래프,
제 8도는 본 발명의 제 2실시예에서 따른 MOS FET의 제조공정을 나타낸 단면도,
제 9도는 본 발명의 제 3실시예에 따른 MOS FET의 제조공정을 나타낸 단면도,
제 10도는 본 발명의 제 4실시예에 다른 MOS FET의 제조공정을 나타낸 단면도,
제 11도는 본 발명의 제 5실시예에 따른 MOS FET를 나타낸 단면도,
제 12도는 본 발명의 제 6실시예에 따른 MOS FET를 나타낸 단면도,
제 13도는 본 발명의 제 7실시에에 따른 MOS FET의 제조공정을 나타낸 단면도,
제 14도 및 제 15도는 본 발명의 제 8실시예를 나타낸 도면,
제 16도는 본 발명의 제 9실시예에 따른 MOS FET의 제조공정을 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1 --- p-형 실리콘기판,
2 --- p+형 영역(챈널스톱퍼 불순물층),
3 --- 소자분리절연막,4 --- 열산화막,
5 --- n-형 확산층,5a, 5b --- n-형 영역,
6, 6b, 6c, 6d, 6e --- CVD SiO2막,6a --- CVD Si3N4막,
7 --- 열산화막,8 --- p형 챈널불순물층
9 --- 게이트절연막,10 --- 게이트전극,
11 --- 산화막,12a, 12b --- n+형 영역,
13 --- 층간절연막,14a, 14b --- 접속구멍,
15 --- 배선층,15a, 15b --- 소오스·드레인전극,
16 --- 폴리실리콘막(패드전극),17 --- n+확산층,
18 --- 소자분리용 퇴적절연막19 --- SiO2막 (절연막),
20 --- 도전층.
[산업상의 이용분야]
본 발명은 미세한 MOS 형 반도체장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
MOS LSI에 관한 고밀도화 및 고속동작화로의 경향은 개개의 MOS FET의 소형화 및 미세화를 지향하고 있다. 즉, MOS FET에 있어서 소오스 및 드레인영역간의 챈널길이를 짧게 하는 것은, MOS FET의 집적도를 향상시킴과 더불어, 게이트부분의 용량을 감소시키는 것으로 되어 MOS LSI의 고속동작을 가능하게 한다. 그런, 한편 챈널길이를 짧게 하는 것은, 쇼트챈널효과(short channel effect)에 의한 Vth(드레숄드전압)의 저하를 초래한다.
예컨대, 제 1도(a) 및 제 1도(b)에 도시된 MOS FET에 있어서, 제 1도(a)에 도시된 것처럼 챈널길이 L이 소오스 및 드레인영역의 확산깊이 Xj나 공핍층의 폭에 비해 충분히 긴 경우에는, 챈널대의 등전위선이 도면에 도시한 것처럼 거의 평행으로 되어 소자의 동작은 L이나 Xj에 의존하지 않고 안정하게 이루어진다. 그런, L이 2㎛정도 이하로 되어 소오스 및 드레인영역의 확산깊이 Xj나 공핍층의 폭과 동정도로 되면, 제 1도(b)에 도시된 것처럼 챈널영역의 공핍층내의 등전위선은 비뚤어지고, 그 분포는 소오스 및 드레인 영역의 확산깊이 Xj나 공핍층의 폭에 의존하게 된다.
이 때문에, MOS FET의 드레숄드전압 Vth는 상기 챈널깊이 L의 감소와 더불어 저하되고, 또 그 챈널길이 L의 값의 미소한 오차가 상기 Vth의 오차를 초래하게 된다. 더욱이, 소오스 및 드레인영역의 확산깊이나 드레인이 인가되는 드레인전압에 의존해서 소오스 및 드레인영역간의 펀치드루우현상을 일으키기 쉽게 된다.
상기한 문제점을 절감하기 위해, Xj가 작은 MOS FET를 만드는 것이 중요하지만, 반도체 장치의 제조공정중의 열처리에 의해 Xj를 작게 하는 것은 불가능하다.
이러한 문제점은 고집적 LSI를 제조하는데 큰 장해로 되고 있다.
[발명의 목적]
본 발명은 상기한 종래의 문제점을 해결하기 위해 발명된 것으로, 쇼트챈널효과의 영향을 억제할 수 있고 드레인 브레이크다운전압을 향상되어 동작의 고속화를 도모할 수 있는 반도체장치 및 그 제조방법을 제공하고자 함에 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명에 의하면, 제 1도전형의 반도체기판과, 이 반도체기판의 소자영역에 설치된 도량내에 매립된 게이트전극, 이 게이트전극의 양측의 반도체기판의 표면영역에 각각 형성된 제 2도전형의 제 1소오스영역 및 제 1드레인영역, 상기 게이트전극의 양측의 반도체기판의 표면영역에 그 게이트전극으로부터 이격함과 더불어 상기 제 1소오스영역 및 제 1드레인영역에 각각 인접하며 상기 제 1소오스영역 및 제 1드레인영역보다 고농도로 형성된 제 2소오스영역 및 제 2드레인영역을 구비한 반도체장치가 제공된다.
더욱이 본 발명에 의하면, 제 1도전형의 반도체기판과, 이 반도체기판의 표면영역에 형성된 제 2도전형의 반도체영역, 이 반도체영역을 관통하여 제 1소오스영역과 제 1드레인영역으로 분할하도록 반도체기판내로 돌출하는 게이트전극 및, 이들 제 1소오스영역 및 제 1드레인영역을 사이에 두고 상기 게이트전극과는 반대측에 있어서 상기 제 1소오스영역 및 제 1드레인영역에 각각 인접하여 상기 제 1소오스영역 및 제 1드레인영역보다 고농도로 형성된 제 2소오스영역 및 제 2드레인영역을 구비한 반도체장치가 제공된다.
더욱이 또 본 발명에 의하면, 반도체기판에 피일드절연막을 형성하는 공정과, 이 피일드절연막에 의해 분리된 반도체기판의 표면영역에 제 2도전형의 불순물영역을 형성하는 공정, 상기 불순물영역을 관통하는 도랑을 형성하는 공정, 상기 도랑의 바닥부분에 제 1도전형의 불순물을 도입하는 공정, 상기 도랑에 게이트절연막을 매개로 도전성 물질을 매립해서 게이트전극을 형성하는 공정 및, 불순물영역중의 게이트전극으로부터 이격된 영역에 제 2도전형의 불순물을 도입해서 소오스영역 및 드레인영역을 형성하는 공정을 구비하여 이루어진 반도체장치의 제조방법이 제공된다.
(작용)
본 발명에 따른 MOS FET에 있어서는, 게이트전극이 반도체기판에 형성된 도량내에 매립되어 있다. 그 때문에, 소오스 및 드레인영역으로부터 뻗어나는 공핍영역은 제 1도(a) 및 제 1도(b)에 도시된 종래의 MOS FET처럼 챈널영역에 깊이 침입하는 일은 없다. 따라서, MOS FET 제조공정중의 열처리에 의해 소오스 및 드레인영역 Xj가 커져도 소오스 및 드레인영역으로부터 뻗어나는 공핍층의 넓이에 따른 쇼트챈널효과의 영향을 극력 억제하는 것이 가능하게 된다.
또, 본 발명에 따른 MOS FET에 있어서는, 게이트전극을 형성하기 위한 도랑의 바닥부분에만 선택적으로 챈널도우프영역을 설치하고 있다. 그 때문에, Vth는 상기 챈널도우프영역에 의해 실효적으로 결정되어 전류구동능력이 유지된다.
더욱이, 본 발명에 따른 MOS FET에 있어서는, 반도체기판의 표면영역에 형성된 낮은 불순물농도의 반도체영역이 도랑에 매립된 게이트전극에 의해 관통되어 2개의 저농도 불순물영역이 형성되고, 소오스 및 드레인영역은 모두 저농도 불순물영역과 이것에 인접하는 고농도 불순물영역으로 구성되어 있다. 저농도 불순물영역에 의해 드레인 브레이크다운 전압이 현저히 향상된다.
더욱이 또, 본 발명에 따른 MOS FET에 있어서는, 소오스 및 드레인영역이 게이트전극과 대향하는 부분의 게이트절연층의 두께를 선택적으로 두껍게 함으로써, 게이트중첩 용량(gate overlap capacity)을 감소시킬 수 있다. 이에 따라, 고속동작이 가능하게 된다.
[실시예]
이하, 첨부된 예시도면을 참조하여 본 발명의 각 실시예를 상세히 설명된다.
제 2도 (a) ~ 제 2도 (c)는 각각 본 발명의 제 1실시예에 따른 MOS FET의 평면도, 그 A-A선 단면도, B-B선 단면도이다. 불순물농도 1×1016㎝-3인 p-형 실리콘기판(1)의 소자분리절연막(3)으로 분리된 MOS FET영역내의 불순물농도 5×1018㎝-3, 확산층의 깊이 0.2㎛ n-형 영역(5n, 5b)이 형성되어 있고, 그들 사이에 깊이 d = 0.5㎛의 도랑이 형성되어 있다. 상기 p-형 실리콘기판(1)은 반도체 웨이퍼이어도 좋고, 그 웨이퍼에 p형 불순물을 도우프한 p형 웰(wel)이어도 좋다.
도랑의 바닥부분영역에는 n-형 영역(5a, 5b)으로부터 떨어져서 불순물농도 5×1016㎝-3의 p형 불순물확산층인 챈널이온주입층(8)이 있고, 이곳에서 드레숄드전압 Vth를 제어하고 있다.
또, 상기 도량의 내면으로부터 기판(1)의 윗면에 걸쳐 게이트절연막(9)이 있고, 더욱이 그 위에 인을 도우프한 롤리실리콘으로 이루어진 게이트전극(10)이 도량을 매립하면면서 상기 n-형 영역(5a, 5b)을 덮도록 형성되어 있다. 이때, 기판(1) 윗면의 절연막의 두께는 챈널부의 게이트절연막보다 두껍게 형성된다.
예컨대 절연막의 두께는 도랑내에서 20㎚, 기판(1)의 윗면에서 200㎚이다. 또, 게이트전극(10)을 마스크로 하여 n-형 영역(5a, 5b)보다 불순물농도가 높은 n형 불순물농도 5×1020㎝-3, 확산층의 깊이 0.25㎛의 n+형 영역(12a, 12b)이 게이트전극을 마스크로 해서 자기정합적으로 형성되어 있다. 도랑의 챈널방햐의 폭 L은 0.45㎛이다. 여기서는, 상기 n-형 영역(5a)과 n+형 영역(12a)에 의해 소오스영역이, 상기 n-형 영역(5b)과 n+형 영역(12b)에 의해 드레인영역이 각각 구성된다.
이와같이 하여, LDD구조를 갖는 도량형 게이트구조의 MOS FET가 구성된다.
다음에는 상술한 MOS FET의 제조공정에 대해 제 3도 (a) 내지 제 3도 (d)를 참조하여 상세히 설명한다.
먼저, 제 3도 (a)에 도시한 것처럼 불순물농도 1×1016㎝-3정도의 p-형 실리콘기판(1)에 예컨대 50㎚정도의 산화막(도시하지 않음)을 형성하고, Si3N2막(도시하지 않음)을 패터닝하고 이것을 마스크로 이용하여 챈널스톱퍼 불순물로 되는 브론을 예컨대 80KeV로 2×1013㎝-2이온주입한다. 이어서 선택산화법에 의해 예컨대 1000℃의 O2/H2O 분위기에서 열산화하고, 두께 700㎚정도의 SiO2막에 의해 소자분리절연막(3)을 형성한다.
이때의 산화에 의해, 챈널스톱퍼 불순물은 소자분리절연막(3)의 아래 및 횡방향으로 확산되어 p+형 영역(2)을 형성한다. 이러한 소자분리형성방법은 일례일 뿐이고, 다른 소자분리형성방법을 이용해도 무방하다. 그 다음에, 상기 소자분리절연막(3)에 의해 분리된 영역의 실리콘표면을 노출시키고 새롭게 20㎚정도의 열산화막(4)을 형성한 후, 두꺼운 소자분리절연막(3)을 마스크로 이용하여 전면에 예컨대 인이온(p+이온)을 100KeV, 4×1013㎝-2정도 주입하여 n-형 확산층(5)을 형성한다.
이어서, 제 3도(b)에 도시한 것처럼 전면에 CVD SiO2막(6)을 200㎚정도 퇴적하고, 포토리소그라피법에 의해 레지스트(도시하지 않음)를 패터닝해서 얻은 레지스트패턴을 마스크로 이용하여 반응성 이온에칭법(RIE)에 의해 우선 CVD SiO2막(6)을 에칭하고, 이어서 예컨대 염소계 혹은 불소계 가스를 이용한 RIE법에 의해 실리콘기판(1)에 도랑을 형성한다. 실리콘기판(1)을 에칭하기 전에 레지스트를 제거해도 좋고, 도랑을 형성하고 나서 레지스트를 제거해도 좋다. 도랑에 의해 상기 n-형 확산층(5)은 n-형 영역(5a)과 n-형 영역(5b)으로 분리된다.
상기 CVD SiO2막(6)은 여기서는 도량형성용의 마스크재로서 이용되고 있을 뿐아니므로, 이 CVD SiO2막 대신에 Si3N4막이나 그 복합막 등을 사용해도 좋다.
다음에는, 상기 도랑의 내벽의 RIE법에 의한 손상층을 예컨대 건식 O2산화와 NH4F액을 이용한 에칭으로 제거한 후, 도랑의 내면에 열산화막(7)을 형성하고, 그후 예컨대 보론(B+)이온을 10KeV, 5×1011㎝-2정도 이온주입하여 도랑의 바닥부분영역에만 선택적으로 p형 챈널불순물층(8)을 형성한다.
상기 열산화막(7)의 두께를 조정함으로써 도랑의 바닥부분에 선택적으로 p형 챈널불순물층(8)을 형성하는 것을 제어할 수 있다. 상기 이온주입은 챈널링을 방지하기 위해 약간 경사지게 실시하지만, 수직이온주법을 이용해도 좋다.
다음에는 제 3도 (c)에 도시한 것처럼, 상기 도랑 내면의 열산화막(7)을 제거한 후, 약 20㎚정도의 열산화막(9)을 형성하고, 이 열산화막(9)을 매개하여 예컨대 인을 도우프한 폴리실리콘막을 도랑의 내부를 포함하는 전면에 퇴적하고, 패터닝함으로써 게이트전극(10)을 형성한다. 그후, 예컨대 850℃의 O2/H2O분위기에서 열산화함으로써 상기 폴리실리콘 게이트전극(10)의 표면에 150㎚정도의 두꺼운 산화막(11)을 형성한다. 이것은 폴리실리콘 게이트전극(10)의 대(對)이온주입 마스크성을 향상시키는 역할을 한다.
다음에는 소오스·드레인영역의 실리콘기판(1) 표면을 예컨대 NH4F액 등을 이용하여 에칭해서 노출시킨다. 그후, 예컨대 비소(As+)를 50KeV에서 5×1015㎝-2정도 이온주입하여 n+형 불순물확산층(12a, 12b)을 형성한다. 이와 같이 하여, n-형 영역(5a)과 n+형 영역(12a)으로 이루어진 소오스영역 및, n-형 영역(5b)과 n+형 영역(12b)으로 이루어진 드레인영역이 형성된다.
다음에는 제 3도(d)에 도시한 것처럼, 전면에 층간절연막(13)으로서 CVD SiO2/BPSG를 600㎚정도 퇴적하고, 900℃에서 80분간 BPSG용융공정을 실시하여 전면을 평탄화한 후, 소오스 및 드레인으로의 접속구멍(14a, 14b)을 뚫으며, 알루미늄을 전면에 퇴적하고 포토리소그라피기술과 RIE법에 의해 상기 알루미늄층을 패터닝함으로써 소오스전극(15a)과 드레인전극(15b)을 형성한다. 이와 같이 하여 MOS FET의 기본구조가 완성된다.
이러한 구조에 의하면, 도랑의 깊이 d가 소오스영역(5a, 12a)과 드레인영역(5b, 12b)의 확산층깊이 Xj보다 깊게 형성되고, 소오스영역(5a, 12a)과 드레인영역(5b, 12b)이 챈널불순물층(8)보다 위에 있으므로 쇼트챈널효과가 개선된다.
또 도랑의 바닥면에 선택적으로 p형 챈널불순물층(8)이 있기 때문에 이곳에서 Vth가 결정되고, 도랑 측면의 챈널영역은 Vth의 결정에 기여하지 않는다. 즉 도랑의 바닥부분의 드레숄드전압은 도랑의 측면에 있는 p_형 영역의 드레숄드전압보다 낮다. 이 때문에, 동작시에는 도랑의 측면부의 챈널영역의 저항이 작아져서 쇼트챈널효과를 방지하면서 도랑의 측면의 p-형 영역에 의해 큰 구동능력을 얻을 수 있다.
또, 소오스 및 드레인으로부터 도랑 바닥의 챈널영역에 이르는 영역의 불순물농도의 형태는, n+형 불순물층(12a, 12b) - n-형 불순물층(5a, 5b) - p-형 불순물영역(웨이퍼 또는 웰) - p형 불순물층(8; 챈널영역)으로 되고, 그들 사이를 도랑이 관통하는 n_형 불순물층(5a, 5b)을 설치함으로써 드레인 내압이 현저하게 향상된다.
제 4도는 n-형 불순물층(5a, 5b)을 설치하지 않은 비교예의 특성그래프, 제 5도는 n-형 불순물층(5a, 5b)을 설치한 본 실시예의 특성그래프로서, 각각 게이트전압이 1~5V인 때의 드레인전압 Vd - 드레인전류 Id의 측정치를 나타낸 것이다. 여기에서 챈널폭 W/챈널길이 L(도랑폭) = 10㎛ / 0.45㎛이고, 기판전압 Vsub = 0V이다.
동 도면에서 알 수 있듯이, 비교예의 드레인내압이 7V인데 반해 본 실시예에서는 10V이상이다. 이는 5V 전원을 이용하고, 내부회로의 드레인전압이 8V정도까지 부트스트랩되었다 해도, 정상적으로 동작하는 것을 나타내고 있다.
제 6도는 여러가지의 드레인전압 Vd에 대한 게이트잔압 VG와 기판전류[Isub/Weff]의 관계를 나타내고 있다. 본 실시예(실선)의 기판전류는 비교예(점선)에 비해 1자릿수 정도 작다. 이는 드레인에서의 임팩트 이온화에 의해 발생한 전자정공쌍의 수가 저다는 것을 나타내고 있다. 이 결과는 본 실시예의 MOS FET가 비교예에 비해 높은 신호성을 갖는다는 것을 예측할 수 있다.
제 7도는 스트레스시간과 드레인전류 Id의 감소관계를 나타내고 잇다. 제 7도에 있어서, 곡선 a는 본 발명에 따른 MOS FET의 경우, 곡선 c는 평면형의 LDD구조로 된 MOS FET의 경우, 곡선 b는 n-형 영역을 설치하지 않은 도랑게이트형의 MOS FET의 경우, 곡선 d는 통상의 MOS FET의 경우를 각각 나타낸다. 여기에서 사용된 게이트전압은, 기판전류 Isub의 피이크조건으로 설정된 드레인전류 Id의 감소가 가장 현저하게 되는 게이트전압이다. 이 제 7도로부터, 본 발명에 따른 MOS FET의 드레인전류의 감소치 -dId/Id가 다른 MOS FET의 경우에 비해 개선되어 있음을 알 수 있다. 특히, 평면형 MOS FET에 비해 상당히 개선되어 있음을 알 수 있다.
제 2도(a)~제 2도(c)에 도시한 구조는 몇 가지의 특징을 더 갖고 있다. 그중 하나는 동구조가 도랑굴착형이기 때문에 소오스와 드레인간의 펀치드루우현상에 대해 강하다고 하는 것이다. 즉, 평면형 MOS FET에서는 챈널밀에 고농도층을 설치해서 펀치드루우현상을 억압하는 것이 양호하게 행해지지만, 반대로 고농도층의 형성은 기판바이어스에 대해 드레숄드값이 변화하는 기판바이어스효과를 초래하기 쉽다. 본 구조는 펀치드루우에 대해 원래 강하므로 동 관점에서 기판을 그다지 고농도로 할 필요가 없어서 기판바이어스효과는 나타나기 어렵다.
또 제 2도(c)에 도시한 것처럼, 챈널스톱퍼 불순물(2)의 챈널로의 횡방향 확산된 영역이 도랑에 의해 깍여져 있기 때문에, 좁은 챈널효과에도 강한 구조로 되어 있다. 불순물층(2)에 의해 도랑 측면의 기생챈널을 방지하고 있다.
또 구조적인 특징으로는 n-형 영역(5a, 5b) 사이를 도랑이 관통하는 구조로 되어 있으므로 동불순물층은 정합 마스크없이 형성할 수 있는 것이다. 게이트전극(10)에 자기정합해서 n+형 영역(12a, 12b)을 형성하는 것도 이 구조의 특징이다.
더욱이 기판표면의 게이트전극(10)과 소오스/드레인층간의 게이트절연막(9)이 선택적으로 두껍게 되어 게이트와 소오스/드레인간의 중첩용량이 작아져서 소자의 동작속도를 한층 향상시키고 있다.
상기 n+형 영역(12a, 12b)의 불순물농도는 바람직하게는 1×1020㎝-3이상이고, n-형 영역(5a, 5b)의 불순물농도는 바람직하게는 5×1018~1×1019㎝-3이다.
제 8도(a)~제 8도(d)는 본 발명의 제 2실시예에 따른 MOS FET의 제조공정을 나타낸 도면이다. 상기 제 3도(a)~제 3도(d)에 나타낸 실시예에서는 도랑을 형성하기 위한 에칭마스크로서 CVD SiO2(6)을 이용했지만, 본 실시예에서는 제 8도(a)에 도시한 것처럼 에칭마스크로서 CVD Si3N4막(6a)과 CVD SiO2막(6b)으로 이루어진 2층구조를 이용하고 있다.
이와 같이 하면, 제 8도(a)에 도시한 것처럼 실리콘기판(1)의 에칭에는 CVD SiO2막(6b)을 제 3도(a)의 경우와 동일하게 이용하는 것이 가능하다. 또 제 8도(b)에 도시한 것처럼 게이트전극(10)을 형성한 후, CVD SiO2막(6b)을 예컨대 NH4F액을 이용하여 용이하게 선택적으로 제거할 수 있다.
다음으로 제 8도(c)에 도시한 것처럼, 예컨대 850℃의 O2/H2O분위기에서 10분정도 산화함으로써 폴리실리콘 게이트전극(10)의 표면에만 선택적으로 SiO2막(11)을 형성할 수 있다. 그리고 제 8도(c)에 도시한 것처럼, 상기 SiO2막(11)을 마스크로 이용하여 CVD Si3N4막(6a)을 열인산(熱燐酸)으로 소오스/드레인영역의 표면으로부터 선택적으로 제거하고, 이어서 희불산(希佛酸)으로 소오스/드레인영역의 SiO2막(4)을 제거해서 소오스/드레인영역을 노출시킬 수 있다.
제 8도(a)~제 8도(d)에 도시한 방법을 이용하면, 소오스/드레인영역을 노출시킬 때 소자분리절연막(3)의 어긋남을 작게 할 수 있다. 또, 게이트와 소오스/드레인간의 절연막을 SiO2막(4)과 CVD Si3N4막(6a) 및 SiO2막(11)의 적층막으로 구성할 수 있게 때문에 그 두께를 두껍게 할 수 있고, 그에 따라 게이트와 소오스/드레인간의 중첩용량을 작게 할 수 있다.
제 9도(a)~제 9도(c)는 본 발명의 제 3실시예에 따른 MOS FET의 제조공정을 나타낸 도면이다. 상기 제 3도(a)~제 3도(d)에 도시한 실시예에서는 소오스 및 드레인전극(15a, 15b)을 알루미늄층의 패터닝에 의해 형성했지만, 이 방법에서는 게이트전극(10)과 접속구멍(14a, 14b)간의 마스크정합 여유를 취할 필요가 있어서 집적도를 향상시키기 어렵다고 하는 문제가 있었다. 그에 반해 제 9도(a)~제 9도(c)에 도시한 본 실시예에서는, 제 9도(a)에 도시한 것처럼 제 8도(c)의 공정후에 선택적으로 소오스/드레인영역(5)을 노출시키고, 전면에 폴리실리콘을 예컨데 100㎚~400㎚정도 CVD퇴적하며, 900℃에서 60분간의 인확산 등에 의해 도우핑한다. 폴리실리콘막(16)으로의 도우핑은, 비소나 인의 이온주입으로 행해도 좋다. 또, 폴리실리콘막(16)과 소오스/드레인영역(5)의 경계면 부근에 이온을 주입하기 위해, 우선 100㎚정도 폴리실리콘을 퇴적하고, 이온을 주입하며, 더욱이 나머지 막두께분만큼 퇴적한다고 하는 2단계의 퇴적법과 도우핑법을 이용해도 좋다.
다음으로 제 9도(b)에 도시한 것처럼, 900℃에서 30분정도 열처리를 행하고, 폴리실리콘막(16)으로부터의 불순물의 확산을 행하여 소오스/드레인영역(5)에 n+확산층(17)을 형성한다.
여기에서, 상기 n+확산층(17)은 n-확산층(5)의 Xj를 넘지 않도록 형성해도 좋고, 또 넘어도 좋다. 더욱이 통상의 포토리소그라피기술과 RIE법에 의해 패드전극(16)을 가공한다.
다음에는 제 9도(c)에 도시한 것처럼, 제 3도(d)의 경우와 마찬가지로 층간절연막(13)을 퇴적하고, 평탄화한 후, 접속구멍을 뚫고 배선층(15)을 형성해서 MOS FET를 완성한다.
본 실시예의 방법을 이용하면, ① 패드전극(16)은 게이트전극(10)과 자기정합적으로 형성되고, 또 상기 게이트전극(10)의 상부에서 가공을 할 수 있기 때문에, 게이트전극(10)이 도랑의 바깥으로 연재하고 있기 때문에 일어나는 면적의 증가를 극복할 수 있다. 즉, 예컨대 접속을 게이트전극(10)의 위에 있는 패드전극(16)상에서 취하는 것이 가능하게 되어 미세화를 달성할 수 있다.
또, ② 패드전극(16)은 게이트전극(10)의 위나 소자분리절연막(3)의 위로 연재시킬 수 있기 때문에, 소자분리절연막(3)의 위에서도 접속구멍을 뚫는 것이 가능하게 되어 동일한 소자면적으로 큰 접속구멍을 뚫을 수 있고, 접속저항을 낮추어 소자의 구동전류를 크게 할 수 있다.
다음에도 제 10도(a)~제 10도(c)에 도시한 제 4실시예에 대해 설명한다.
제 2도(a)~제 2도(c)에 도시한 제 1실시예에서는 소자분리절연막(3)으로서 선택산화법에 의해 형성한 피일드 절연막을 이용했다. 그런, 소자분리는 이 수다네 한정시킬 필요는 없다. 즉, 제 10도(a)~제 10도(c)는 실리콘기판(1)에 예컨대 0.7㎛정도의 깊이의 도랑을 형성한 후, 소자분리용 퇴적절연막(18)을 매립한 도랑형 소자분리를 이용하는 실시예를 나타내고 있다. 소자분리절연막으로서는, SiO2막 또는 논도우프 폴리실리콘막 또는 그들을 조합시킨 다층막 등을 이용할 수 있다. 이들의 소자분리법을 이용하면, 소자분리형상이 평탄하기 때문에, 기판(1)상에 형성된 층의 가공이 매우 용이해 진다. 또 MOS FET의 도랑을 소자분리막상에도 뚫어서 게이트전극(10)을 완전히 또는 그 일부를 소자분리막중에 매립하면, 평탄성이 보다 향상되고, 더욱이 가공성이 향상된다. 더욱이, MOS FET의 챈널폭방향[제 10도(c) 참조]에 있어서, MOS FET의 도랑의 측면을 이 소자분리절연막(18)으로 분리할 수 있기 때문에, 종래 p+챈널 스톱퍼층(2)만으로 억제하고 있던 기생챈널을 완전히 억제할 수 있어 소자의 신뢰성이 현저하게 향상된다.
다음에는 제 11도에 도시한 본 발명의 제 5실시예를 설명한다.
제 2도(a)~제 2도(c)에 도시한 제 1실시예에서는 n-형 영역(5a, 5b)과 n+형 영역(12a, 12b)은 인접해서 기판(1)의 표면영역에 형성되어 있지만, 제 11도에 도시한 제 5실시예에서는 n+형 영역(12a, 12b)의 확산깊이를 얕게 해서 n+형 영역(12a, 12b)의 아랫부분 전체가 n-형 영역(5a, 5b)에 의해 덮여지도록 하고 있다. 이와 같이 함으로써, 보다 얕은 접합을 실현할 수 있어서도 반도체장치의 특성이 도랑의 깊이 d의 영향을 받기 어렵게 된다.
다음에는 제 12도에 도시한 본 발명의 제 6실시예에 대해 설명한다.
제 2도(a)~제 2도(c)에 도시한 제 1실시예에서는 소오스 및 드레인영역을 n+형 영역과 n-형 영역의 농도가 다른 불순물영역에 의해 구성했지만, 제 12도에 도시한 제 6실시예에서는 소오스 및 드레인영역을 n형 또는 n-형 영역(5a, 5b)만으로 구성하고, 이들 n형 또는 n-형 영역(5a, 5b)과 내부배선층(15)의 접속저항을 낮추기 위해 그들 영역(5a, 5b)과 내부배선층(15)의 접속저항을 낮추기 위해 그들 영역(5a, 5b)의 표면에 티타늄 실리사이드, 몰리브덴 실리사이드 또는 텅스텐 실리사이드로 이루어진 도전층(20)을 형성해도 좋다. 이 도전층(20)은 게이트전극(10)의 윗면에 형성해도 좋다. 도전층(20)을 형성하기 위한 공정은 제 3도(c)에 도시한 공정일 때에 실행해도 좋다. 즉, 소오스 및 드레인영역을 선택적으로 노출시킨 후에 티탄이나 텅스텐, 몰리브덴 등의 고융점금속을 퇴적하고, 밑바탕 실리콘과 열처리 합금화해서 실리사이드를 형성하며, 합금화되지 않은 금속을 에칭·제거함으로써 행한다. 제 12도에서는 게이트전극(10)을 패턴형성한 후, 통상 사용되고 있는 CVD SiO2막(19)의 게이트전극(10)으로의 전면적인 RIE법을 이용한 측벽잔류공정을 이용하여 게이트전극(10)의 측벽에 절연막(19)을 남기고, 상술한 방법에 의해 티탄 실리사이드나 텅스텐 실리사이드를 형성하고 있다. 한편, 열처리 합금화에 의한 실리사이드 대신에 선택CVD법에 의해 텅스텐층 등을 형성해도 좋다.
또, 이상의 실시예에서는 모두 n챈널 MOS FET에 대해 설명했지만, p챈널 MOS FET에 대해서도 완전히 동일하고, 불순물 또는 기판의 도전형을 바꿈으로써 대응할 수 있는 것을 말할 필요도 없다. p챈널 MOS FET의 제조공정을 제 7실시예로서 제 13도(a)~제 13도(c)에 도시한다.
제 14도(a)~제 14도(c)와 제 15도(a)~제 15도(d)는 본 발명의 제 8실시예를 각각 도시한 도면이다.
제 14도(a)~제 14(c)는 게이트전극(10)의 상단부를 기판(1)상에 돌출시키지 안혹 도랑내에 완전히 매립한 실시예를 나타낸다. 이와 같이 함으로써, 단차(段差)를 감소시켜서 평탄성을 향상시키고, 상층의 가공을 보다 용이하게 할 수 있다. 제 14도(c)에 나타낸 것처럼, 도랑의 가공시에 소자분리절연막(3)도 에칭해서 도랑을 형성해 놓고, 게이트전극(10)을 소자분리절연막(3)상의 도랑에 매립하도록 하고 있다.
제 15도(a)~제 15도(d)에 제조공정을 도시한 바와 같이, 열산화막(4)과 CVD Si3N4막(6a) 및 CVD SiO2막(6a)에 포토리소그라피법에 의해 도랑이 형성되고, 이때 게이트전극 연재부의 소자분리절연막도 에칭된다[제 15도(a)]. 그후, 제 2도(a)~제 2도(c)와 마찬가지로 챈널영역에 이온을 주입하고, 게이트산화를 행한 다음[제 15도(b)], 게이트 폴리실리콘을 퇴적한다. 이어서 폴리실리콘으로 불순물을 도우프한 다음, 레지스트(도시하지 않음)를 도포하고 전면을 에치백하여 도랑부에 매립한다[제 15도(c)]. 그런 다음, CVD SiO2막(6b)과 Si3N4막(6a) 및 열산화막(4)에 RIE를 실시하여 폴리실리콘층(10)의 측벽에 CVD절연막(19)을 남기고, 이어서 n+형 불순물층(12a, 12b)을 이온주입법에 의해 형성한다[제 15도(d)].
도랑은 게이트 접속부의 중앙에 있어서 대지를 남기도록 형성되는데, 도랑을 모두 동일한 폭으로 형성하여 폴리실리콘이 평탄하게 남게 하고 있다.
제 16도(a)~제 16도(d)는 열산화막(4)과 CVD SiO2막(6c)을 형성한 다음에 도랑을 형성하고, 더욱이 CVD SiO2막(6d)을 퇴적해서 전면 RIE에 의해 측벽에 SiO2막(6e)을 남기며, 더 나아가서 에칭하여 도랑을 뚫고 측벽잔류막을 남긴 채로 게이트산호를 행하도록 한 제 9실시예이다.
이상 본 발명을 각각의 실시예별로 설명했지만, 본 발명은 이에 한정되는 것은 아니다.
구조상으로도 여러가지의 변형이 가능한 바, 예컨대 챈널영역의 p형 불순물층도 도랑의 바닥부분에만 존재할 필요는 없고, 예컨대 도랑의 깊이의 중간정도까지 침투시켜도 좋다.
또 챈널바닥부분의 p형 층도 이온주입법에 의해 형성하는 것 외에 다른 p형 기판상에 p-형 에피택셜층을 형성해서 p형 기판에 도달하도록 혹은 더 깊게 게이트 도랑을 형성해도 좋다. 또, n+층의 Xj를 n-층의 Xj보다 얕게 하면서 n+층이 도랑의 측벽에 도달하는 구조라도 좋다.
한편, 각 영양의 불순물농도로 예시한 것 외의 값이어도 좋은 바, 예컨대 p-형 기판(또는 웰)은 1×1015~1×1017㎝-3, 챈널의 p형 불순물층은 1×1016~5×1017㎝-3, 소오스 및 드레인의 n-형 불순물층은 1×1018~1×1020㎝-3, n+형 불순물층은 1×1020~1×1020㎝-3으로부터 선택할 수 있다.
그 이외에도 본 발명은 그 취지를 이탈하지 않는 범위에서 여러가지로 변형하여 실시할 수 있다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 의하면, 종래의 MOS FET가 지니고 있는 문제점을개선해서 드레인내압과 전륙두동능력이 우수하고, 신뢰성이 높은 MOS FET를 구현할 수 있다.

Claims (18)

  1. 제 1도전형의 반도체기판(1)과, 이 반도체기판의 소자영역에 설치된 도량내에 매립된 게이트전극(10), 이 게이트전극의 양측의 상기 반도체기판의 표면영역에 각각 형성된 제 2도전형의 제 1소오스영역(5a)및 제 1드레인영역(5b), 상기 게이트전극의 양측의 상기 반도체기판의 표면영역에 그 게이트전극으로부터 이격함과 더불어 상기 제 1소오스영역 및 제 1드레인 영역에 각각 인접하며 상기 제 1소오스영역 및 제 1드레인영역보다 고농도로 형성된 제 2소오스영역(12a) 및 제 2드레인영역(12b)을 구비한 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서, 상기 도랑의 내면에 게이트절연막(9)을 더 구비한 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서, 상기 도랑의 바닥부분에 상기 반도체기판(1)보다 불순물농도가 높은 제 1도전형의 불순물영역(8)을 더 구비한 것을 특징으로 하는 반도체장치.
  4. 제 1항 또는 제 2항에 있어서, 상기 게이트절연막(9)은 상기 반도체기판(1)상에 연장되게 형성되고, 상기 게이트전극의 상부는 그 게이트절연막의 상기 반도체기판상으로 연장되어 있는 부분들 사이에 두고 상기 제 1소오스영역(5a) 및 제 1드레인영역(5b)상에 연장되게 형성되며, 그 단부는 상기 제 2소오스영역(12a) 및 제 2드레인영역(12b)의 상기 도랑측의 단부와 일치하고 있는 것을 특징으로 하는 반도체장치.
  5. 제 4항에 있어서, 상기 게이트절연막(9)중 상기 반도체기판(1)상에 연장되어 있는 부분의 두께가 상기 도랑의 녀면에 형성된 부분의 두께보다 두꺼운 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 게이트전극(10)의 상부 측벽에 절연막(6)이 형성되어 있고, 그들의 단부는 상기 제 2소오스영역(12a) 및 제 2드레인영역(12b)의 상기 도랑측의 단부와 일치하고 있는 것을 특징으로 하는 반도체장치.
  7. 제 1항에 있어서, 상기 제 1소오스영역(5a) 및 제 1드레인영역(5b)의 확산깊이가 상기 제 2소오스영역(12a) 및 제 2드레인영역(12b)의 확산깊이와 거의 동일한 것을 특징으로 하는 반도체장치.
  8. 제 1항에 있어서, 상기 제 1소오스영역(5a) 및 제 1드레인영역(5b)의 확산깊이가 상기 제 2소오스영역(12a) 및 제 2드레인영역(12b)의 확산 깊이보다 깊은 것을 특징으로 하는 반도체장치.
  9. 제 1항에 있어서, 상기 도랑의 측벽의 상기 게이트절연막(9)에 인접해서 상기 도랑 바닥부분의 영역보다 드레숄드전압이 낮은 영역을 더 구비한 것을 특징으로 하는 반도체장치.
  10. 제 1항에 있어서, 상기 소자영역을 분리하기 위한 피일드절연막(3)을 더 구비하고, 이 피일드절연막의 바닥부분에는 상기 도랑의 바닥부분에 형성된 반도체영역(8)에 인접해서 챈널스톱영역(2)이 형성되어 있는 것을 특징으로 하는 반도체장치.
  11. 제 1항에 있어서, 상기 반도체기판(1)의 불순물농도가 1×1015~1×1017㎝-3인 것을 특징으로 하는 반도체장치.
  12. 제 1항에 있어서, 상기 도랑의 바닥부분에 형성된 반도체영역(8)의 불순물농도가 1×1015~1×1017㎝-3인 것을 특징으로 하는 반도체장치.
  13. 제 1항에 있어서, 상기 제 1소오스영역(5a) 및 제 1드레인영역(5b)의 불순물농도가 1×1018~1×1020㎝-3인 것을 특징으로 하는 반도체장치.
  14. 제 1항에 있어서, 상기 제 2소오스영역(12a) 및 제 2드레인영역(12B)의 불순물농도가 1×1018~1×1020㎝-3인 것을 특징으로 하는 반도체장치.
  15. 제 1도전형의 반도체기판(1)과, 이 반도체기판의 소장영역에 설치된 도랑내에 매립된 게이트전극(10)과, 이 게이트전극의 양측의 상기 반도체기판의 표면영역에 각각 형성된 제 2도전형의 소오스영역(5a) 및 드레인영역(5b)과, 상기 소오스영역 및 드레인영역상에 각각 형성된 고융점금속의 실리사이드로 이루어진 제 1도전막(20) 및 제 2도전막(20)을 구비한 것을 특징으로 하는 반도체장치.
  16. 반도체기판에 피일드절연막(3)을 형성하는 공정과, 이 피일드절연막에 의해 분리된 반도체기판의 표면영역에 제 2도전형의 불순물영역(5)을 형성하는 공정, 상기 불순물영역을 관통하는 도랑을 형성하는 공정, 상기 도랑의 바닥부분에 제 1도전형의 불순물을 도입하는 공정, 상기 도랑에 도전성 물질을 매립해서 게이트전극(10)을 형성하는 공정 및, 불순물영역중 상기 게이트전극으로부터 이격된 영역에 제 2도전형의 불순물을 도입해서 소오스영역(5a, 12a) 및 드레인영역(5b, 12b)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 16항에 있어서, 상기 불순물영역(5)중 게이트전극으로부터 이격된 영역으로 제 2도전형의 불순물을 도입하는 공정은, 상기 불순물영역의 표면상에 연장되어 있는 게이트전극(10)을 마스크로 이용하여 실시되는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 16항에 있어서, 상기 불순물영역(5)중 게이트전극(10)으로부터 이격된 영역으로 제 2도전형의 불순물을 도입하는 공정은, 상기 게이트전극 상부의 측벽에 형성된 절연막을 마스크로 이용하여 실시되는 것을 특징으로 하는 반도체장치의 제조방법.
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