JP2519541B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁体基板上の半導体層に形成されたMOS（M
etal Oxide Semiconductor）型電界効果トランジスタ
（以下、「SOI−MOSFET」と略称する）に関し、特に、
ソース・ドレイン間の耐圧の改善に関するものである。

〔従来の技術〕

第８図は従来のSOI−MOSFETを示す断面図である。シ
リコン基板（１）上に絶縁体層（２）が形成されてお
り、絶縁体層（２）上にシリコン層（３）が形成されて
いる。シリコン層（３）内において、低いｐ型不純物濃
度（たとえば、10¹⁶〜10¹⁷atoms/cm³）を有するチヤン
ネル領域（６）が形成されており、高いｎ型不純物濃度
（たとえば10¹⁹〜10²¹atoms/cm³）を有するソース領域
（７）とドレイン領域（８）がそれぞれチヤンネル領域
（６）の一方側と他方側に接して形成されている。

チヤンネル領域（６）上にはゲート誘電体薄膜（以
下、ゲート絶縁膜と称す）（４）が形成されており、ゲ
ート絶縁膜（４）上にゲート電極（５）が形成されてい
る。シリコン層（３）とゲート電極（５）とは層間絶縁
膜（９）によつて覆われている。層間絶縁膜（９）には
コンタクトホール（10a），（10b）が開けられ、それぞ
れのコンタクトホール（10a），（10b）に対応する導電
体、この場合、ソース電極（11），ドレイン電極（12）
が形成されている。

以上のように構成されたSOI−MOSFETにおいて、ゲー
ト電極（５）に正の電圧を印加するとき、ｐ型のチヤン
ネル領域（６）の上層部にｎ導電型のキヤリア（電子）
が誘引され、その上層部はソース領域（７）およびドレ
イン領域（８）と同じｎ導電型に反転させられる。した
がつて、ソース領域（７）とドレイン領域（８）との間
で電流が流れることが可能となる。また、チヤンネル領
域（６）の上層部に誘引されるｎ型キヤリアの濃度はゲ
ート電圧によつて変化するので、チヤンネル領域（６）
を流れる電流量をゲート電圧によつて制御することがで
きる。これがMOSFETの動作原理である。

〔発明が解決しようとする課題〕

従来のSOI−MOSFETは以上のように構成されており、
シリコン層（３）が比較的厚い（たとえば、約500Å厚
さ）場合、ゲート電圧を印加してSOI−MOSFETを動作状
態にするとき、ドレイン領域（８）からチヤンネル領域
（６）内に延びた空乏層がソース領域（７）にまで届く
ことがある。空乏層がソース領域（７）にまで届けば、
ソース領域（７）とチヤンネル領域（６）との間の電気
的障壁が低下し、またゲート電極（５）で制御できない
比較的深い領域のポテンシヤルが上昇し、それによつて
チヤンネル電流が急激に増加する現象、いわゆるパンチ
スルー現象が生じる。このパンチスルー現象は、ソース
・ドレイン間の耐圧を低下させることになる。

また、ソース・ドレイン間に印加される電圧が高いと
き、チヤンネル領域（６）内でキヤリアが高速に加速さ
れる。チヤンネル領域（６）内で加速されたキヤリアは
ドレイン領域（８）の近傍で衝突電離によつて電子と正
孔のベアを発生させる。この発生した電子はn⁺型のドレ
イン領域（８）に流れ込む。しかし、正孔はチヤンネル
領域（６）内に蓄積されて電位を上昇させるので、チヤ
ンネル電流を増加させ、ドレイン電圧とドレイン電流と
の関係を表わす電気特性上に好ましくないキンク効果を
生じさせる。このキンク効果は、たとえばIEEE Electr
on Device Letter.Vol.9,No.2,pp.97−99,1988において
述べられている。

一方、非常に薄い（たとえば、500Å〜1500Åの厚
さ）シリコン層（３）を有する薄膜SOI−MOSFETは、厚
いシリコン層（３）を有する通常のSOI−MOSFETに比べ
て優れた特性を有している。たとえば、その薄いチヤン
ネル領域（６）はゲート電極（５）に電圧を印加するこ
とによつて全体が空乏層化され、また電位もゲート電極
（５）により制御されるため、前述のバンチスルー現象
やキンク効果が消失する。また、ゲート長さが短いとき
に、ゲートしきい値電圧が異常に低くなるシヨートチヤ
ンネル効果も低減される。

しかし、チヤンネル領域（６）全体が完全に空乏層化
されるとき、チヤンネル領域（６）内のポテンシヤル
が、通常のMOSFETにおける場合より高くなる。したがつ
て、ソース領域（７）とチヤンネル領域（６）との間の
電気的障壁が低くなる上、前述の衝突電離によつて生じ
た正孔がチヤンネル領域（６）内に一時的に蓄積されれ
ば、チヤンネル領域（６）内のポテンシヤルがさらに上
昇し、ソース領域（７）からチヤンネル領域（６）内に
電子が急激に注入される。すなわち、薄膜SOI−MOSFET
においても、ソース・ドレイン間の耐圧が低くなりやす
いという問題点がある。

以上のような問題点に鑑み、本発明の目的は、ソース
・ドレイン間の耐圧が改善されたSOI−MOSFETを提供す
ることである。

〔課題を解決するための手段〕

上記課題を解決する本発明の半導体装置は、絶縁基体
と、この絶縁基体上に形成された半導体層と、この半導
体層上にゲート誘電体薄膜を介して形成された、両側端
を有するゲート電極と、このゲート電極を両側端側から
挟む位置の、半導体層表面から所定の深さにかけて形成
された下層ソース領域および下層ドレイン領域と、半導
体層表面の、少なくとも下層ソース領域および下層ドレ
イン領域との間の挟まれた領域に形成されたチャンネル
領域と、下層ソース領域および下層ドレイン領域の半導
体層表面上に、ゲート電極とは絶縁膜を介して形成さ
れ、不純物がドープされたエピタキシャル層からなる上
層ソース領域および上層ドレイン領域とを備えている。

また、請求項２に記載の本発明の半導体装置は、上記
請求項１に記載の構成に加えて、ソース電極をさらに備
え、チャンネル領域は、半導体層中のゲート電極の下方
の領域と下層ソース領域および下層ドレイン領域の下方
の領域とにかけて形成されており、ソース電極は、上層
ソース領域、下層ソース領域およびその下方のチャンネ
ル領域にかけて開孔されたコンタクト孔内に形成される
ことにより、上層ソース領域、下層ソース領域およびチ
ャンネル領域に接続されている。

［作用］ 請求項１に記載の本発明の構成によれば、半導体層上
に上層ソース領域および上層ドレイン領域を有すること
により、半導体層中の下層ソース領域および下層ドレイ
ン領域の厚さを比較的薄く形成したとしても、上層、下
層を合わせたソース／ドレイン領域の厚さを、MOSトラ
ンジスタの特性上要求される十分に低い電気抵抗が得ら
れる程度に確保することができる。また、たとえばゲー
ト電極の両側端に側壁絶縁膜を異方性エッチングによっ
て形成する場合に、半導体層がオーバーエッチングされ
て、下層ソース領域および下層ドレイン領域が薄くなっ
てしまったとしても、上層ソース領域および上層ドレイ
ン領域の存在によって、やはり上層、下層を合わせたソ
ース／ドレイン領域の厚さを、MOSトランジスタの特性
上要求される十分に低い電気抵抗が得られる程度に確保
することができる。

請求項２に記載の本発明の半導体装置によれば、上層
ソース領域、下層ソース領域およびチャンネル領域に接
続されたソース電極をさらに備えることにより、ソース
電極がチャンネル領域とも接続されていて基板電極をも
兼ねることになるため、半導体層において衝突電離によ
って発生した余剰キャリアが、このソース電極により容
易に引き抜かれる。

また、半導体層上に上層ソース領域および上層ドレイ
ン領域を有する結果として、半導体層中の下層ソース領
域および下層ドレイン領域の厚さを比較的薄く形成する
ことができる結果、半導体層の厚さが一定の場合に、下
層ソース領域および下層ドレイン領域の下方のチャンネ
ル領域の厚さを比較的大きくすることができるため、チ
ャンネル領域の横断面積が大きくなり、その結果チャン
ネル領域のキャリアの流れに対する抵抗を低減すること
ができる。

〔発明の実施例〕

以下、本発明に関連する半導体装置の構造および製造
方法と、本発明の実施例について、図面に基づいて説明
する。なお、従来の技術の説明と重複する部分は、適宜
その説明を省略する。第１図は本発明に関連するSOI−M
OSFETの一つの構造を示す断面図である。図において、
（１），（２），（４），（５）および（９）は従来の
ものと同じものである。（20）は絶縁体層（２）上の第
１のシリコン層であり、この第１のシリコン層（20）の
上部側におけるゲート電極（５）の両側に形成された高
いｎ型不純物濃度を有する第１のソース領域（23），第
１のドレイン領域（24）と、これら第１のソース領域
（23），第１のドレイン領域（24）の下部における外方
側にそれぞれ形成された高いｐ型不純物濃度を有する第
２のチヤンネル領域（22）（22）と、これら第１のソー
ス領域（23），第１のドレイン領域（24）および第２の
チヤンネル領域（22）（22）の内央部に形成された、低
いｐ型不純物濃度を有する第１のチヤンネル領域（21）
とからなつている。（25）は層間絶縁膜（９）のソース
領域（23）側の一部を露出させるように絶縁体（２）の
主面部の一部にわたり開孔された第１のコンタクト孔、
（26）は層間絶縁膜（９）の、第１のドレイン領域（2
4）の主面部の一部を露出させるように開孔された第２
のコンタクト孔である。（27）は第１のコンタクト孔を
介して第１のソース領域（23），第２のチヤンネル領域
（22）と接続され、かつ絶縁体層（２）とも接続される
一方の導電体となるソース電極であり、この場合、第１
のソース電極（27）と基板電極との性能を併せ持つもの
である。（28）は第２のコンタクト孔（26）を介して第
１のドレイン領域（24）と接続される他方の導電体とな
るドレイン電極である。

このように構成されるSOI−MOSFETは次のようにして
形成される。これを第２図に基いて説明する。

まず、シリコン基板（１）の主面上に絶縁体層（２）
を所定厚さに形成した後、この上に第１のシリコン層と
なる層（32）を形成する。この後、第１のシリコン層と
なる層（32）にｐ型不純物、この場合、ボロンをイオン
注入（31）する。これにより、第１のチヤンネル領域と
なるべき領域が形成される。この領域は、例えば、10⁶
〜10¹⁷atoms/cm³の不純物濃度に形成される（第２図
（ａ））。

次に、第１のシリコン層となる層（32）上にシリコン
酸化膜（33）を全面に形成した後、この上にレジスト
（34）を形成する。フオトリソグラフイ技術により、レ
ジスト（34）をパターン化し、続いて、これをマスクに
シリコン酸化膜（33）にエツチングを施し、選択的に除
去する。この後、第１のシリコン層となる層（32）にｐ
型不純物、この場合、ボロンをイオン注入（35）してｐ
型不純物領域（36）を形成する（第２図（ｂ））。

次に、レジスト（34）をアツシング法等により除去し
た後、シリコン基板（１）を所定温度で熱処理する。こ
れにより、ｐ型不純物領域（36）の不純物が活性化さ
れ、その境界面がシリコン酸化膜（33）の端面より内側
に入り込み拡散層となる。この拡散層は、第２のチヤン
ネル領域（22）となるものであり、不純物濃度が、例え
ば、10¹⁹〜10²⁰atoms/cm³に形成される（第２図
（ｃ））。

次に、シリコン酸化膜（33）をマスクに、異方性の特
性を有する反応性イオンエツチング（以下、RIEと称
す）により第１のシリコン層となる層（32）を選択的に
除去する（第２図（ｄ））。

次に、マスクとなつたシリコン酸化膜（33）をエツチ
ング除去した後、第１のシリコン層となる層（32）を覆
うように全面にシリコン酸化膜を形成し、さらにその上
の全面に、例えば多結晶シリコン膜を形成する。この
後、フオトリソグラフイ技術により多結晶シリコン膜を
パターン化し、次いで、これをマスクに下地のシリコン
酸化膜をRIE等により選択的にエツチング除去する。こ
れにより第１のシリコン層となる層（32）上の内央部に
ゲート絶縁膜（４）と、その上にゲート電極（５）が形
成される（第２図（ｅ））。

次に、シリコン基板（１）の上方より、ｎ型不純物こ
の場合、ヒ素をイオン注入（37）した後、これを活性化
してｎ型拡散層を形成する。この拡散層は、第１のソー
ス領域（23），第１のドレイン領域（24）となるもので
あり、不純物濃度が例えば、10¹⁹〜10²¹atoms/cm³に形
成される。ここで、第１のソース領域（23），第１のド
レイン領域（24）が形成されることにより、第１のチヤ
ンネル領域（21）および第２のチヤンネル領域（22）
（22）の各領域が規定され、第１のシリコン層（20）が
形成されることになる（第２図（ｆ））。

次に、ゲート電極（５），第１のシリコン層（20）を
覆うように、シリコン基板（１）上の全面に層間絶縁膜
（９）を所定膜厚に形成する。続いて、これをフオトリ
ソグラフイ技術によりパターン化し、第１のコンタクト
孔（25），第２のコンタクト孔（26）を形成する。ここ
で、第１のコンタクト孔（25）は、第１のソース領域
（23）の外端面，第２のチャンネル領域（22）の側面が
露出するように絶縁体層（２）の主面の一部にわたり開
孔され、また、第２のコンタクト孔（26）は第１のドレ
イン領域（24）の主面の一部が露出するように開孔され
る（第２図（ｇ））。

次に、第１のコンタクト孔（25），第２のコンタクト
孔（26）を埋めるように層間絶縁膜（９）上の全面に導
電体層となる膜、この場合、多結晶シリコン膜を所定膜
厚に形成する。続いて、これをフオトリソグラフイ技術
によりパターン化する。これにより第１のコンタクト孔
（25）を介して第１のソース領域（23），第２のチヤン
ネル領域（22），絶縁体層（２）と接合されたソース電
極（27）が形成され、また、ドレイン電極（24）と接合
されたドレイン電極（28）が形成される。図示左側の第
２チヤンネル領域（22）は、ソース電極（27）と第１の
チヤンネル領域（21）とのオーミツク的な電気接合を得
るために設けている（第２図（ｈ））。

このようにして、SOI−MOSFETが完成される。このSOI
−MOSFETの動作は、基本的には従来の技術に示すものと
同じであるので、その説明は省略する。この構造におけ
る動作では、第１のチヤンネル領域（21）において衝突
電離により発生した正孔は、速に第２のチヤンネル領域
（22）からソース電極（27）に引き抜かれ、第１のシリ
コン層（20）が厚い場合に生じやすいキンク効果や、薄
い場合に生じやすいソース・ドレイン間耐圧の低下とい
つたことが防止されることになる。

第３図は、本発明に関連するSOI−MOSFETの他の構造
を示す断面図である。このものは、第１図に示すものの
第２のチヤンネル領域（22）（22）に相当する第４のチ
ヤンネル領域（42）（42）が、それぞれ第１のソース領
域（23），第１のドレイン領域（24）の内央側の境界部
にまで延びており、それらの間に第３のチヤンネル領域
（41）を有する構造になつている。このものの第２のシ
リコン層（40）が薄く、例えば、1000Å程度の場合、第
１図のものでは第１のソース領域（23），第１のドレイ
ン領域（24）が第１のシリコン層（20）の下端部まで達
してしまうおそれがあるが、高不純物濃度の第３のチヤ
ンネル領域（42）（42）を、第２のソース領域（43），
第２のドレイン領域（44）の下部側のほぼ全面に形成さ
せることにより、それと逆導電型のチヤンネル領域を第
２のシリコン層（40）の端部にまで延設させることがで
きる。

第４図は、本発明の一実施例のSOI−MOSFETの構造を
示す断面図である。このものは、第３のシリコン層（5
0）上に、それぞれ第３のソース領域（53），第３のド
レイン領域（54）と接合される第４のソース領域（5
5），第４のドレイン領域（56）を有し、ゲート電極
（５）および第３のシリコン層（50）のドレイン側の側
壁部にサイドウオール（57）（57）を有する構造となつ
ている。

このものは、第５図に示す工程のように形成される。

まず、シリコン基板（１）の主面上に絶縁体層（２）
を所定厚さに形成した後、この上に第３のシリコン層と
なる層（61）を形成する。この後、第３のシリコン層と
なる層（61）にｐ型不純物、この場合、ボロンをイオン
注入（図示省略）する。これにより第５のチヤンネル領
域（51）となるべき領域が形成される。この領域は、例
えば、10¹⁶〜10¹⁷atoms/cm³の不純物濃度に形成され
る。次いで、第３のシリコン層となる層（61）がフオト
リソグラフイ技術によりパターン化される。続いて、第
３のシリコン層となる層（61）上にシリコン酸化膜，多
結晶シリコン膜，シリコン窒化膜をそれぞれ所定膜厚に
形成し、さらにその上にレジストを形成する。フオトリ
ソグラフイ技術により、パターン化したレジスト（63）
を形成し、続いて、このレジスタパターン（63）をマス
クに、例えば、RIEにより下地のシリコン窒化膜，多結
晶シリコン膜，シリコン酸化膜を順次選択的にエツチン
グ除去する。これにより、上にパターン化されたシリコ
ン窒化膜（63）を有するゲート電極（５），ゲート絶縁
膜（４）が形成される（第５図（ａ））。

次に、シリコン基板（１）の上方よりｐ型不純物、こ
の場合、ボロン、ｎ型不純物、この場合、ヒ素をそれぞ
れ所定条件にて順次イオン注入（図示省略）する。この
とき、ｎ型不純物領域が浅く、ｐ型不純物領域が深くな
るように形成させる。この後、マスクとなつたレジスト
（63）をアツシング法等により除去し、シリコン基板
（１）を所定温度で熱処理し、それぞれｐ型,n型の拡散
層を形成する。このｎ型拡散層が第３のソース領域（5
3），第３のドレイン領域（54）となるものであり、10
¹⁸〜10¹⁹atoms/cm³の不純物濃度に形成される。これら
の下部は高いｐ型不純物濃度、例えば、10¹⁹〜10²⁰atom
s/cm³を有する第６のチヤンネル領域（52）が形成され
る。また、第３のソース領域（53），第３のドレイン領
域（54），第６のチヤンネル領域（52）（52）に挾まれ
た領域に第５のチヤンネル領域（51）が形成される。こ
こで、これらからなる第３のシリコン層（50）が形成さ
れる（第５図（ｂ））。

次に、ゲート電極（５）部，第３のシリコン層（50）
の露出部を覆うようにCVD法等により、シリコン酸化膜
を所定膜厚に形成する。この後、異方性の特性を有する
RIEにより、シリコン酸化膜に全面エツチングを施す。
シリコン窒化膜（62），第３のシリコン酸化膜（50）の
各主面が露出するようにエツチング除去すると、シリコ
ン酸化膜の膜厚の差により、ゲート電極（５），ゲート
絶縁膜（４）の側壁部および第３のシリコン層（50）の
側壁部にサイドウオール（57）（57）が形成される（第
５図（ｃ））。

次に、シリコン基板（１）を選択エピタキシヤル処理
する。これにより、シリコンが露出している第３のソー
ス領域（53），第３のドレイン領域（54）の主面部に選
択的にエピタキシヤル成長され、それぞれ第４のソース
領域（55），第４のドレイン領域（56）が形成される。
これら領域（56）（56）は、不純物濃度が、例えば、10
¹⁹〜10²¹atoms/cm³に形成される。この後、選択エピタ
キシヤル処理時、ゲート電極（５）の主面部の耐酸化性
膜として働いたシリコン窒化膜（62）を除去する（第５
図（ｄ））。

次に、ゲート電極（５），第３のシリコン膜（50）を
覆うように層間絶縁層（９）を所定膜厚に形成し、これ
をフオトリソグラフイ技術により選択的に除去し、第３
のコンタクト孔（58），第４のコンタクト孔（59）を形
成する。この第３のコンタクト孔（58）は、第４のソー
ス領域（55）の外側端部，第３のソース領域（53）の側
面部，第６のチヤンネル領域（52）の側面部おそび絶縁
体層（２）の主面の一部が露出されるように開孔され、
また、第４のコンタクト孔（59）は、第４のドレイン領
域（56）の主面の一部が露出されるように開孔される。
この後、第３のコンタクト孔（58），第４のコンタクト
孔（59）を埋めるように、層間絶縁膜（９）上に導電体
層となる膜、例えば、多結晶シリコン膜を所定膜厚に形
成し、これをパターン化して選択的に除去することによ
り導電体層、この場合、ソース電極（27），ドレイン電
極（28）が形成される。このソース電極（27）は、第４
のソース領域（55），第３のソース領域（53），第６の
チヤンネル領域（52）に接合されるとともに、絶縁体層
（２）に接合されており、ドレイン電極（28）は、第４
のドレイン領域（56）に接合される（第５図（ｅ））。

このような構造のSOI−MOSFETによれば、半導体層と
して第３のシリコン層（50）上に上層ソース領域として
の第４のソース領域（55）および上層ドレイン領域とし
ての第４のドレイン領域（56）を有することにより、第
３のソース領域（53）および第３のドレイン領域（54）
の厚さを比較的薄く形成したとしても、上層、下層を合
わせたソース／ドレイン領域の厚さを、MOSトランジス
タの特性上要求される十分に低い電気抵抗が得られる程
度に確保することができる。また、ゲート電極（５）の
両側端に側壁絶縁膜（57）を異方性エッチングによって
形成する場合に、第３のシリコン層がオーバーエッチン
グされて、第３のソース領域（53）および第３のドレイ
ン領域（54）の厚さが薄くなってしまったとしても、第
４のソース領域（55）および第４のドレイン領域（56）
の存在によって、やはり上層、下層を合わせたソース／
ドレイン領域の厚さを、MOSトランジスタの特性上要求
される十分に低い電気抵抗が得られる程度に確保するこ
とができるため、そのようなオーバーエッチングに対す
る十分なマージンが確保されて、エッチングの終点制御
に対する厳しさを緩和することもできる。

また、本実施例の構造によれば、ソース電極（27）が
第３のコンタクト孔（58）に形成されて、第６のチャン
ネル領域（52）と接続されていることにより、ソース電
極が基板電極をも兼ねることになるため、半導体層にお
いて衝突電離によって発生した余剰キャリアが、このソ
ース電極により容易に引き抜かれることが可能である。
これによって、キンク効果やソース・ドレイ間耐圧の劣
化を招くことが回避される。

第６図は、本発明に関連するSOI−MOSFETのさらに他
の構造を示す断面図である。このものは、第１図に示す
第１のシリコン層（20）における第２のチヤンネル領域
（22）が、第１のソース領域（23）の下には形成される
が、第１のドレイン領域（24）の下には形成されない第
４のシリコン層（60）となる構造を有するものである。

また第７図は、本発明に関連するSOI−MOSFETのさら
に他の構造を示す断面図である。このものは第３図に示
す第２のシリコン層（40）における第４のチヤンネル領
域（42）が、第２のソース領域（43）の下には形成され
るが、第２のドレイン領域（44）の下には形成されない
第５のシリコン層（70）となる構造を有するものであ
る。

これら第６図および第７図の構造のものにおいても、
上記と同様の効果を有するものとなる。

なお、上記実施例の説明において、シリコン層（2
0），（40），（50），（60），（70）内に形成される
チヤンネルがｎチヤンネルであるｎチヤンネル型MOSFET
について述べたが、これに限定されるものでなく、それ
ぞれ導電型を変えることによりｐチヤンネル型MOSFETを
形成させることができ、この場合にも上記と同様の効果
を奏するものである。

〔発明の効果〕 以上説明したように、請求項１に記載の本発明の構成
によれば、半導体層上に上層ソース領域および上層ドレ
イン領域を有することにより、上層、下層を合わせたソ
ース／ドレイン領域の厚さを、MOSトランジスタの特性
上要求される十分に低い電気抵抗が得られる程度に確保
し易くなり、また、たとえばゲート電極の両側端に側壁
絶縁膜を異方性エッチングによって形成する場合におけ
るオーバーエッチングに対する十分なマージンが確保さ
れて、エッチングの終点制御に対する厳しさを緩和する
こともできる。

請求項２に記載の本発明の半導体装置によれば、ソー
ス電極がチャンネル領域とも接続されていて基板電極を
も兼ねるため、半導体層において衝突電離によって発生
した余剰キャリアが、このソース電極により容易に引き
抜かれることが可能となり、これによって、キンク効果
やソース・ドレイン間耐圧の劣化を招くことが回避され
る。

また、チャンネル領域のキャリアの流れに対する抵抗
を低減することができることと、ソース電極がチャンネ
ル領域に接続されていることとの相乗効果によって、上
述した余剰キャリア引き抜きの作用をさらに顕著なもの
にし、SOI−MOSFETの特性をさらに向上させることがで
きるという特有の効果を奏する。

【図面の簡単な説明】 第１図は本発明の第１の実施例のSOI−MOSFETの構造を
示す断面図、第２図（ａ）〜（ｈ）は第１図に示すもの
の製造工程を示す断面図、第３図は本発明の第２の実施
例のSOI−MOSFETの構造を示す断面図、第４図は本発明
の第３の実施例のSOI−MOSFETの構造を示す断面図、第
５図（ａ）〜（ｅ）は第４図に示すものの製造工程を示
す断面図、第６図は本発明の第４の実施例のSOI−MOSFE
Tの構造を示す断面図、第７図は本発明の第５の実施例
のSOI−MOSFETの構造を示す断面図、第８図は従来のSOI
−MOSFETの構造を示す断面図である。 図において、（２）は絶縁体層、（４）はゲート絶縁
膜、（５）はゲート電極、（20）は第１のシリコン層、
（21）は第１のチヤンネル領域、（22）は第２のチヤン
ネル領域、（23）は第１のソース領域、（24）は第１の
ドレイン領域、（27）はソース電極、（28）はドレイン
電極、（40）は第２のシリコン層、（41）は第３のチヤ
ンネル領域、（42）は第４のチヤンネル領域、（43）は
第２のソース領域、（44）は第２のドレイン領域、（5
0）は第３のシリコン層、（51）は第５のチヤンネル領
域、（52）は第６のチヤンネル領域、（53）は第３のソ
ース領域、（54）は第３のドレイン領域、（55）は第４
のソース領域、（56）は第４のドレイン領域、（60）は
第４のシリコン層、（70）は第５のシリコン層である。 なお、各図中同一符号は同一、又は相当部分を示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】絶縁基体と、 前記絶縁基体上に形成された半導体層と、 前記半導体層上にゲート誘電体薄膜を介して形成され
   た、両側端を有するゲート電極と、 前記ゲート電極を両側端側から挟む位置の、前記半導体
   層表面から所定の深さにかけて形成された下層ソース領
   域および下層ドレイン領域と、 前記半導体層表面の、少なくとも前記下層ソース領域お
   よび前記下層ドレイン領域との間に挟まれた領域に形成
   されたチャンネル領域と、 前記下層ソース領域および前記下層ドレイン領域の、前
   記半導体層表面上に、前記ゲート電極とは絶縁膜を介し
   て形成され、不純物がドープされたエピタキシャル層か
   らなる上層ソース領域および上層ドレイン領域と を備えた半導体装置。
2. 【請求項２】ソース電極をさらに備え、 前記チャンネル領域は、前記半導体層中の前記ゲート電
   極の下方の領域と前記下層ソース領域および前記下層ド
   レイン領域の下方の領域とにかけて形成されており、 前記ソース電極は、前記上層ソース領域、前記下層ソー
   ス領域および該下層ソース領域の下方の前記チャンネル
   領域にかけて開孔されたコンタクト孔内に形成されるこ
   とにより、前記上層ソース領域、前記下層ソース領域お
   よび前記チャンネル領域に接続されている、請求項１記
   載の半導体装置。