DE3932621C2 - Feldgesteuerte Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

Feldgesteuerte Halbleitervorrichtung und Verfahren zu deren Herstellung

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Description

Die Erfindung betrifft eine feldgesteuerte MOS-Halbleitervorrichtung und ein Verfahren zu deren Herstellung.
Aus DE 34 26 306 A1 ist eine derartige Halbleitervorrichtung in Form eines MOS-Transistors bekannt, dessen Gate-Elektrode in einer Nut liegt, die in einem Halbleitersubstrat ausgebildet ist. An der Oberfläche des Halbleitersubstrats sind auf beiden Seiten der Gate-Elektrode die Source- und Drain-Bereiche des MOS-Transistors ausgebildet und erstrecken sich weiter in das Halbleitersubstrat hinein als die die Gate-Elektrode aufnehmende Nut. Im Halbleitersubstrat unterhalb der Nut und damit unterhalb der Gate-Elektrode ist eine Fremdatomzone zwischen den Source- und Drain-Bereichen ausgebildet.
Aus DE 27 24 165 A1 ist ein weiterer Feldeffekttransistor bekannt, der einen Source-Bereich und einen Drain-Bereich mit hoher Fremdatomkonzentration aufweist, die an der Oberfläche eines Halbleitersubstrats ausgebildet sind. Zwischen den Source- und Drain-Bereichen ist ein Gate-Bereich in einer Nut ausgebildet, die sich tiefer in das Halbleitersubstrat erstreckt als der Source-Bereich oder Drain-Bereich.
Aus DE 25 45 871 C3 ist ein Feldeffekttransistor bekannt, bei dem die Source- und Drain-Bereiche derart ausgebildet sind, daß jeweils in einem ersten an der Halbleiteroberfläche ausgebildeten Bereich mit geringerer Fremdatomkonzentration ein zweiter Bereich mit höherer Fremdatomkonzentration ausgebildet ist. Die Bereiche mit hoher Fremdatomkonzentration dienen der Verbesserung der elektrischen Kontaktierung der Source- und Drain-Bereiche.
Zwischen den jeweils ineinander liegenden Source- und Drain- Bereichen mit geringerer und höherer Fremdatomkonzentration befindet sich das Halbleitersubstrat zur Ausbildung des Kanalbereichs, über dem, getrennt durch ein Gate-Dielektrikum, eine metallische Gate-Elektrode angeordnet ist.
Im folgenden wird anhand der Fig. 1A und 1B eine der MOS- Halbleitervorrichtungen mit hoher Integrationsdichte auftretende Problematik beschrieben.
Der Trend zu hochintegrierten und mit hoher Geschwindigkeit arbeitenden MOSLSI-Halbleitervorrichtung führt dazu, daß die einzelnen MOS-FET in immer stärkerem Maße miniaturisiert werden. Das bedeutet, daß die Kanallänge zwischen Source-Zone und Drain-Zone mit steigender Integrationsdichte verkürzt wird, wodurch sich aufgrund der sich verringernden Kapazität des Gates eine mit hoher Geschwindigkeit arbeitende Halbleitervorrichtung realisieren läßt. Andererseits führt eine verkürzte Kanallänge auch zu einer Herabsetzung der Schwellwertspannung Vth.
Wenn beispielsweise bei einem MOSFET, der in den Fig. 1A und 1B gezeigt ist, gemäß Fig. 1A die Kanallänge L ausreichend größer ist als die Diffusionstiefe Xj jeder der Source- und Drainzonen und der Breite der Verarmungsschicht, so verlaufen die Äquipotentiallinien in dem Kanalbereich im wesentlichen parallel zueinander, und der Betrieb der Elemente hängt dann nicht von der Kanallänge L oder der Diffusionstiefe Xj ab und wird stabil gehalten. Wenn jedoch die Kanallänge L ca. 2 µm oder weniger beträgt und im wesentlichen gleich ist der Diffusionstiefe Xj der Source- und Drainzonen und der Breite der Verarmungsschicht, so werden die Äquipotentiallinien in der Verarmungsschicht der Kanalzone verzerrt, wie dies in Fig. 1B gezeigt ist. Die Verteilung der Äquipotentiallinien hängt von der Diffusionstiefe Xj der Source- und Drainzonen und der Breite der Verarmungsschicht ab.
Aus diesem Grund wird die Schwellenwertspannung Vth des MOSFET mit abnehmender Kanallänge L vermindert, und eine sehr kleine Veränderung der Kanallänge L bewirkt eine große Änderung in der Schwellenwertspannung Vth. Darüber hinaus neigt die Vorrichtung zu Durchgriffen "punch-through" zwischen Source- und Drainzonen, was von der Diffusionstiefe der Source- und Drainzonen oder einer Drainspannung abhängig ist, die an den Drainanschluß angelegt wird.
Um die geschilderten Nachteile zu beseitigen, ist es wichtig, einen MOSFET mit einer kleinen Diffusionstiefe Xj herzustellen. Die Diffusionstiefe Xj kann jedoch aufgrund einer thermischen Behandlung beim Herstellungsverfahren der Halbleitervorrichtungen nicht reduziert werden.
Dadurch entsteht ein großes Problem, wenn eine LSI-Vorrichtung mit hoher Integrationsdichte hergestellt werden soll.
Die der Erfindung zugrunde liegende Aufgabe besteht darin, eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben zu schaffen, bei der bzw. durch welches der Einfluß eines Kurzkanaleffektes unterdrückt ist, ferner die Draindurchbruchspannung erhöht ist und darüber hinaus ein Hochgeschwindigkeitsbetrieb möglich ist.
Gelöst wird diese Aufgabe durch eine Halbleitervorrichtung mit den Merkmalen des Patentanspruchs 1. Vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen 2 bis 13.
Ein Verfahren zur Herstellung der erfindungsgemäßen Halbleitervorrichtung in ihrer Ausgestaltung mit Gateisolierfilm ist angegeben in Patentanspruch 14, dessen vorteilhaften Weiterbildungen in den Unteransprüchen 15 und 16.
Im folgenden werden Ausführungsbeispiele der Erfindung unter Hinweis auf die Zeichnungen näher erläutert. Es zeigt
Fig. 1A und 1B schematische Ansichten zur Erläuterung der Probleme in Verbindung mit einem herkömmlichen MOSFET,
Fig. 2A bis 2C schematische Darstellungen eines MOSFET gemäß einem Ausführungsbeispiel nach der vorliegenden Erfindung,
Fig. 3A bis 3D Schnittdarstellungen zur Veranschaulichung der Herstellungsschritte bei der Herstellung des MOSFET, der in den Fig. 2A bis 2C gezeigt ist,
Fig. 4 bis 7 graphische Darstellungen, welche die Eigenschaften des MOSFET, die in den Fig. 2A bis 2C veranschaulicht sind und Vergleichsbeispiele zeigen;
Fig. 8A bis 8D Schnittdarstellungen, welche die Herstellungsschritte bei der Herstellung eines MOSFET gemäß einem weiteren Ausführungsbeispiel nach der vorliegenden Erfindung wiedergeben,
Fig. 9A bis 9C Schnittdarstellungen, welche die Herstellungsschritte zur Herstellung eines MOSFETs gemäß einem noch weiteren Ausführungsbeispiel nach der vorliegenden Erfindung wiedergeben,
Fig. 10A bis 10C Schnittdarstellungen eines MOSFET gemäß einem noch weiteren Ausführungsbeispiel nach der vorliegenden Erfindung,
Fig. 11 Schnittdarstellung eines MOSFET gemäß einem weiteren Ausführungsbeispiel nach der vorliegenden Erfindung,
Fig. 12A bis 12C Ansichten eines MOSFET gemäß einem noch weiteren Ausführungsbeispiel nach der vorliegenden Erfindung,
Fig. 13A bis 13C Ansichten eines MOSFET gemäß einem noch weiteren Ausführungsbeispiel nach der vorliegenden Erfindung,
Fig. 14A bis 14D Schnittdarstellungen, welche die Herstellungsschritte bei der Herstellung eines MOSFET gemäß einem weiteren Ausführungsbeispiel nach der vorliegenden Erfindung zeigen und
Fig. 15A bis 15D Schnittdarstellungen, welche die Herstellungsschritte bei der Herstellung eines MOSFET gemäß einem noch weiteren Ausführungsbeispiel nach der vorliegenden Erfindung wiedergeben.
Bei einem MOSFET nach der Erfindung ist eine Gateelektrode in einer Nut, die in einem Halbleitersubstrat ausgebildet ist, eingegraben. Daher erstreckt sich eine Verarmungszone, die von der Sourcezone und der Drainzone ausgeht, nicht tief in die Kanalzone hinein, was im Gegensatz zu einem herkömmlichen MOSFET steht, wie dies in den Fig. 1A und 1B gezeigt ist. Selbst wenn daher die Diffusionstiefe Xj der Source- und Drainzonen durch die thermische Behandlung in den Herstellungsschritten bei der Herstellung des MOSFET erhöht wird, kann der Einfluß eines Kurzkanaleffektes, entlang welchem eine Ausweitung der Verarmungszone auftritt, die von der Sourcezone und der Drainzone ausgeht, minimal gehalten werden.
Bei dem MOSFET nach der Erfindung wird ein dotierter Kanalbereich selektiv nur am Bodenabschnitt der Nut ausgebildet, so daß die Schwellenwertspannung Vth des MOSFET effektiv durch die dotierte Kanalzone bestimmt wird, wobei die Stromtreiberkapazität beibehalten wird.
Darüber hinaus erstreckt sich bei dem MOSFET nach der Erfindung die in die Nut eingegrabene Gateelektrode durch eine Halbleiterzone mit einer niedrigen Fremdatomkonzentration, die in einem Flächenbereich des Halbleitersubstrats ausgebildet ist, so daß zwei Bereiche mit niedriger Fremdatomkonzentration ausgebildet werden. Die Source- und Drainzonen bestehen jeweils aus einem Bereich mit niedriger Fremdatomkonzentration und einem benachbarten Bereich mit hoher Fremdatomkonzentration. Der Bereich mit niedriger Fremdatomkonzentration der Drainzone und ein Abschnitt einer Kanalzone mit niedriger Fremdatomkonzentration ermöglichen eine merkliche Erhöhung der Draindurchbruchspannung.
Wenn ferner bei dem MOSFET nach der Erfindung die Dicke einer Gateisolierschicht, über welche die Source- und Drainzonen der Gateelektrode gegenüberliegen, selektiv erhöht wird, kann die Gateüberlappungskapazität vermindert werden. Es läßt sich daher auch ein Betrieb mit hoher Geschwindigkeit realisieren.
Die Fig. 2A, 2B und 2C zeigen eine Draufsicht auf einen MOSFET gemäß einem ersten Ausführungsbeispiel der Erfindung, eine Schnittdarstellung gemäß der Linie A-A und eine Schnittdarstellung gemäß der Linie B-B. N⁻-Zonen 5a und 5b haben jeweils eine Fremdatomkonzentration von 5×10¹⁸ Atome/cm³ und eine Diffusionstiefe von 0,2 µm und sind in einem MOSFET-Bereich ausgebildet, der in einem p⁻-Si-Substrat 1 mit einer Fremdatomkonzentration von 1×10¹⁶ Atome/cm³ ausgebildet ist und der mit Hilfe eines Feldisolierfilms 3 isoliert ist. Eine Nut mit einer Tiefe d (=0,5 µm) trennt die Zonen 5a und 5b. Das p⁻-Si-Substrat kann aus einem Halbleiterplättchen oder einem p⁻-Chip bestehen, welches durch Dotieren des Plättchens mit p-Typ-Fremdatomen erhalten wird.
Eine Ionen implantierte Kanalschicht 8, die als eine p-Fremdatomzone dient mit einer Fremdatomkonzentration von 5×10¹⁶ Atome/cm³, ist in der Bodenzone der Nut ausgebildet und besitzt einen Abstand von den n⁻-Zonen 5a und 5b. Die Schwellenwertspannung Vth wird mit Hilfe der Ionen implantierten Kanalschicht 8 gesteuert.
Ein Gateisolierfilm 9 ist über der Innenfläche der Nut und einem Teil der oberen Fläche des Substrats ausgebildet. Eine Gateelektrode 10, die aus Polysilizium besteht, in welchem Phosphor eindotiert wurde, ist auf dem Isolierfilm 9 ausgebildet und somit in die Nut eingebracht und bedeckt die n⁻-Zonen 5a und 5b. Bei diesem Ausführungsbeispiel ist die Dicke des Isolierfilms auf der oberen Fläche des Substrats so eingestellt, daß sie größer ist als diejenige des Gateisolierfilms des Kanalabschnitts. Die Dicke des Isolierfilms auf der Innenfläche der Nut ist im Ausführungsbeispiel 20 nm und die Dicke des Isolierfilms auf der oberen Fläche des Substrats beträgt 200 nm.
N⁺-Zonen 12a und 12b besitzen jeweils eine n-Fremdatomkonzentration von 5×10²⁰ Atome/cm³ und eine Diffusionstiefe von 0,25 µm und sind nach der Selbstausrichttechnik hergestellt, wobei die Gateelektrode 10 als Maske verwendet wird. Die Fremdatomkonzentration jeder der n⁺-Zonen 12a und 12b ist höher als diejenige jeder der n⁻-Zonen 5a und 5b. Eine Breite L der Nut in Kanalrichtung beträgt 0,45 µm. Es wird ein FET gebildet, bei dem eine Sourcezone aus n⁻- und n⁺-Zonen 5a und 12a, und eine Drainzone aus n⁻- und n⁺-Zonen 5b und 12b besteht.
Es wird somit ein MOSFET mit einem nutenförmig ausgebildeten Gate und mit einer LDD-Struktur erhalten.
Die Herstellungsschritte zur Herstellung des zuvor beschriebenen MOSFET sollen nun im folgenden unter Hinweis auf die Fig. 3A bis 3D beschrieben werden.
In Fig. 3A ist ein Oxidfilm (nicht gezeigt) mit einer Dicke von ca. 50 nm auf dem p⁻-Si-Substrat 1 mit einer Fremdatomkonzentration von ca. 1×10¹⁶ Atome/cm³ ausgebildet, es wird dann ein Si₃N₄-Film (ebenfalls nicht gezeigt) als Muster ausgebildet, und es wird eine Borionenimplantation durchgeführt, die als Kanalsperrverunreinigung dient, und zwar bei einer Beschleunigungsenergie von 80 KeV und einer Dosis von 2×10¹³ Ionen/cm², wobei der als Muster ausgebildete Si₃N₄-Film als Maske dient. Es wird dann eine thermische Oxidation in einer Atmosphäre aus einem Gasgemisch von O₂ und H₂O bei 1000°C gemäß einem selektiven Oxidationsverfahren durchgeführt, um einen SiO₂-Film mit einer Dicke von ca. 700 nm als den Feldisolierfilm 3 auszubilden.
Nach diesem Oxidationsverfahren erfolgt eine Diffusion der Kanalsperrfremdatome unter dem Feldisolierfilm und in einer seitlichen Richtung, um eine Kanalsperrzone 2 auszubilden. Es wird danach eine Si-Substratzone, die durch den Feldisolierfilm 3 isoliert ist, freigelegt, und es wird ein weiterer thermischer Oxidationsfilm 4 mit einer Dicke von ca. 20 nm ausgebildet. Danach werden unter Verwendung des Feldisolierfilms 3 als Maske Phosphor-(P⁺)-Ionen in die gesamte Fläche mit einer Beschleunigungsenergie von ca. 100 KeV, und zwar in einer Dosis von ca. 4×10¹³ Ionen/cm² implantiert, um eine n⁻-Implantationsschicht 5 auszubilden.
Gemäß Fig. 3B wird ein CVD-SiO₂-Film 6 mit einer Dicke von ca. 200 nm auf der gesamten Fläche niedergeschlagen. Unter Verwendung eines Musters, welches aus einem Photolack (nicht gezeigt) mit Hilfe des Photolithographieverfahrens hergestellt wird, als Maske, wird der CVD-SiO₂-Film 6 durch ein reaktives Ionenätzverfahren (RIE) geätzt. Es wird dann eine Nut in dem Si-Substrat durch das RIE-Verfahren ausgebildet, und zwar unter Verwendung eines Gases auf Chlor- oder Fluorbasis. Die Photolackschicht kann entfernt werden vor dem Ätzschritt des Si-Substrats, oder nachdem die Nut ausgebildet ist. Die n⁻-Zone 5 wird durch diese Nut in die n⁻-Zonen 5a und 5b aufgeteilt.
Da der CVD-SiO₂-Film 6 nur als ein Maskenmaterial zur Ausbildung der Nut verwendet wird, kann ein CVD-SiO₃N₄-Film oder ein aus den genannten Bestandteilen zusammengesetzter Film dabei anstelle des CVD-SiO₂-Films verwendet werden.
Nachdem dann eine Beschädigungsschicht ("damage layer"), welche durch das RIE-Verfahren auf der Innenwand der Nut erzeugt wurde, durch Oxidation in einer trockenen O₂-Atmosphäre und Ätzen unter Verwendung einer NH₄F-Lösung entfernt wurde, wird ein thermischer Oxidfilm 7 auf der Innenfläche der Nut ausgebildet. Danach werden Borionen (B⁺) mit einer Beschleunigungsenergie von ca. 10 KeV und einer Dosis von ca. 5×10¹¹ Ionen/cm² implantiert, um selektiv die p-Kanalfremdatomschicht 8 nur am Bodenabschnitt der Nut auszubilden. Durch Steuerung der Dicke des thermischen Oxidfilms 7 kann die selektive Ausbildung der p-Schicht am Bodenabschnitt der Nut gesteuert werden. Um eine Kanalbildung ("channeling") zu verhindern, wird die Ionenimplantation durchgeführt, während das Substrat leicht geneigt ist. Es kann jedoch auch eine vertikale Ionenimplantation angewandt werden.
Gemäß Fig. 3C wird, nachdem der thermische Oxidfilm 7 auf der Innenfläche der Nut entfernt wurde, ein thermischer Oxidfilm 9 mit einer Dicke von ca. 20 nm ausgebildet. Es wird dann ein Poly-Si-Film, der mit Phosphor dotiert ist, auf der gesamten Fläche inklusive der Nut auf den thermischen Oxidfilm niedergeschlagen. Der Poly-Si-Film wird so gestaltet, um die Gateelektrode 10 auszubilden. Danach wird eine thermische Oxidation in einer O₂/H₂O-Atmosphäre bei einer Temperatur von 850°C durchgeführt, und es wird dabei ein dicker Oxidfilm 11 mit einer Dicke von ca. 150 nm auf der Fläche der Poly-Si-Gateelektrode 10 ausgebildet. Dieser Oxidfilm 11 verbessert die Ionenimplantationsmaskenausführung der Poly-Si-Gateelektrode.
Es werden dann Flächenabschnitte des Si-Substrats der Source- und Drainzonen geätzt und freigelegt, im Ausführungsbeispiel unter Verwendung einer NH₄F-Lösung. Danach wird Arsen (As⁺) in Form von Ionen implantiert, und zwar mit einer Beschleunigungsenergie von 50 KeV und einer Dosis von ca. 5×10¹⁵ Ionen/cm², um die n⁺-Fremdatomdiffusionsschichten 12a und 12b zu bilden. Es werden somit eine Sourcezone, bestehend aus n⁻- und n⁺-Zonen 5a und 12a, und einer Drainzone, bestehend aus n⁻- und n⁺-Zonen 5b und 12b ausgebildet.
Wie in Fig. 3D gezeigt ist, wird ein isolierender Zwischenschicht-CVD-SiO₂/BPSG-Film 13 mit einer Dicke von ca. 600 nm auf der gesamten Fläche niedergeschlagen, und es wird dann ein BPSG-Schmelzverfahren bei 900°C für 80 Minuten durchgeführt, um die gesamte Fläche zu ebnen. Danach werden Kontaktlöcher 14a und 14b für die Source und Drain ausgebildet, und es wird Al auf der Gesamtfläche niedergeschlagen. Die Al-Schicht wird mit Hilfe eines Photolithographieverfahrens und RIE-Verfahrens musterförmig gestaltet, um die Source- und Drainelektroden 15a und 15b zu bilden. Damit ist die Herstellung der Grundstruktur des MOSFETs vervollständigt.
Gemäß der Struktur dieses Ausführungbeispiels ist die Tiefe d der Nut so eingestellt, daß sie größer ist als die Diffusionstiefe Xj der Sourcezone 5a, 12a und der Drainzone 5b, 12b. Dadurch sind die Positionen der Sourcezone 5a, 12a und der Drainzone 5b, 12b höher als diejenige der Kanalfremdatomzone 8. Daher kann ein Kurzkanaleffekt verbessert werden.
Da die Kanalfremdatomzone 8 selektiv auf der Bodenfläche der Nut ausgebildet wird, wird die Schwellenwertspannung Vth durch diese Zone bestimmt, und der Kanalbereich auf der Seitenfläche der Nut trägt nicht zur Bestimmung bzw. Festlegung der Schwellenwertspannung Vth bei. Aus diesem Grund ist während des Betriebs ein Widerstand des Kanalbereiches auf der Seitenfläche der Nut klein, und es kann damit eine große Treiberkapazität durch die p⁻-Zone an den Seitenwänden der Nut erhalten werden, während gleichzeitig ein Kurzkanaleffekt verhindert wird.
Die Fig. 4 und 5 zeigen graphische Darstellungen von Meßwerten der Drainspannung Vd und des Drainstromes Id, wenn die Gatespannung auf 1 bis 5 V eingestellt wird. Fig. 4 zeigt ein Vergleichsbeispiel, wenn die n⁻-Fremdatomschichten 5a und 5b nicht ausgebildet sind, und Fig. 5 zeigt diese Ausführungsform, wenn die n⁻-Fremdatomschichten 5a und 5b ausgebildet sind. Die Kanalbreite W/Kanallänge L (Breite der Nut) = 10 µm/0,45 µm und die Substratspannung ist Vsub=0 V. Obwohl die Draindurchbruchspannung bei dem Vergleichsbeispiel nur geringfügig 7 V überschreitet, beträgt die Draindurchbruchspannung beim Ausführungsbeispiel 10 V mehr. Dieser Unterschied zeigt an, daß selbst dann, wenn eine Spannungquelle von 5 V verwendet wird und die Drainspannung des internen Schaltkreises auf ca. 8 V hochgebracht wird, ein normaler Betrieb ausgeführt werden kann.
Fig. 6 zeigt eine Beziehung zwischen der Gatespannung VG und dem Substratstrom (Isub/Weff(L)) gegenüber verschiedenen Drainspannungen Vd. Der Substratstrom ist so klein, daß er nur ca. 1/10 desjenigen des Vergleichsbeispiels beträgt. Dies bedeutet, daß die Zahl der Elektronenlöcherpaare, die durch Stoßionisation im Drainbereich erzeugt werden, klein ist. Es wird aus diesem Ergebnis angenommen, daß der MOSFET nach diesem Ausführungbeispiel eine hohe Zuverlässigkit besitzt, und zwar gegenüber dem Vergleichsbeispiel.
Fig. 7 zeigt die Beziehung zwischen einer Belastungszeit und einer Abnahme im Drainstrom Id.
In Fig. 7 gibt eine Kurve ª die Eigenschaften des MOSFETs nach der vorliegenden Erfindung wieder; die Kurve b zeigt Eigenschaften des MOSFETs des Typs mit nutförmigem Gate ohne eine n⁻-Zone; die Kurve c zeigt Eigenschaften des MOSFETs vom flachen Typ mit einer LDD-Struktur; und die Kurve d zeigt Eigenschaften eines normalen MOSFET, wie i. V. m. der Fig. 1 beschrieben. Bei dieser graphischen Darstellung wird eine Gateelektrodenspannung, die auf einen Spitzenzustand des Substratstroms Isub eingestellt ist, verwendet. Dabei ist die Abnahme des Drainstromes Id sehr bemerkenswert. Wie sich der Fig. 7 entnehmen läßt, wird der Abnahmewert -dId/Id des Drainstromes des MOSFET nach der vorliegenden Erfindung im Vergleich zu den anderen MOSFET verbessert. Es sei speziell darauf hingewiesen, daß der MOSFET nach der vorliegenden Erfindung eine weitere Verbesserung darstellt, verglichen mit dem MOSFET vom flachen Typ.
Die in den Fig. 2A bis 2C gezeigte Struktur besitzt noch weitere Vorteile. Ein Vorteil besteht darin, daß diese Struktur widerstandsfähig gegenüber Durchgriffen zwischen Source und Drain ist, und zwar aufgrund der Struktur mit dem nutenförmig eingelassenen Gate. Bei einem MOSFET vom flachen Typ wird häufig eine Hochkonzentrationsschicht unter dem Kanalbereich ausgebildet, um einen Durchgriff zu unterdrücken. Andererseits neigt aber die Ausbildung einer Hochkonzentrationszone dazu, einen Substratvorspanneffekt hervorzurufen, wobei eine Schwellenwertspannung gegenüber der Substratvorspannung geändert wird. Da diese Struktur aber ursprünglich widerstandsfähig gegen Durchgriffe ist, ist eine sehr hohe Konzentration des Substrats nicht erforderlich, und der Substratvorspanneffekt kann dabei nicht einfach auftreten.
Da gemäß Fig. 2C eine Erweiterung der Kanalsperrzone 2 in seitlicher Richtung zum Kanal hin gesperrt wird, und zwar durch die Ausbildung der Nut, ist diese Struktur auch widerstandsfähig gegenüber einem Kurzkanaleffekt. Die Kanalsperrzone 2 verhindert eine parasitäre Kanalbildung auf der Seitenfläche der Nut.
Ein weiterer Vorteil dieser Struktur besteht darin, daß, da sich die Nut zwischen den n⁻-Zonen 5a und 5b erstreckt, die Fremdatomzonen 5a und 5b ohne eine Ausrichtungsmaske ausgebildet werden können. Ein weiterer Vorteil dieser Struktur besteht darin, daß die n⁺-Fremdatomschichten 12a und 12b in einer Selbstausrichttechnik mit der Gateelektrode 10 ausgebildet werden können.
Darüber hinaus wird die Dicke des Gateisolierfilms zwischen der Gateelektrode und den Source- und Drainzonen, die auf der Substratfläche ausgebildet sind, selektiv erhöht, wodurch die Überlappungskapazität zwischen dem Gate und den Source- und Drainzonen reduziert wird, was zu einer weiteren Erhöhung der Betriebsgeschwindigkeit des Halbleiterelements führt.
Die Konzentration der n⁺-Fremdatomschicht 12 liegt in bevorzugter Weise bei 1×10²⁰ Atome/cm³ oder mehr, und die Konzentration der n⁻-Fremdatomschicht 5 liegt in bevorzugter Weise innerhalb eines Bereiches von 5×10¹⁸ bis 1×10¹⁹ Atome/cm³.
Die Fig. 8A bis 8D zeigen die Herstellungsschritte zur Herstellung eines MOSFETs gemäß einem weiteren Ausführungsbeispiel nach der vorliegenden Erfindung. Während eine CVD-SiO₂-Schicht als Ätzmaske verwendet wird, um in dem Ausführungsbeispiel nach den Fig. 3A bis 3D eine Nut auszubilden, wird eine Zweischichtenstruktur, bestehend aus einer CVD-Si₃N₄-Schicht 6a und einer CVD-SiO₂-Schicht 6b, als Ätzmaske bei diesem Ausführungsbeispiel verwendet, wie dies in Fig. 8A gezeigt ist. Es kann daher gemäß Fig. 8A der CVD-SiO₂-Film 6b dazu verwendet werden, ein Si-Substrat in der gleichen Weise wie in Fig. 3A zu ätzen. Gemäß Fig. 8B kann, nachdem eine Gateelektrode 10 ausgebildet wurde, der CVD-SiO₂-Film 6b einfach und selektiv entfernt werden, und zwar unter Verwendung zum Beispiel einer NH₄F-Lösung. Gemäß Fig. 8C kann, wenn eine Oxidation in einer O₂/H₂O-Atmosphäre bei einer Temperatur von 850°C für ca. 10 Minuten vorgenommen wird, ein SiO₂-Film 11 selektiv nur auf der Fläche der Poly-Si-Gateelektrode 10 ausgebildet werden. Gemäß Fig. 8D wird der CVD-Si₃N₄-Film 6a selektiv von der Fläche der Source- und Drainzonen mit Hilfe einer heißen Phosphorsäure unter Verwendung des SiO₂-Films 11 als Maske entfernt. Es wird dann der SiO₂-Film 4 auf den Source- und Drainzonen unter Verwendung einer verdünnten Hydrofluorsäure entfernt, um die Source- und Drainzonen freizulegen. Gemäß dem in den Fig. 8A bis 8D veranschaulichten Verfahren kann eine unerwünschte Abnahme der Dicke des Feldisolierfilms 3 ohne Variation minimal gehalten werden, wenn die Source- und Drainzonen freigelegt sind. Da zusätzlich der isolierende Film zwischen dem Gate und den Source- und Drainzonen aus einem mehrlagigen oder mehrschichtigen Film des SiO₂-Films 4, dem CVD-Si₃N₄-Film 6a und dem CVD-SiO₂-Film 6b besteht, kann dessen Dicke erhöht werden, wodurch die Überlappungskapazität zwischen dem Gate und den Source- und Drainzonen reduziert wird.
Die Fig. 9A bis 9C zeigen die Herstellungsschritte bei der Herstellung eines MOSFET gemäß einem noch weiteren Ausführungsbeispiel nach der vorliegenden Erfindung. Bei dem in den Fig. 3A bis 3D gezeigten Ausführungsbeispiel werden die Source- und Drainelektroden 15a und 15b durch musterförmiges Ausbilden einer Aluminiumschicht ausgebildet. Bei diesem Verfahren ist jedoch eine Randeinstellung für die Maskenausrichtung zwischen der Gateelektrode 10 und dem Kontakt derselben erforderlich, und es ist damit schwierig, den Integrationsgrad zu erhöhen. Im Gegensatz hierzu wird bei dem Ausführungsbeispiel nach den Fig. 9A bis 9C nach dem Schritt gemäß Fig. 8C die Sourcezone und die Drainzone selektiv freigelegt, wie dies in den Fig. 9A gezeigt ist. Es wird dann Poly-Si 16 mit einer Dicke von ca. 100 nm bis 400 nm auf der gesamten Fläche durch ein CVD-Verfahren niedergeschlagen, und es wird Phosphor eindotiert, und zwar durch Diffusion bei 900°C während einer Zeitdauer von 60 Minuten. Das Eindotieren in den Poly-Si-Film 16 kann auch durch Ionenimplantation von Arsenionen oder Phosphorionen realisiert werden. Um Ionen in eine Zone nahe der Zwischenschicht zwischen dem Poly-Si-Film und den Source- und Drainzonen zu implantieren, kann ein Zweischrittniederschlagsverfahren und Dotierungsverfahren zur Anwendung gelangen, d. h., es wird eine Schicht mit einer Dicke von ca. 100 nm zuerst niedergeschlagen, es werden Ionen implantiert, und es wird dann eine Schicht gemäß der verbleibenden Dicke niedergeschlagen. Gemäß Fig. 9B wird eine Wärmebehandlung bei 900°C für ca. 30 Minuten vorgenommen, um Fremdatome aus dem Poly-Si-Film 16 diffundieren zu lassen, um so eine n⁺-Diffusionsschicht 17a und 17b in den Source- und Drainzonen auszubilden.
Es sei darauf hingewiesen, daß die Dicke der n⁺-Diffusionsschicht 17 die Diffusionstiefe Xj der n⁻-Diffusionsschicht 5 überschreiten kann oder auch nicht überschreiten kann. Zusätzlich wird eine Kissenelektrode durch ein normales photolithographisches Verfahren und das RIE-Verfahren aus dem Poly-Si-Film ausgebildet.
Gemäß Fig. 9C wird eine isolierende Zwischenschicht 13 in der gleichen Weise wie in Fig. 3D veranschaulicht niedergeschlagen. Nachdem die Zwischenschicht 13 geebnet wurde, und zwar in der gleichen Weise wie im Falle der Fig. 3D, wird eine Kontaktöffnung und eine Anschlußschicht 15 ausgebildet, um dadurch den MOSFET zu vervollständigen.
Wenn dieses Verfahren angewendet wird, so ergibt sich, daß,
  • (1) da die Kissenelektrode mit der Gateelektrode durch Selbstausrichtung ausgerichtet und über der Gateelektrode 10 ausgebildet ist, eine Erhöhung der Fläche oder des Bereiches, bewirkt durch eine Erweiterung der Gateelektrode 10 zur Außenseite der Nut hin, verhindert werden kann.
    Speziell kann ein Kontakt auf der Kissenelektrode 16, die auf der Gateelektrode 10 ausgebildet ist, erreicht werden, und es kann damit die Ausbildung eines Mikromusters realisiert werden.
  • (2) Da darüber hinaus die Kissenelektrode 16 sich auf der Gateelektrode 10 oder dem Feldisolierfilm 3 erstrecken kann, kann eine Kontaktöffnung über dem Feldisolierfilm 3 ausgebildet werden. Es kann daher eine große Kontaktöffnung in der gleichen Elementfläche ausgebildet werden, und es kann der Kontaktwiderstand vermindert werden, so daß dadurch wiederum der Treiberstrom für das Halbleiterelement erhöht werden kann.
Es soll nun im folgenden ein Ausführungsbeispiel gemäß den Fig. 10A bis 10C erläutert werden. Bei dem in den Fig. 2A bis 2C gezeigten Ausführungsbeispiel ist ein Feldisolierfilm mit Hilfe einer selektiven Oxidation ausgebildet. Gemäß dem Ausführungsbeispiel nach den Fig. 10A bis 10C gelangt dagegen ein Grabentyp-Elementisolationsverfahren zur Anwendung, gemäß welchem eine Nut mit einer Dicke bzw. Tiefe von ca. 0,7 µm in einem Si-Substrat ausgebildet wird und wobei in diese Nut ein niedergeschlagener Isolierfilm 18 für eine Elementisolation eingelassen ist. Es kann ein SiO₂-Film, ein nichtdotierter Poly-Si-Film oder ein viellagiger Film der durch Kombinieren der genannten Filme erhalten wird, als Feldisolierfilm verwendet werden. Wenn diese Elementisolationsverfahren angewendet werden, kann eine auf dem Substrat ausgebildete Schicht sehr einfach behandelt werden, da nämlich die Elementisolationsstruktur eben ist. Wenn in dem MOSFET auch eine Nut auf dem Elementisolationsfilm ausgebildet und eine Gateelektrode 10 vollständig oder teilweise in diesen Elementisolationsfilm eingegraben wird, werden die Ebenheit und die Verarbeitbarkeit weiter verbessert. Da ferner die Seitenfläche der Nut des MOSFET mit Hilfe des Isolierfilms 18 in Richtung der Breite oder Weite des Kanals (Fig. 10C) des MOSFET isoliert werden kann, kann ein parasitärer Kanal, der in der herkömmlichen Methode mit Hilfe von nur einer p⁺-Kanalsperrzone 2 unterdrückt wurde, perfekt unterdrückt werden, so daß dadurch ausgeprägt die Zuverlässigkeit des Halbleiterelements verbessert wird.
Im folgenden soll ein Ausführungsbeispiel beschrieben werden, welches in Fig. 11 gezeigt ist. In einer Flächenregion eines Substrats 1 sind n⁺-Zonen 5a und 5b und n⁻-Zonen 12a und 12b ausgebildet und sind benachbart zueinander angeordnet, wie beim Ausführungsbeispiel gemäß den Fig. 2A bis 2C. Bei dem Ausführungsbeispiel nach Fig. 11 sind jedoch die Diffusionstiefen der n⁺-Zonen 12a und 12b reduziert, und damit sind die gesamten unteren Flächen der n⁺-Zonen 12a und 12b mit den n⁻-Zonen 5a und 5b bedeckt. Es kann daher ein Übergang mit einer kleineren Tiefe realisiert werden, und die Eigenschaften der Halbleitervorrichtung werden nicht nachteilig durch die Tiefe d der Nut oder Rille beeinflußt.
Obwohl bei den vorausgehend beschriebenen Ausführungsbeispielen nur ein n-Kanal MOSFET beschrieben wurde, kann auch in der gleichen Weise ein p-Kanal MOSFET hergestellt werden, wie dies anhand der vorangegangenen Ausführungsbeispiele erläutert wurde, indem lediglich die Leitungstypen der Fremdatome und des Substrats geändert werden. Ein p-Kanal-MOSFET ist in den Fig. 12A bis 12C gezeigt.
Noch weitere Ausführungsbeispiele mit Merkmalen nach der vorliegenden Erfindung sind in den Fig. 13A bis 13C und in den Fig. 14A bis 14C gezeigt.
In den Fig. 13A bis 13C ist ein Ausführungsbeispiel gezeigt, bei dem ein oberer Endabschnitt der Gateelektrode nicht über dem Substrat erscheint, sondern in eine Nut eingelassen ist. Es wird daher der Höhenunterschied vermindert, wodurch die Ebenheit verbessert wird, was zu einer einfachen Bearbeitung irgendeiner oberen Schicht führt. Gemäß Fig. 13C ist der Feldisolationsfilm 3 so geätzt, daß eine seichte Nut für die Gateelektrode entstanden ist, wobei die Gateelektrode 10 in die seichte Nut eingelassen ist.
Wie aus den Herstellungsschritten nach den Fig. 14A bis 14D hervorgeht, wird in einem thermischen Oxidfilm 4, einem CVD-Si₃N₄-Film 6a und einem CVD-Si₃N₄-Film 6b mit Hilfe eines Photolithographieverfahrens eine Nut ausgebildet. Danach werden Kanalionen in der gleichen Weise implantiert, wie dies beim Ausführungsbeispiel nach den Fig. 2A bis 2C der Fall ist, worauf die Gateoxidation (Fig. 14B) durchgeführt, und dadurch das Gatepolysilizium niedergeschlagen werden. Nachdem Fremdatome in die Polysiliziumschicht eindotiert worden sind, wird eine Photolackschicht (nicht gezeigt) aufgetragen. Die gesamte Oberfläche wird erneut geätzt, und es wird die Polysiliziumschicht in die Nut (Fig. 14C) eingelassen. Danach werden der CVD-SiO₂-Filter 6b, der Si₃N₄-Film 6a und der thermische Oxidfilm 4 einem RIE-Prozeß unterworfen, und es wird ein CVD-Isolierfilm 19 auf der Seitenwand der Polysiliziumschicht 10 zurückgelassen. Es werden dann n⁺-Fremdatomschichten 12a und 12b durch Ionenimplantation (Fig. 14D) ausgebildet.
Bei dem in den Fig. 15A bis 15D gezeigten Ausführungsbeispiel wird eine Nut oder Rille nach der Ausbildung eines thermischen Oxidfilms 4 und eines CVD- SiO₂-Films 6c ausgebildet. Zusätzlich wird ein CVD- SiO₂-Film 6d niedergeschlagen und wird einem RIE-Verfahren unterworfen, um auf der Seitenwand einen SiO₂-Film 6e zurückzulassen. Es wird dann weiter ein Ätzschritt vorgenommen, um die Tiefe der Nut zu erhöhen; es wird eine Gateoxidation vorgenommen, während die Seitenwand und der Film belassen werden.
Die p-Schicht am Kanalbodenabschnitt wird durch Ionenimplantation bei den geschilderten Ausführungsbeispielen hergestellt. Es kann jedoch auch eine p⁻-Epitaxialschicht auf dem p-Substrat ausgebildet werden, und es kann eine Gatenut so ausgebildet werden, daß sie das p-Substrat erreicht oder eine noch größere Tiefe besitzt. Die n⁺-Schicht kann die Seitenwand der Nut erreichen, während die Diffusionstiefe Xj der n⁺-Schicht kleiner gehalten wird als diejenige der n⁻-Schicht.
Es sei darauf hingewiesen, daß die Fremdatomkonzentration jeder Zone nicht auf die zuvor erwähnten Werte eingeschränkt ist. Die Fremdatomkonzentration des p⁻-Halbleitersubstrats (oder Chips) kann so ausgewählt werden, daß sie in einem Bereich von 1×10¹⁵ bis 1×10¹⁷ Atome/cm³ liegt; die p-Fremdatomschicht des Kanals bei 1×10¹⁶ bis 5×10¹⁷ Atome/cm³ liegt; die n⁻-Fremdatomschicht der Source- und Drainzonen bei 1×10¹⁸ bis 1×10²⁰ Atome/cm³ liegt; und die n⁺-Fremdatomschicht bei 1×10²⁰ bis 1×10²¹ Atome/cm³ liegt.

Claims (16)

1. Feldgesteuerte Halbleitervorrichtung mit
  • - einem Halbleitersubstrat (1) eines ersten Leitungstyps (p⁻),
  • - einer Gate-Elektrode (10), die in einer Nut in dem Halbleitersubstrat ausgebildet ist,
  • - einer ersten Sourcezone (5a) und einer ersten Drainzone (5b) eines zweiten Leitungstyps (n⁻), die an der Oberfläche des Halbleitersubstrats jeweils auf einer Seite der Gate- Elektrode ausgebildet sind,
  • - einer zweiten Sourcezone (12a) und einer zweiten Drainzone (12b) des zweiten Leitungstyps (n⁺), die an der Oberfläche des Halbleitersubstrats jeweils angrenzend an die erste Source- und Drainzone ausgebildet sind und die eine höhere Fremdatomkonzentration als jeweils die erste Source- und Drainzone aufweisen, und
  • - einer Fremdatomzone (8) des ersten Leitungstyps (p⁺), die im Bodenbereich der Nut in dem Halbleitersubstrat ausgebildet ist und die eine höhere Fremdatomkonzentration als das Halbleitersubstrat aufweist,
    dadurch gekennzeichnet, daß sich die erste Sourcezone (5a) und die erste Dreinzone (5b) weniger tief in das Halbleitersubstrat erstrecken als die Nut der Gate-Elektrode.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß auf der Innenfläche der Nut ein Gateisolierfilm (9) vorgesehen ist.
3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß sich ein oberer Abschnitt der Gateelektrode (10) über der ersten Sourcezone und der ersten Drainzone (5a, 5b) auf einem verlängerten Abschnitt der Gateisolierschicht (9) erstreckt und daß die Enden der Gateelektrode (10) mit den Enden der zweiten Sourcezone und der zweiten Drainzone (12a, 12b) auf der Seite der Nut ausgerichtet sind.
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Dicke des verlängerten Abschnitts des Gateisolierfilms (9) auf dem Substrat (1) größer ist als die Dicke eines Abschnitts, der auf der Innenfläche der Nut ausgebildet ist.
5. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß Isolierschichten (19) auf den Seitenwänden eines oberen Abschnitts der Gateelektrode (10) ausgebildet sind und daß die Enden der Isolierschichten (19) mit den Enden der zweiten Sourcezone und der zweiten Drainzone (12a, 12b) auf der Seite der Nut ausgerichtet sind.
6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Dicken der ersten Sourcezone und der ersten Drainzone (5a, 5b) im wesentlichen gleich sind den Dicken der zweiten Sourcezone und der zweiten Drainzone (12a, 12b).
7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Dicken der ersten Sourcezone und der zweiten Drainzone (5a, 5b) größer sind als die Dicken der zweiten Sourcezone und der zweiten Drainzone (12a, 12b).
8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Dicken der ersten Sourcezone und der ersten Drainzone (5a, 5b) kleiner sind als die Dicken der zweiten Sourcezone und der zweiten Drainzone (12a, 12b).
9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß eine Feldisolierschicht (3) zum Isolieren der Elementzone vorgesehen ist, daß eine Kanalsperrzone (2) unterhalb der Feldisolierschicht (3) ausgebildet ist, wobei die Kanalsperrzone (2) nahe der Fremdatomzone (8) im Bodenabschnitt der Nut ausgebildet ist.
10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Fremdatomkonzentration des Substrats (1) in einem Bereich liegt von 1×10¹⁵ bis 1×10¹⁷ Atome/cm³.
11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Fremdatomkonzentration der Fremdatomzone (8) im Bodenbereich der Nut in einem Bereich liegt von 1×10¹⁶ bis 5×10¹⁷ Atome/cm³.
12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Fremdatomkonzentrationen der ersten Sourcezone und der ersten Drainzone (5a, 5b) in einem Bereich von 1×10¹⁶ bis 1×10²⁰ Atome/cm³ liegen.
13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Fremdatomkonzentrationen der zweiten Sourcezone und der zweiten Drainzone (12a, 12b) in einem Bereich von 1×10²⁰ bis 1×10²¹ Atome/cm³ liegen.
14. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 2 bis 13, wonach ein Feldisolierfilm (3) auf einem Halbleitersubstrat (1) ausgebildet wird, ferner die Fremdatomzone eines zweiten Leitfähigkeitstyps in der Oberfläche des Halbleitersubstrats ausgebildet wird, die durch den genannten Feldisolierfilm isoliert ist, die Nut so ausgebildet wird, daß sie sich durch die Fremdatomzone (5) erstreckt, das Halbleitersubstrat (1) im Bodenbereich der Nut mit Fremdatomen eines ersten Leitungstyps dotiert wird, der Gateisolierfilm (9) auf der Innenfläche der Nut ausgebildet wird, eine Gateelektrode (10) ausgebildet wird und wonach Bereiche der Fremdatomzone, die einen Abstand von der Gateelektrode (10) haben, mit Fremdatomen des zweiten Leitungstyps dotiert werden, um die zweite Source- und Drainzone (12a, 12b) auszubilden.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß das Dotieren der Bereiche der zweiten Source- und Drainzonen (12a, 12b) derart durchgeführt wird, daß die Gateelektrode (10), welche sich auf einer Fläche der Fremdatomzone erstreckt, als eine Maske verwendet wird.
16. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß das Dotieren der Bereiche der zweiten Source- und Drainzone (12a, 12b) derart durchgeführt wird, daß Isolierschichten (19), die an den Wänden eines oberen Abschnitts der Gateelektrode (10) ausgebildet sind, als Maske verwendet werden.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208177A (en) * 1992-02-07 1993-05-04 Micron Technology, Inc. Local field enhancement for better programmability of antifuse PROM
US5316959A (en) * 1992-08-12 1994-05-31 Siliconix, Incorporated Trenched DMOS transistor fabrication using six masks
KR0137902B1 (en) * 1994-01-28 1998-04-27 Lg Semicon Co Ltd Mos transistor & manufacturing method thereof
JP3396553B2 (ja) * 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
US5470770A (en) * 1994-03-31 1995-11-28 Nippondenso Co., Ltd. Manufacturing method of semiconductor device
DE69525003T2 (de) * 1994-08-15 2003-10-09 Siliconix Inc Verfahren zum Herstellen eines DMOS-Transistors mit Grabenstruktur unter Verwendung von sieben Masken
US5576227A (en) * 1994-11-02 1996-11-19 United Microelectronics Corp. Process for fabricating a recessed gate MOS device
US5583065A (en) * 1994-11-23 1996-12-10 Sony Corporation Method of making a MOS semiconductor device
US5597765A (en) * 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
US5808340A (en) * 1996-09-18 1998-09-15 Advanced Micro Devices, Inc. Short channel self aligned VMOS field effect transistor
DE19638438A1 (de) * 1996-09-19 1998-04-02 Siemens Ag Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement
US6066894A (en) * 1997-02-07 2000-05-23 United Microelectronics Corporation Semiconductor device and a method of manufacturing the same
DE19743342C2 (de) * 1997-09-30 2002-02-28 Infineon Technologies Ag Feldeffekttransistor hoher Packungsdichte und Verfahren zu seiner Herstellung
US6358817B1 (en) * 1997-12-09 2002-03-19 Matsushita Electric Industrial Co., Ltd. Semiconductor storage unit and method of manufacturing the same
US6191446B1 (en) * 1998-03-04 2001-02-20 Advanced Micro Devices, Inc. Formation and control of a vertically oriented transistor channel length
JPH11330385A (ja) * 1998-05-20 1999-11-30 Mitsumi Electric Co Ltd Ｃｍｏｓデバイス
US5937297A (en) * 1998-06-01 1999-08-10 Chartered Semiconductor Manufacturing, Ltd. Method for making sub-quarter-micron MOSFET
US6614074B2 (en) * 1998-06-05 2003-09-02 International Business Machines Corporation Grooved planar DRAM transfer device using buried pocket
US5972754A (en) * 1998-06-10 1999-10-26 Mosel Vitelic, Inc. Method for fabricating MOSFET having increased effective gate length
US6528847B2 (en) * 1998-06-29 2003-03-04 Advanced Micro Devices, Inc. Metal oxide semiconductor device having contoured channel region and elevated source and drain regions
GB9815021D0 (en) * 1998-07-11 1998-09-09 Koninkl Philips Electronics Nv Semiconductor power device manufacture
US6303448B1 (en) * 1998-11-05 2001-10-16 Taiwan Semiconductor Manufacturing Company Method for fabricating raised source/drain structures
US6426175B2 (en) 1999-02-22 2002-07-30 International Business Machines Corporation Fabrication of a high density long channel DRAM gate with or without a grooved gate
GB9907184D0 (en) * 1999-03-30 1999-05-26 Philips Electronics Nv A method of manufacturing a semiconductor device
US6200884B1 (en) * 1999-07-31 2001-03-13 Advanced Micro Devices, Inc. Method for shaping photoresist mask to improve high aspect ratio ion implantation
US6826232B2 (en) 1999-12-20 2004-11-30 Koninklijke Philips Electronics N.V. Fine granular scalable video with embedded DCT coding of the enhancement layer
US6323506B1 (en) * 1999-12-21 2001-11-27 Philips Electronics North America Corporation Self-aligned silicon carbide LMOSFET
US6355944B1 (en) * 1999-12-21 2002-03-12 Philips Electronics North America Corporation Silicon carbide LMOSFET with gate reach-through protection
GB0010041D0 (en) * 2000-04-26 2000-06-14 Koninkl Philips Electronics Nv Trench semiconductor device manufacture
AU2001267034A1 (en) * 2000-06-16 2001-12-24 Advanced Micro Devices Inc. Buried inverted gate field-effect transistor (bigfet)
JP4024503B2 (ja) * 2001-09-19 2007-12-19 株式会社東芝 半導体装置及びその製造方法
KR100471001B1 (ko) * 2003-07-02 2005-03-14 삼성전자주식회사 리세스형 트랜지스터 및 그의 제조방법
TWI235411B (en) * 2003-07-23 2005-07-01 Samsung Electronics Co Ltd Self-aligned inner gate recess channel transistor and method of forming the same
KR100558544B1 (ko) * 2003-07-23 2006-03-10 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법
US7141851B2 (en) * 2003-08-22 2006-11-28 Samsung Electronics Co., Ltd. Transistors having a recessed channel region
US7217976B2 (en) * 2004-02-09 2007-05-15 International Rectifier Corporation Low temperature process and structures for polycide power MOSFET with ultra-shallow source
KR100593443B1 (ko) * 2004-02-11 2006-06-28 삼성전자주식회사 트랜지스터들 및 그 제조방법들
JP2005277171A (ja) * 2004-03-25 2005-10-06 Toshiba Corp 半導体装置およびその製造方法
KR100615593B1 (ko) * 2004-05-06 2006-08-25 주식회사 하이닉스반도체 리세스채널을 구비한 반도체소자의 제조 방법
US20050263801A1 (en) * 2004-05-27 2005-12-01 Jae-Hyun Park Phase-change memory device having a barrier layer and manufacturing method
US7704833B2 (en) * 2004-08-25 2010-04-27 Intel Corporation Method of forming abrupt source drain metal gate transistors
US7547945B2 (en) 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US8338887B2 (en) * 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor
EP1742270A1 (de) * 2005-07-06 2007-01-10 STMicroelectronics S.r.l. MOSFET mit Graben-Gateelektrode und dessen Herstellungsverfahren
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
ITMI20052140A1 (it) * 2005-11-10 2007-05-11 St Microelectronics Srl Metodo di realizzazione di un trasnsitor mos a gate verticale con incavo con incavo di gate svasato
KR100654002B1 (ko) * 2005-11-22 2006-12-06 주식회사 하이닉스반도체 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는반도체소자의 제조방법
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
JP4584222B2 (ja) * 2006-09-26 2010-11-17 シャープ株式会社 高耐圧トランジスタの製造方法
JP4609814B2 (ja) * 2006-12-28 2011-01-12 エルピーダメモリ株式会社 半導体装置の製造方法
JP2008192985A (ja) * 2007-02-07 2008-08-21 Seiko Instruments Inc 半導体装置、及び半導体装置の製造方法
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8236648B2 (en) * 2007-07-27 2012-08-07 Seiko Instruments Inc. Trench MOS transistor and method of manufacturing the same
JP2009044000A (ja) * 2007-08-09 2009-02-26 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
US8362566B2 (en) * 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
JP5341639B2 (ja) * 2009-06-26 2013-11-13 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP5464579B2 (ja) 2009-08-28 2014-04-09 独立行政法人産業技術総合研究所 リセスゲート型炭化珪素電界効果トランジスタおよびその製造方法
JP2012234964A (ja) 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置及びその製造方法
JP2012248686A (ja) * 2011-05-27 2012-12-13 Elpida Memory Inc 半導体装置及びその製造方法
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US10103226B2 (en) 2012-04-30 2018-10-16 International Business Machines Corporation Method of fabricating tunnel transistors with abrupt junctions
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
JP2014022388A (ja) 2012-07-12 2014-02-03 Ps4 Luxco S A R L 半導体装置及びその製造方法
CN104425590A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 一种mos晶体管及其制造方法
JP5697115B2 (ja) * 2013-11-05 2015-04-08 独立行政法人産業技術総合研究所 リセスゲート型炭化珪素電界効果トランジスタ
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
CN109979987A (zh) * 2017-12-28 2019-07-05 深圳尚阳通科技有限公司 一种屏蔽栅功率器件及制造方法
CN116264253A (zh) * 2021-12-13 2023-06-16 联华电子股份有限公司 半导体装置以及其制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2545871B2 (de) * 1974-12-06 1980-06-19 International Business Machines Corp., Armonk, N.Y. (V.St.A.) Feldeffekttransistor mit verbesserter Stabilität der Schwellenspannung
US4243997A (en) * 1976-03-25 1981-01-06 Tokyo Shibaura Electric Co., Ltd. Semiconductor device
JPS52115663A (en) * 1976-03-25 1977-09-28 Toshiba Corp Semiconductor device
JPS5316581A (en) * 1976-05-29 1978-02-15 Toshiba Corp Insulated gate type field effect transistor
US4329706A (en) * 1979-03-01 1982-05-11 International Business Machines Corporation Doped polysilicon silicide semiconductor integrated circuit interconnections
CA1188822A (en) * 1981-07-31 1985-06-11 John C. White Method for producing a misfet and a misfet produced thereby
JPS6070766A (ja) * 1983-09-26 1985-04-22 Mitsubishi Electric Corp 半導体装置の製造方法
FR2555365B1 (fr) * 1983-11-22 1986-08-29 Efcis Procede de fabrication de circuit integre avec connexions de siliciure de tantale et circuit integre realise selon ce procede
JPS60229374A (ja) * 1984-04-27 1985-11-14 Toshiba Corp 半導体装置およびその製造方法
JPS61187273A (ja) * 1985-02-14 1986-08-20 Toshiba Corp 半導体装置
JPS62200767A (ja) * 1986-02-28 1987-09-04 Toshiba Corp Ｍｏｓ型半導体装置
JPS6344770A (ja) * 1986-08-12 1988-02-25 Mitsubishi Electric Corp 電界効果型トランジスタの製造方法
JPS64765A (en) * 1987-06-23 1989-01-05 Seiko Epson Corp Semiconductor device
JPS6437055A (en) * 1987-08-03 1989-02-07 Fujitsu Ltd Mis transistor
US4945070A (en) * 1989-01-24 1990-07-31 Harris Corporation Method of making cmos with shallow source and drain junctions

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor

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Publication number Publication date
KR0138269B1 (ko) 1998-06-01
DE3932621A1 (de) 1990-04-05
US5371024A (en) 1994-12-06
KR910007164A (ko) 1991-04-30
JPH0294477A (ja) 1990-04-05

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