KR0140657B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법

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KR0140657B1
KR0140657B1 KR1019940040303A KR19940040303A KR0140657B1 KR 0140657 B1 KR0140657 B1 KR 0140657B1 KR 1019940040303 A KR1019940040303 A KR 1019940040303A KR 19940040303 A KR19940040303 A KR 19940040303A KR 0140657 B1 KR0140657 B1 KR 0140657B1
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김주용
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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고리 형태의 다결정 실리콘 스페이서를 사용하여 콘택홀을 형성하는 제작공정에 있어서 비트라인을 먼저 형성한 후에 비트라인 콘택홀을 형성함으로써 비트라인과 기억 노드 콘택홀 사이에 공정 마진을 확보하여 반도체 소자의 제작을 용이하게 하는 반도체 소자의 제조방법에 관한 것이다. 본 발명의 방법은 실리콘 기판상에 형성된 게이트 전극, 소오스 및 드레인 영역을 구비한 MOS 트랜지스터의 소오스 및 드레인 상부에서 고리형태의 식각장벽막을 형성하기 전에 비트라인을 먼저 형성하므로써 추후에 진행되는 기억 노드 콘택부와 비트라인과의 얼라인먼트 마진을 더 확보하게 되어 종래 집적도가 증가함에 인한 액티브 영역간의 간격이 좁아지는 것에 의하여 발생하는 절연성의 문제와 미세 영역의 콘택트 방법의 문제점을 극복할 수 있으며, 기존의 장비만으로도 공정진행이 수월하여 비용 절감의 효과를 얻을 수 있으므로 256M DRAM 이상 ULSI소자의 제작을 용이하게 하는 데 크게 기여할 수 있다.

Description

반도체 소자의 제조방법
제 1 도는 일반적인 디램(DRAM) 셀을 나타내는 평면도.
제 2 도는 a는 종래의 방법에 따른 제 1 도의 X-X' 단면도,
제 2 도는 b는 종래의 방법에 따른 제 1 도의 Y-Y' 단면도,
제 3 도 내지 제 10 도는 본 발명에 따른 디램의 콘택홀 형성 과정을 나타내는 단면도.
제 11 도 a는 종래의 방법에 따른 기억 노드 콘택홀을 나타낸 단면도.
제 11 도 b는 본 발명에 따른 기억 노드 콘택홀을 나타낸 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 실리콘 기판2 : 제 1 다결정 실리콘 층(게이트 전극)
3 : 제 1 절연막4 : 제 2 다결정 실리콘층(비트라인)
5 : 제 2 절연막6 : 제 3 절연막
7 : 제 4 절연막8,11,13,15 : 마스크
9 : 다결정 실리콘 패드10 : 제 5 절연막
12 : 제 4 다결정 실리콘층14 : 제 6 절연막
16 : 소오스 또는 드레인 영역17 : 게이트 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고리 형태의 다결정 실리콘 스페이서를 사용하여 콘택홀을 형성하는 제작공정에 있어서 비트라인을 먼저 형성한 후에 비트라인 콘택홀을 형성함으로써 비트라인과 기억 노드 콘택홀 사이에 공정 마진을 확보하여 반도체 소자의 제작을 용이하게 하는 반도체 소자의 제조방법에 관한 것이다.
집적회로 기술이 발달함에 따라 전자회로가 점점 소형화하고, 각종 전자 회로중 필수의 회로 소자인 모오스 소자 및 캐패시터의 소형화도 한층 중요시 되고 있다. 실리콘 기판에 형성되는 모오스는 유효 채널의 길이가 0.5μm 이하에서 소자가 구성되고, 콘택홀의 크기 또는 0.25μm 이하에서 형성되므로 콘택홀 및 소자내부의 전도체들 간의 거리가 밀접해짐에 따라, 소자의 쇼트 등의 문제가 유발되었다. 특히 256M DRAM 이상의 초 고집적도를 갖는 반도체 소자에 있어서는 워드라인과 워드라인, 비트라인과 비트라인 사이의 폭이 최소선폭(λ)으로 좁아지게 되므로 이들 전도체 사이의 절연성을 유지하면서 실리콘 기판상에 공정 마진을 확보할 수 있는 콘택홀을 형성할 수 있는 기술이 필요하게 되었다.
종래의 미세한 반도체 소자의 공정 마진을 확보하기 위한 비트라인 콘택트 및 기억 노드 콘택트의 형성과정을 첨부된 도면에 의거하여 자세히 설명하면 다음과 같다.
즉, 제 1 도는 기본적인 DRAM의 평면도를 나타낸 것으로써, 다수 워드라인과 비트라인이 교차하는 부분에 인접하여 소오스 또는 드레인 영역 에터 비트라인 및 기억 노드를 연결시키는 콘택부(BT, ST)가 위치한다. 여기서, 게이트 전극으로 쓰이는 워드라인(WL)과 워드 라인(WL)사이의 거리를 A, 비트라인(BL)의 폭을 B, 비트라인과 비트라인 사이의 거리를 C로 표시하였다.
또한 제 2 도의 a는 상기 제 1 도의 X-X'의 단면도이고, B는 상기 제 1 도의 Y-Y'의 절단한 단면도이다.
먼저, 제 2 도 a에서 나타낸 바와 같이 실리콘 기판(1) 상부에 게이트 산화막(17) 및 제 1 다결정 실리콘을 차례로 형성하여 패턴화 하여 게이트 전극(2)을 형성한 후, 도펀트의 이온 주입을 진행하여 소오스 또는 드레인 영역(16)을 형성하여 모오스의 기본적인 전극을 제조한다. 이때 기본 모오스 전극의 소오스 또는 드레인 영역을 비트라인 콘택부와 기억 노드 콘택부를 이루게 된다. 그 후, 그 상부에 제 1 절연막(3)을 이용하여 평탄화를 시킨 후 큰 식각비의 차이를 갖는 제 3 절연막(6)과 제 4 절연막(7)을 차례로 도포한다. 그 후, 제 1 마스크를 사용하여 상기 큰 식각비 차이를 갖는 제 3 절연막(6)과 제 4 절연막(7)을 식각을 수행하여 T자의 고리 형태로 식각하고, 상기 식각된 제 3 절연막(6)과 제 4 절연막(7)과 제 1 절연막(3) 상부에 다결정 실리콘층을 증착하여 이방성 식각방법으로 상기 T자형의 고리 형태의 절연막 양 측부에 스페이서를 형성한다. 이 부분을 다결정 실리콘 패드(9)라 하며, 그 위에 제 2 절연막(5)을 도포하여 평탄화 한다. 이때의 T자형의 고리 형태의 절연막(6,7)과 다결정 실리콘 패드(9) 등은 소오스 및 드레인 영역(16) 상부에 형성되며, 그 후 기억 노드 콘택부를 형성하기 위한 소오스 또는 드레인 중 어느 한 영역에 상기 절연막을 식각했던 제 1의 마스크 패턴과 반대의 상으로 마스크를 형성한 다음, 제 2 절연막은 상기 마스크 패턴을 이용하여 식각하고, 다결정 폴리 실리콘 패드 내부에 있는 제 3 절연막(6)과 제 4 절연막(7)은 상기 형성된 스페이서(다결정 실리콘 패드)를 식각 장벽으로 하여 식각하고, 상기 식각된 제 4 절연막을 식각 패턴으로 하여 제 1 절연막(3)을 식각한다. 그 후, 상기 식각이 이루어진 영역에 제 4 다결정 실리콘 상부(12)을 증착하여 매립시키고, 상기 제 1 마스크 패턴을 이용하여 상기 매립을 위한 다결정 실리콘(12)의 홀 영역외 부분을 제거한다. 그 후, 제 5 절연막(10)을 제 2 절연막(5) 및 제 4 다결정 실리콘 상부(12)에 도포한 후, 기억 노드 콘택부를 형성하기 위하여 제 2 절연막(5) 상부에 다결정 실리콘 패드(9) 내부에 있는 제 4 절연감(7)의 크기와 동일한 마스크(15) 패턴을 형성한다. 그 후, 상기 마스크 패턴을 이용하여 제 5 절연막(10)과, 제 2 절연막(5), 제 4, 제 3 및 제 1 절연감(7,6,3)을 상기 콘택홀을 형성하는 일련의 식각공정에 의하여 식각을 진행함으로써, 소오스 및 드레인 영역(16)에 콘택홀을 형성하여 기억 노드 콘택부를 형성한다.
또한, 제 2 도 b는 Y-Y'축상의 기억 노드 콘택부를 형성한 단면도로서, 형성과정은 상기 a도와 동일하되, 절단면이 Y-Y'축상임을 감안하여 본다면, 소오스 또는 드레인 영역(16) 상부에 제 1 절연막(3)이 형성되고, 그 상부에 식각비의 차이를 달리한 제 3, 제 4 절연막(6,7)을 형성하고 식각에 의하여 T자형을 형성한 후, 고리 모양의 다결정 실리콘 패드(9)를 상기 a와 같이 형성한 다음, 제 2 절연막(5)이 형성되고, 그 상부에 제 2 다결정 실리콘(4)로 구성된 비트라인이 형성된다. 그 후, 제 5 절연막을 형성한 후, 콘택홀을 형성하기 위한 마스크(15)을 형성한 후, 상기 a에서의 홀을 형성하는 일련의 공정으로 콘택홀을 형성한다.
그러나, 상기와 같은 DRAM 셀의 구조에 있어서, 소오스 또는 드레인에서의 콘택홀 형성시 측부의 게이트 즉, 워드라인과의 공정 마진이 존재하지 않으므로 쇼트 등의 문제점이 발생하여 금속 배선 공정시 어려움이 상존하고 있다.
따라서 본 발명은 반도체 소자의 제조방법에 있어서, 비트라인의 적층 순서를 달리하여 게이트 전극인 워드라인과 콘택부간의 공정마진을 확보하여 전기적 쇼트를 방지할 수 있는 콘택홀 제조방법을 포함하는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은 반도체 소자의 제조방법에 있어서, 소오스 및 드레인 영역 상부 절연층을 형성한 다음, 비트라인을 먼저 형성하고 나서 비트라인 콘택홀을 형성함으로써 추후에 형성되는 콘택부와 게이트 전극간의 얼라인먼트 마진을 더 확보하는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
제 3 도 내지 제 10 도는 본 발명에 따른 비트라인 콘택홀 및 기억 노드 콘택홀의 제조공정을 나타내는 단면도로서, 도면에 나타낸 순서에 따라 각 단계를 설명하면 다음과 같다.
제 3 도에서, 실리콘 기판(1) 상부에 제 2 도에서와 같이 게이트 전극(2) 및 소오스, 드레인(16)을 형성한 후, 그 위에 제 1 절연막(3)을 사용하여 평탄화 시킨다. 그 상부에 제 2 다결정 실리콘층(4)을 사용하여 소정부분에 비트라인 패턴을 형성한다. 여기서 상기 비트라인을 형성하는 제 2 다결정 실리콘층(4)은 도전율을 증가시키기 위하여 금속-실리사이드 또는 다결정 실리콘과 금속-폴리사이드의 이중구조를 가질 수 있다. 또한, 위와 같은 이중구조에 사용되는 금속으로 텅스텐(W), 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 코발트(Co) 등을 사용할 수 있다.
또 다시 그 위에 제 2 절연막(5)을 사용하여 평탄화를 시킨다. 여기서 A는 제 1 도에서와 같이 게이트 전극과 게이트 전극과의 거리, 그리고 B는 비트라인의 폭을 나타낸 것이다.
다음에 제 4 도에서와 같이 제 2 절연막(5) 상부에 제 3 절연막(6)과 제 4 절연막(7)을 형성한다. 여기서 제 2, 제 3, 제 4 절연막(5,6,7)은 일정한 식각비의 차이를 갖는 재료로 선택하여 형성한다. 특히 제 3 절연막(6)은 제 4 절연막(7)의 식각비보다 더 큰 절연막을 선택한다. 그 후, 하부에 소오스, 드레인(16)이 존재하는 제 4 절연막(7) 상부에 소정의 크기(M)로 제 1 마스크(8) 패턴을 형성한다.
그 후, 제 5 도에서와 같이 상기 제 1 마스크(8) 패턴을 이용하여 제 4 절연막(7) 및 제 3 절연막(6)을 식각하면 식각비의 차이가 크므로 제 3 절연막(6)이 제 4 절연막(7) 보다 일정 폭(a) 만큼 안쪽으로 식각된다. 이 때 식각된 제 3 절연막(6)의 폭은 M-2a가 된다.
다음에 제 6 도에서 나타낸 바와 같이, 제 5 도의 제 1 마스크(8) 패턴을 제거한 후, 노출된 제 2, 제 3 및 제 4 절연막(5,6,7) 위에 제 3 다결정 실리콘 비교적 두껍게 증착한다. 그 후, 상기 증착된 제 3 다결정 실리콘을 이방성 식각방법으로 식각하여 최종적으로 스페이서인 고리 형태의 다결정 실리콘 패드(9)로 형성한다.
이 때 형성되는 다결정 실리콘 패드(9) 일측부의 폭은 b가 되고, 상기 고리 형태의 다결정 실리콘 패드(9)의 폭은 제 1 마스크(8)의 크기(M) 보다 2b 만큼 커진 M+ 2b가 되며 내경은 상기 제 3 절연막(6)의 폭인 M-2a가 된다. 또한, 상기 스페이서인 패드는 실리콘 질화막으로도 형성할 수 있다.
그 후, 상기 형성된 고리형태의 다결정 실리콘 패드(9)와 제 2 절연막(5) 및 제 4 절연막(7) 상부에 제 7 도에 도시된 바와 같이, 제 5 절연막(10)을 이용하여 평탄화를 시킨 다음, 상기 비트라인(4)와 소오스 또는 드레인 영역(16)을 연결시키기 위한 콘택홀을 형성한다. 상기 콘택홀은 제 2 마스크(11) 패턴을 형성하여 제 5 절연막(10)을 형성하고, 제 4, 제 3 절연막(7,6)은 다결정 실리콘 패드(9)의 형태로 식각하고, 제 2 절연막(5)는 상부의 제 3 절연막(6)의 형태로 식각한다. 도면에서의 M'는 제 2 마스크(11)의 크기이며, 고리형태의 다결정 실리콘 패드(9)와 상기 제 2 마스크 패턴(11)과의 사이에 Q = (M+2b-M')/2 만큼의 얼라인먼트 마진이 생긴다.
그 후, 제 8 도에서와 같이 상기 제 2 마스크(11) 패턴을 제거하고, 식각에 의해 노출된 고리형태의 다결정 실리콘 패드(9) 하부의 식각된 제 2 절연막(5)을 식각 장벽막으로 하여 비트라인을 상기 제 2 절연막과 동일한 패턴으로 식각하고, 상기 비트라인을 식각 장벽막으로 하여 제 1 절연막(3)을 식각하여 하부의 소오스 또는 드레인 영역(16)을 노출시킨다. 그 후, 상부의 다결정 실리콘 패드(9)의 제 4 절연막(7)이 존재했던 식각 패턴(T자형의 상부)의 형태로 비트라인 상부까지 다결정 실리콘 패드(9) 부분과 제 2 절연막(5) 부분을 식각하여 홀을 형성한다. 그리고나서, 제 4 다결정 실리콘층(12)을 증착하여 상기 홀에 매립시킨 다음, 매립 영역외의 부분을 제거하기 위한 제 3 마스크(13) 패턴을 형성하여 제거함으로써, 이 때 최종적으로 형성되는 비트라인 및 소오스 또는 드레인의 콘택홀의 크기는 M-2a이고, 제 1 다결정 실리콘으로 구성된 게이트 전극인 워드라인과 비트라인 콘택홀과는 S=(A-M+2a)/2 만큼의 공정 마진이 생긴다. 또한 상기 제 3 마스크(3) 패턴을 사용하지 않고도 제 3 절연막(6) 상부에 증착된 제 4 다결정 실리콘(12)을 블랭킷 식각에 의해서 제거하여도 동일한 콘택홀 매립의 효과를 얻을 수 있다.
그 후, 기억 노드 콘택홀을 형성하기 위하여 상기 제 5 절연막(10) 및 제 4 차 다결정 실리콘층(12) 상부에 제 6 절연막(14)을 도포하여 기억노드 콘택부가 형성될 영역에 감광막으로 이루어진 제 4 마스크 패턴을 형성한다. 상기 제 4 마스크 패턴의 크기를 M라 할 때, 고리 형태의 다결정 실리콘 패드(9)와 상기 제 4 마스크 패턴(15) 간에는 Q' = (M + 2b - M)/2만큼의 얼라인먼트 마진이 생긴다.
이 후, 제 10 도에서 나타낸 바와 같이, 상기 제 4 마스크 패턴(15)을 이용하여 하부의 제 6, 제 5, 제 4, 제 3, 제 2, 제 1 절연막(14,10,7,6,5,3)은 먼저, 제 6, 제 5 절연막(14,10)은 제 4 마스크 패턴(15)에 의하여 식각을 이루고, 상기 다결정 실리콘 패드(9) 내부에 있는 제 4, 제 3 절연막(7,6)은 상기 패드(9)를 식각 장벽으로 하여 식각을 하고, 제 2, 제 1 절연막(5,3)은 상기 제 3 절연막(6)을 식각 패턴으로 하여 제 2, 제 1 절연막(5,3)을 식각하므로써, 소오스 또는 드레인 영역을 노출시키는 콘택홀이 형성된다. 이 때 최종적으로 형성되는 콘택홀의 크기는 C' = M - 2a로써 게이트 전극(2)과는 S = (A - M + 2a)/2 만큼의 공정 마진이 생긴다.
제 11 도의 a 및 b는 상기 제 1 도에서의 Y-Y'선을 따라 취한 기억 노드 콘택부를 나타낸 것으로써, 제 11 도a는 종래의 기억 노드 콘택홀을 형성하는 방법으로서, 다결정 실리콘 패드를 먼저 형성한 후, 비트라인을 나중에 형성하는 콘택홀의 크기가 C가 되므로 금속 배선시 공정 여유도가 존재하지 않지만, 제 11 도 b는 a와 달리 비트라인을 먼저 형성한 후, 고리형태의 다결정 실리콘 패드를 형성하면 도면에 나타낸 바와 같이 S' = (C - M + 2a)/2 만큼의 공정 마진을 확보할 수 있음을 명백히 알 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 콘택홀 제조방법에 의하면 비트라인과 워드라인 및 기억노드 콘택트 사이에 공정마진을 확보하여 종래 집적도가 증가함에 인한 액티브 영역간의 간격이 좁아지는 것에 의하여 발생하는 절연성의 문제와 미세 영역의 콘택트 방법의 문제점을 극복할 수 있으며, 기존의 장비만으로도 공정진행이 수월하여 비용 절감의 효과를 얻을 수 있으므로 256M DRAM 이상 ULSI 소자의 제작을 용이하게 하는 데 크게 기여할 수 있다.

Claims (8)

  1. 반도체 소자의 제조방법에 있어서, 소오스 및 드레인 영역 상부에 절연층을 형성한 다음, 비트라인을 형성하고, 고리모양의 식각 장벽막 스페이서를 형성하여 콘택홀을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있서어, 상기 콘택홀을 형성하기 위하여 게이트 전극 및 소오스 드레인 영역상부에 절연막을 형성하고 비트라인을 형성한 후 다시 절연막으로 평탄화시키는 단계와,
    상기 절연막 상부에 일정한 식각비 차이를 갖는 절연막을 두 단계로 형성한 후, 소정부분에 마스크를 사용하여 절연막을 T자형으로 식각하는 단계와, 상기 T자형의 절연막 양측부에 스페이서를 형성하는 단계와,
    상기 스페이서 상부에 절연막을 도포하고 마스크 패턴을 이용하여 스페이서 상부 및 내부의 절연막과 하부의 절연막 및 비트라인을 차례로 식각하여 소오스 또는 드레인 영역을 노출시키는 단계와;
    상기 스페이서 상부 및 내부에 다결정 실리콘을 증착시켜 노출된 식각부 내부를 매립하고 콘택홀 그 외의 영역을 마스크를 이용하여 제거하여 비트라인 콘택부를 형성하는 단계와;
    상기 다결정 실리콘과 절연막 상부에 다시 절연막을 도포한 후 콘택홀이 형성되지 않은 스페이서 내부 및 하부의 절연막을 식각하여 소오스 또는 드레인 영역을 노출시키어 기억 노드 콘택홀을 형성하는 단계로 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 비트라인을 형성하는 제 2 다결정 실리콘층은 금속-실리사이드 또는 다결정 실리콘과 금속-실리사이드의 이중구조를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 금속르로 텅스텐(W), 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 코발트(Co)가 사용되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 2 항에 있어서, 상기 다결정 실리콘의 제거방법은 마스크를 사용하지 않고도 블랭킷 식각에 의하여 제거할 수 있는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 2 항에 있어서, 상기 절연막 상부에 일정한 식각비 차이를 갖는 절연막을 두단계로 형성하는 단계에서 먼저 형성되는 절연막의 식각비가 차후에 형성되는 식각비보다 큰 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 스페이서는 다결정 실리콘인 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 스페이서는 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
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