KR960005249B1 - 반도체 집적 소자의 디램(dram) 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 집적 소자의 디램(DRAM) 제조방법

제1도는 종래 방법에 의한 일실시예의 DRAM 형성도,

제2도는 본 발명에 따른 일실시예의 DRAM 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 : 필드 산화막

3 : 트렌치 4 : 게이트 산화막

5 : 감광막 6 : 게이트 전극

7 : 워드선 8 : 스페이서 산화막

9, 9' : MOSFET 활성영역 10, 15 : 산화막

11, 16 : BPSG막 12, 19 : 마스크 폴리실리콘

13, 20 : 스페이서 폴리실리콘 14, 14' : 비트선

17 : 식각 장애막 18 : 희생 산화막

21 : 전하보존 전극 22 : 유전막

23 : 플래이트 전극

본 발명은 비교적 쉬운 공정방법을 이용해 DRAM 셀(cell)의 단위면적을 축소시키면서, MOSFET의 채널 길이를 용이하게 조정함으로써 MOSFET의 단채널(Short Channel)문제점을 해결하는 반도체집적 소자의 디램(DRAM) 제조방법에 관한 것이다.

일반적으로 범용의 반도체 메모리 소자인 DRAM의 집적화와 관련해 주용한 요인은 셀(cell)의 면적 감소와 이에 따른 공정능력 한계, MOSFET 소자 등의 특성 악화를 들 수 있다. 그러나 반도체 집적회로의 고집적화를 달성하기 위해서 단위면적의 감소는 필연적인 과제이고, 이에 따라 고도의 공정기술의 개발과 함께 각 단위소자의 신뢰성 확보 또한 절실한 해결과제가 되고 있다.

기존의 DRAM 셀들은 반도체 기판 표면과 평행하게 스위치 소자인 MOSFET을 채용하는 구조를 사용하여, 각 한 개의 MOSFET과 캐패시터로 셀을 구성하고 있는데 이를 첨부된 도면의 제1도를 통하여 제조과정을 설명하면, 도면에서 1은 반도체 기판, 2는 필드 산화막, 4는 게이트 산화막, 6은 게이트 전극, 7은 워드선, 8은 스페이서 산화막, 9, 9'는 MOSFET활성영역, 10, 15는 산화막, 11, 16은 BPSG 막, 13, 20은 스페이서 폴리실리콘막, 14, 14'는 비트선, 21은 전하보존 전극, 22는 유전막, 23은 플래이트 전극을 각각 나타낸다.

먼저, 반도체 기판(1)에 필드 산화막(2)을 형성하고, 게이트 산화막(4)을 성장시킨 다음, 바로 게이트전극(6) 및 워드선(7)용폴리실리콘을 증착해 불순물 주입공정을 행하고 패턴을 형성한 다음, 고집적화에 따른 MOSFET의 전기적 특성을 개선하기 위해 스페이서 산화막(8)과 활성영역(9, 9')을 갖는 LDD구조의 MOSFET 형성 공정을 실시하고, 이어서 고온 산화방법의 절연산화막(10)과 BPSG막(11)을 형성하고 활성영역(9) 위에 마스크 폴리실리콘(12)과 스페이서 폴리실리콘(13)을 이용한 자기정렬 방식으로 콘택홀을 형성하고, 이콘택홀에 불순물이 주입된 폴리실리콘을 증착시키며 활성영역과 접속시키고, 그위에 실리사이드를 증착시킨 다음, 비트선(14)패턴을 형성한다. 이어서 절연을 위한 산화막(15)과 BPSG막을 증착하고, 활성영역(9')위에 마스크 폴리실리콘(19)과 스페이서 폴리실리콘(20)을 이용한 자기 정렬 방식으로 콘택홀을 형성하고, 이콘택홀위에 불순물이 주입된 폴리시리콘을 증착시켜 활성영역과 접속시키고, 전하보존전극(21) 패턴을 형성한 다음, 이어서 ON 또는 ONO 복합구조의 유전막을 성장시키고, 그위에 불순물이 주입된 폴리실리콘을 이용해 플레이트 전극(23)을 가진 Capacitor를 구성해 기존의 DRAM Cell의 주요 공정을 완료하게 된다. 이와같은 구조로 제조되는 반도체 집적회로는 현재의 공정능력을 감안할 때, 고집적으로 갈수록 위에서 언급한 문제점들을 해결하기 어렵고, 또 이를 해결하기 위해서는 값비싼 장비 지원 등의 원가상승을 초래하게 된다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 반도체 집적회로의 고집적화에 따른 단위 면적 축소에 대응하는 구조를 실현함에 있어 비교적 용이한 공정 능력의 효율을 높이는 반도체 집적소자의 DRAM 제조방법을 제공 하는데 그 목적이 있다.

따라서 상기 목적을 달성 하기 위한 본 발명은 반도체 집적 소자의 디램(DRAM) 제조방법에 있어서, N-Well(N형 웰) (또는 P-Well)이 형성된 반도체 기판 위에 필드 산화막을 성장하고, 상기 필드 산화막이 없는 일부영역에 수직의 MOSFET 채널영역 형성을 위한 트렌치을 형성하는 제1단계, 상기 제1단기 후에 게이트 산화막과 게이트 전극 및 워드선용 폴리실리콘을 증착한 다음 불순물 주입공정을 수행하고 상기 폴리실리콘을 패턴하여 소정의 크리로 게이트 전극을 형성하여 최종적인 미세 게이트 전극 및 워드선을 형성하여 상기 감광막을 제거하는 제2단계, 상기 제2단계 후에 잔류된 상기 폴리실리콘막에 불순물 이온주입을 실시하고 스페이서 산화막을 형성한 다음 MOSFET활성영역을 형성하고 소자간 절연을 위해 일정두께의 절연 산화막 및 BPSG막을 도포하고 전면 식각으로 평탄화 공정을 수행하는 제3단계, 상기 제3단계후에 일정두께의 마스크 폴리실리콘을 증착하고 비트선 콘택 홀 마스크를 이용해 상기 마스크 폴리실리콘과 약간의 BPSG막을 식각한 다음, 일정두께의 폴리실리콘을 증착시켜 비등방성 방식으로 식각해 스페이서 폴리실리콘을 형성하는 제4단계, 상기 제4단계 후에 상기 활성영역 위에 콘택 홀을 형성하고 상기 콘택홀에 불순물이 주입된 폴리실리콘을 증착시켜 활성영역과 접속시킨 다음에 그위에 실리사이드를 증착시키고 비트선 마스크를 이용하여 실리사이드와 폴리실리콘을 차례로 식각해 비트선을 형성한 다음에 절연 산화막, BPSG막을 차례로 증착하여 상기 BPSG막을 전면 식각으로 평탄화 공정을 행한 후에 식각 장애막, 희생 산화막, 마스크 폴리실리콘을 차례로 증착하는 제5단계, 상기 제5단계 후에 상기 마스크 폴리실리콘, 희생 산화막, 그리고 식각 장애막을 차례로 식각한 다음에 스페이서 폴리실리콘을 형성하여 MOSFET의 활성영역위에 콘택 홀을 형성하고 상기 콘택 홀위에 불순물이 주입된 폴리실리콘을 증착시켜 활성영역과 접속시킨 다음 소정의 크리로 전하보존 전극을 형성하는 제6단계, 상기 제6단계 후에 상기 희생 산화막을 식각하여 상기 전하보존전극의 표면을 따라 유전막을 증착한 다음에 불순물이 주입된 폴리실리콘을 증착하고 마스크를 이용 폴리실리콘을 식각해 플레이트 전극을 형성하는 제7단계로 구비 되는 것을 특징으로 한다.

이하, 첨부된 도면 제2도를 참조하여 본 발명에 따른 일실시예를 상세히 설명하면, 도면에서 3은 트렌치, 5는 감광막, 12, 19는 마스크 폴리실리콘막, 17은 식각 장애막, 18은 희생 산화막을 각각 나타낸다.

편의상 DRAM 셀의 게이트 전극과 수직인 방향의 단면만 표시한 제2도를 참고로 제조과정을 자세하게 설명하면 다음과 같다.

제2(a)도는 N-Well(또는 P-Well)이 형성된 반도체 기판(1)위에 LOCOS(local oxidation of silicon)방식으로 필드 산화막(2)을 성장하고, 상기 필드 산화막(2)이 없는 일부영역에 수직의 MOSFET 채널영역 형성을 위한 트렌치(3)을 형성한 후에 게이트 산화막(4)과 수직 구조의 게이트 전극(6) 및 워드선(7)용 폴리실리콘을 시간 지연없이 증착한 다음 불순물 주입공정을 행하고 상기 폴리실리콘을 패턴하여 소정의 크리로 게이트 전극(6)을 형성하고 최종적인 미세 게이트 전극(6) 및 워드선(7)형성을 위해 감광막(5)을 현상한 단면도이다.

제2(b)도는 상기 감광막(5)으로 노출된 폴리실리콘을 식각해 최종적인 게이트 전극(6) 및 워드선(7)을 형성하고 이어서 감광막을 제거하고, 잔류된 상기 폴리실리콘막에 N형(또는 P형) 불순물 이온주입을 실시하고, 일정두께의 산화막을 증착시켜 비등방성 방식으로 식각해 스페이서 산화막(8)을 형성한 다음, 상대적으로 고농도인 N형(또는 P형) 이온주입을 통해 LDD 구조의 MOSFET 활성영역(9, 9')을 형성하고, 조자간 절연을 위해 고온 산화방법으로 일정두께의 절연 산화막(10)을 증착한 상태의 단면도이다.

제2(c)도는 일정두께의 BPSG막(11)을 증착하고, 전면 식각으로 평탄화 공정을 행한후, 그 위에 일정두께의 마스크 폴리실리콘(12)을 증착하고, 비트선 콘택 홀 마스크를 이용해 상기 마스크 폴리실리콘(12)과 약간의 BPSG막(11)을 식각한 다음, 일정두께의 폴리실리콘을 증착시켜 비등방성 방식으로 식각해 스페이서 폴리실리콘(13)을 형성하고, 이들 폴리실리콘(12, 13)과 BPSG막(11)의 식각 선택비를 이용한 자기정렬 방식으로 MOSFET의 활성영역(9)위에 콘택 홀을 형성하고, 이 콘택 홀위에 불순물이 주입된 폴리실리콘을 증착시켜 활성영역과 접속시킨 다음에 그위에 실리사이드를 증착시키고 비트선 마스크를 이용하여 실리사이드와 폴리실리콘을 차례로 식각해 비트션(14, 14')을 형성한 단면도이다.

제2(d)도는 소자간 절연을 위해 고온 산화방법으로 일정두께의 절연 산화막(15)을 증착하고 상기 절연산화막(15) 상에 일정두께의 BPSG막(16)을 도포하여, 전면 식각으로 평탄화 공정을 행한 후에 식각 장애막(17)으로 일정 두께의 실리콘 질화막을 증착하고 일정두께의 희생 산화막(18)을 증착한다. 이어서 일정두께의 마스크 폴리실리콘(19)을 증착하고 전하보존전극 콘택 홀 마스크를 이용해 상기 마스크 폴리실리콘(19), 희생 산화막(18), 그리고 식각 장애막(17)을 차례로 식각한 다음, 그위에 일정두께의 폴리실리콘을 증착시켜 상기 폴리실리콘을 비등방성 방식으로 식각해 스페이서 폴리실리콘(20)을 형성하고, 이들 폴리실리콘(19, 20)과 BPSG막(16)의 식각 선택비를 이용한 자기정렬 방식으로 MOSFET의 활성영역(9')위에 콘택 홀을 형성하고, 이 콘택 홀위에 불순물이 주입된 폴리실리콘을 증착시켜 활성영역과 접속시킨 다음 소정의 크기로 전하보존 전극(21)을 형성한 단면도이다.

제2(e)도는 셀 단위면적 축소로 인한 전하보존용량 감소를 보상하기 위하여 상기 제3(d)도의 식각 장애막(17)을 보호막으로 사용하여 상기 희생 산화막(18)을 습식 식각해 증가된 전하보존 전극의 유효면적을 포함하는 전하보존전극의 표면을 따라 NO(nitride-oxide)또는 ONO(nitride-oxide-nitride) 복합구조의 유전막(22)을 성장시키고, 그위에 불순물이 주입된 폴리실리콘을 증착한 다음, 마스크를 이용 폴리실리콘을 식각해 플레이트 전극(23)을 형성한 상태의 단면도이다.

이상 본 발명과 같은 구조와 방법으로 DRAM셀을 제작하는 제1도와 제2도에서 알 수 있듯이 기존의 방법에 비해 일정축을 A에서 A'로(제1도 및 제2(e)도 참조)단축하여 셀의 단위면적을 감소시킬수 있는 효과와 함께 트렌치 깊이를 임의로 조절해 MOSFET의 Short Channel효과 감소등 소자의 신뢰성 또한 높일 수 있으며 공정측면에서도 게이트 및 워드선 형성시 두 번의 마스크 작업을 통해 기존의 노광기술 한계를 넘는 패턴도 형성할 수 있는 장점이 있다.

Claims (6)

1. 반도체 집적 소자의 디램(DRAM) 제조방법에 있어서, N-Well(N형 웰) (또는 P-Well)이 형성된 반도체 기판(1) 위에 필드 산화막(2)을 성장하고, 상기 필드 산화막(2)이 없는 일부영역에 수직의 MOSFET 채널영역 형서을 위한 트렌치(3)을 형성하는 제1단계, 상기 제1단기 후에 게이트 산화막(4)과 게이트 전극(6) 및 워드선(7)용 폴리실리콘을 다음 불순물 주입공정을 수행하고 상기 폴리실리콘을 패턴하여 소정의 크기로 게이트 전극(6)을 형성하여 최종적인 미세 게이트 전극(6) 및 워드선(7)형성을 위해 감광막(5)을 현상한 다음 상기 감광막(5)으로 노출된 폴리실리콘을 식각해 최종적인 게이트 전극(6) 및 워드선(7)을 형성하여 상기 감광막(5)을 제거하는 제2단계, 상기 제2단계 후에 잔류된 상기 폴리실리콘막에 불순물 이온 주입을 실시하고 스페이서 산화막(8)을 형성한 다음 MOSFET 활성영역(9, 9')을 형성하고 소자간 절연을 위해 일정두께의 절연 산화막(10) 및 BPSG막(11)을 도포하고 전면 식각으로 평탄화 공정을 수행하는 제3단계, 상기 제3단계 후에 일정두께의 마스크 폴리실리콘(12)을 증착하고 비트선 콘택 홀 마스크를 이용해 상기 마스크 폴리실리콘을 증착시켜 비등방성 방식으로 식각해 스페이서 폴리실리콘(13)을 형성하는 제4단계, 상기 제4단계 후에 상기 활성영역(9) 위에 콘택 홀을 형성하고 상기 콘택 홀에 불순물이 주입된 폴리실리콘을 증착시켜 활성영역과 접속시킨 다음에 그 위에 실리사이드를 증착시키고 비트선 마스크를 이용하여 실리사이드와 폴리실리콘을 차례로 식각해 비트선(14, 14')을 형성한 다음에 절연 산화막(15), BPSG막(16)을 차례로 증착하여 상기 BPSG막(16)을 전면 식각으로 평탄화 공정을행한 후에 식각 장애막(17), 희생 산화막(18), 마스크 폴리실리콘(19)을 차례로 증착하는 제5단계, 상기 제5단계 후에 상기 마스크 폴리실리콘(19), 희생 산화막(18), 그리고 식각 장애막(17)을 차례로 식각한 다음에 스페이서 폴리실리콘(20)을 형성하여 MOSFET의 활성영역(9')위에 콘택 홀을 형성하고 상기 콘택 홀위에 불순물이 주입된 폴리실리콘을 증착시켜 활성영역과 접속시킨 다음 소정의 크기로 전하보존 전극(21)을 형성하는 제6단계, 상기 제6단계 후에 상기 희생 산화막(18)을 식각하여 상기 전하보존전극(21)의 표면을 따라 유전막(22)을 증착한 다음에 불순물이 주입된 폴리 실리콘을 증착하고 마스크를 이용 폴리실리콘을 식각해 플레이트 전극(23)을 형성하는 제7단계로 구비되어 지는 것을 특징으로 하는 반도체 집적 소자의 디램(DRAM)제조방법.
2. 제1항에 있어서, 상기 제2단계의 게이트 전극(6)은 수직구조를 이루어 채널은 상기 제1단계의 트렌치(3)의 깊이를 조절함으로써 이루어 지는 것을 특징으로 하는 반도체 집적 소자의 디램(DRAM) 제조방법.
3. 제1항에 있어서, 상기 제5단계의 비트선(14)형성은 폴리실리콘(12, 13)과 BPSG막(11)의 식각 선택비를 이용한 자기정렬 방식으로 상기 MOSFET의 활성영역(9)위에 형성된 콘택 홀에 증착되어 지는 것을 특징으로 하는 반도체 집적 소자의 디램(DRAM)제조방법.
4. 제1항에 있어서, 상기 제6단계의 전하보존전극(21) 형성은 폴리실리콘(19, 20)과 BPSG막(16)의 식각 선택비를 이용한 자기정력 방식으로 MOSFET의 활성영역(9')위에 형성된 콘택 홀에 증착 되어 지는 것을 특징으로 하는 반도체 집적 소자의 디램(DRAM)제조방법.
5. 제1항에 있어서, 상기 제5단계의 식각 장애물(17)은 실리콘 질화막인 것을 특징으로 하는 반도체 집적 소자의 디램(DRAM)제조방법.
6. 제1항에 있어서, 상기 제7단계의 유전막(22)은 NO(nitride-oxide)또는 ONO(nitride-oxide-nitride)의 복합구조중 어느 하나로 이루어 지는 것을 특징으로 하는 반도체 집적 소자의 디램(DRMA)제조방법.