JPWO2019186785A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents
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Abstract
Description
(構成の概要)
図1は、本実施の形態1におけるMOSFET101(炭化珪素半導体装置)のセル構造を概略的に示す部分断面図である。MOSFET101(炭化珪素半導体装置)は、半導体層15と、ゲート絶縁膜10と、ゲート電極11とを有している、さらに、MOSFET101は、基板1(半導体基板)と、ソース電極12と、ドレイン電極13と、層間絶縁膜14とを有していてよい。半導体層15は、ドリフト層2と、ボディ領域5と、ソース領域3と、少なくとも1つの保護層7と、少なくとも1つの第1低抵抗層8と、少なくとも1つの第2低抵抗層9とを有している。さらに、半導体層15は、ボディコンタクト領域4を有していてよい。
半導体層15は基板1の表面に形成されている。基板1の裏面にはドレイン電極13が形成されている。また、半導体層15の表面にはトレンチ6が形成されている。トレンチ6内にはゲート絶縁膜10とゲート電極11とが形成されている。そして、半導体層15上において、トレンチ6上の領域にはゲート電極11を覆うように層間絶縁膜14が形成されており、他の領域にはソース電極12が形成されている。
図2は、MOSFET101(図1)の製造方法を概略的に示すフロー図である。図3〜図8のそれぞれは、MOSFET101(図1)の製造方法の第1〜第6工程を概略的に示す部分断面図である。これらの図を参照しつつ、MOSFET101の製造方法について、以下に説明する。
図10は、比較例のMOSFET100の構成を示す部分断面図である。MOSFET100は、第1低抵抗層8および第2低抵抗層9(図1)に対応する領域に、一定の不純物濃度を有する1つの低抵抗層19を有している。なお、前述したように、不純物領域の範囲は不純物濃度が当該領域における不純物濃度の最高値の半分以上となる領域のことを指す。このため、例えばイオン注入等でボックス型の不純物領域が形成される場合、不純物濃度の最高値からその半分の不純物濃度までとなる一連の領域を、「一定の不純物濃度を有する」1つの層と見なす。
図12および図13のそれぞれは、MOSFET100(図10:比較例)およびMOSFET101(図1:実施例)のトレンチ下端近傍におけるオフ状態での電界強度のシミュレーション結果を示す分布図である。図14および図15のそれぞれは、図12および図13のシミュレーションに用いられる低抵抗層の不純物濃度分布を示すグラフである。なお図14および図15において、「トレンチからの距離」は、トレンチ6の側面から面内方向(図1または図10における横方向)に沿っての距離であり、「不純物濃度」は、当該距離に関しての低抵抗層(実施例においては第1低抵抗層および第2低抵抗層)の1次元不純物濃度分布を表している。
本実施の形態によれば、第1低抵抗層8によって、トレンチ6と保護層7との間の境界部BDの近傍からの空乏層の伸展が抑制される。さらに、相対的に高い不純物濃度を有する第2低抵抗層9によって、空乏層の伸展をより抑制することができる。これら第1低抵抗層8および第2低抵抗層9によるJFET抵抗の低減により、オン抵抗を低減することができる。第2低抵抗層9がトレンチ6から離れていることにより、オフ状態におけるトレンチ6内でのゲート絶縁膜10への過大な電界集中が抑えられる。これにより、ゲート絶縁膜10の劣化に起因しての信頼性低下が抑えられる。以上から、高い信頼性を確保しつつオン抵抗を低減することができる。
上記においては、図1に示すように、MOSFET101のひとつのセルに着目して、その構成について詳しく説明した。次に、隣り合うセル間の関係を考慮しつつ、MOSFET101の構成について説明する。図16は、MOSFET101の、隣り合う1対のセル構造を概略的に示す部分断面図である。図16の断面視において、MOSFET101は、隣り合う1対のトレンチ6aおよび6bと、これらに対応した1対の第1低抵抗層8aおよび8bと、1対の第2低抵抗層9aおよび9bとを含む。第2低抵抗層9aの側面と、第2低抵抗層9bの側面とは、ドリフト層2によって隔てられている。
(構成および製造方法)
図18は、本実施の形態2におけるMOSFET102(炭化珪素半導体装置)のセル構造を概略的に示す部分断面図である。MOSFET102と、MOSFET101(図1:実施の形態1)との相違点は、第1低抵抗層8および第2低抵抗層9の構成とその形成方法であるため、主に当該相違点について、以下に説明する。
MOSFET102によっても、実施の形態1とほぼ同様の効果が得られる。
第1低抵抗層8および第2低抵抗層9は、半導体層15表面への垂直なイオン注入、あるいは、エピタキシャル成長によって形成されてもよい。例えば、実施の形態1の製造方法に従って図3に示すようにドリフト層2を形成後、第2低抵抗層9がイオン注入あるいはエピタキシャル成長により形成される。その上に、イオン注入あるいはエピタキシャル成長により、第1低抵抗層8が形成される。このイオン注入あるいはエピタキシャル成長において、部分的に開口を有するマスクを使用することで、第1低抵抗層8および第2低抵抗層9が局所的に形成されてもよい。その後、実施の形態1と同様の方法で、ボディ領域5、ソース領域3およびボディコンタクト領域4が形成される。そして、第1低抵抗層8の側面に接するようにトレンチ6が形成され、第1低抵抗層8の側面の一部と第2低抵抗層9の側面とに接するように保護層7が形成される。これにより、MOSFET102(図18)が得られる。
(構成)
図22は、本実施の形態3におけるMOSFET103(炭化珪素半導体装置)のセル構造を概略的に示す部分断面図である。MOSFET103と、MOSFET101(図1:実施の形態1)との相違点は、第1低抵抗層8および第2低抵抗層9の構成とその形成方法と、さらに第3低抵抗層17が形成されることとであるため、主に当該相違点について、以下に説明する。
次に、MOSFET103の製造方法について、以下に説明する。
本実施の形態によっても、実施の形態1とほぼ同様の効果が得られる。
(構成)
図23は、本実施の形態4におけるMOSFET104(炭化珪素半導体装置)のセル構造を概略的に示す部分断面図である。MOSFET104と、MOSFET101(図1:実施の形態1)との相違点は、電流拡散層18が形成されることとであるため、主に当該相違点について、以下に説明する。
図24は、MOSFET104の製造方法の一工程を概略的に示す部分断面図である。まず、実施の形態1とおおよそ同様の製造方法に従い、ドリフト層2が形成される。その後、ドリフト層2上に第1導電型の電流拡散層18がイオン注入またはエピタキシャル成長により形成される。このとき電流拡散層18は、ドリフト層2全面にわたって広く形成されてもよい。あるいは、電流拡散層18は、開口部を有するマスクを用いて、ドリフト層2上に、所定のパターンで形成されてもよい。このパターンは、局所的な領域を有するものであってもよく、あるいは、ドリフト層2を囲む領域を有するものであってもよい。具体的には、MOSFET104としての半導体チップの中央領域または外周領域などの特定の領域以外に、電流拡散層18が形成されてよい。トレンチ6の側面と電流拡散層18との間にドリフト層2が介在してもよい。あるいは、トレンチ6から離れた位置でドリフト層2を面内方向において挟むように電流拡散層18が形成されてもよい。
本実施の形態によれば、デバイスオン時にボディ領域5から伸びる空乏層の伸びが、電流拡散層18によって広範囲にわたって抑制される。これにより、ボディ領域5と保護層7との間のJFET抵抗が大幅に低減される。よって、JFET抵抗を低減する目的で第1低抵抗層8および第2低抵抗層9の不純物濃度、特にトレンチ6下部に接する第1低抵抗層8の不純物濃度、を高くする必要性が、ある程度抑えられる。よって、第1低抵抗層8および第2低抵抗層9に隣接するゲート絶縁膜10への過大な電界集中をより抑えることができる。
図25は、本実施の形態5におけるMOSFET105(炭化珪素半導体装置)のセル構造を概略的に示す部分断面図である。本実施の形態5においても、実施の形態1(図1)と同様に、保護層7はトレンチ6の下方に配置されている。ただし、MOSFET101(図1:実施の形態1)においては保護層7の上端とトレンチ6の下端とが接しているが、MOSFET105においてはこれらがドリフト層2を介して互いに離れている。このため本実施の形態においては、境界部BDは、深さ方向における、保護層7の上端とトレンチ6の下端との間の領域を意味している。言い換えれば、境界部BDは深さ方向に広がりを有している。第1低抵抗層8は深さ方向においてこの境界部BDをまたいでいる。
Claims (15)
- 炭化珪素からなり第1導電型を有するドリフト層(2)と、
前記ドリフト層(2)上に設けられ第2導電型を有するボディ領域(5)と、
前記ボディ領域(5)上に設けられ前記第1導電型を有するソース領域(3)と、
前記ソース領域(3)および前記ボディ領域(5)を貫通する少なくとも1つのトレンチ(6)の各々の内壁に設けられたゲート絶縁膜(10)と、
前記ゲート絶縁膜(10)を介して前記トレンチ(6)の各々の中に設けられたゲート電極(11)と、
前記トレンチ(6)の下方に位置する部分を少なくとも有し、前記ドリフト層(2)に接し、前記第2導電型を有する少なくとも1つの保護層(7)と、
前記トレンチ(6)および前記保護層(7)に接し、深さ方向において前記トレンチ(6)と前記保護層(7)との間の境界部(BD)をまたぎ、前記第1導電型を有し、前記ドリフト層(2)よりも高い不純物濃度を有する少なくとも1つの第1低抵抗層(8)と、
前記第1低抵抗層(8)に接し、前記トレンチ(6)から離れ、前記第1導電型を有し、前記第1低抵抗層(8)よりも高い不純物濃度を有する少なくとも1つの第2低抵抗層(9)と、
を備える炭化珪素半導体装置(101、101V、102〜105)。 - 前記第1低抵抗層(8)の不純物濃度が、前記トレンチ(6)から離れるにつれて高くなっている、請求項1に記載の炭化珪素半導体装置(101、101V、102〜105)。
- 前記第2低抵抗層(9)が前記第1低抵抗層(8)の底面に接している、請求項1または2に記載の炭化珪素半導体装置(102)。
- 前記第2低抵抗層(9)は前記第1低抵抗層(8)の側面に接しており、
前記第1低抵抗層(8)の底面と、前記第2低抵抗層(9)の底面と、前記保護層(7)の側面とに接し、前記第1導電型を有し、前記第1低抵抗層(8)よりも高い不純物濃度を有する第3低抵抗層(17)をさらに備える、請求項1から3のいずれか1項に記載の炭化珪素半導体装置(103)。 - 断面視において、
前記少なくとも1つのトレンチは、隣り合う1対のトレンチ(6a、6b)を含み、
前記1対のトレンチ(6a、6b)に対応して、前記少なくとも1つの第1低抵抗層は1対の第1低抵抗層(8a、8b)を含み、かつ前記少なくとも1つの第2低抵抗層は1対の第2低抵抗層(9a、9b)を含み、
前記1対の第2低抵抗層(9a、9b)の一方の側面と、前記1対の第2低抵抗層(9a、9b)の他方の側面とは、互いに接している、請求項1から4のいずれか1項に記載の炭化珪素半導体装置(101V)。 - 断面視において、
前記少なくとも1つのトレンチは、隣り合う1対のトレンチ(6a、6b)を含み、
前記1対のトレンチ(6a、6b)に対応して、前記少なくとも1つの第1低抵抗層は1対の第1低抵抗層(8a、8b)を含み、かつ前記少なくとも1つの第2低抵抗層は1対の第2低抵抗層(9a、9b)を含み、
前記1対の第2低抵抗層(9a、9b)の一方の側面と、前記1対の第2低抵抗層(9a、9b)の他方の側面とは、前記ドリフト層(2)によって隔てられている、請求項1から4のいずれか1項に記載の炭化珪素半導体装置(101〜105)。 - 前記ボディ領域(5)の下部と前記ドリフト層(2)との間に設けられ、前記保護層(7)の上端よりも浅く位置する下端を有し、前記第1導電型を有し、前記第2低抵抗層(9)よりも高い不純物濃度を有する電流拡散層(18)をさらに備える、請求項1から6のいずれか1項に記載の炭化珪素半導体装置(104)。
- 前記第2低抵抗層(9)の前記第1導電型の不純物濃度は3×1017cm−3以下である、請求項1から7のいずれか1項に記載の炭化珪素半導体装置(101、101V、102〜105)。
- 面内方向における前記第1低抵抗層(8)の幅は0.1μm以上である、請求項1から8のいずれか1項に記載の炭化珪素半導体装置(101、101V、102〜105)。
- 面内方向における前記第2低抵抗層(9)の幅は0.1μm以上である、請求項1から9のいずれか1項に記載の炭化珪素半導体装置(101、101V、102〜105)。
- 前記ソース領域(3)に電気的に接続されたソース電極(12)をさらに備え、前記保護層(7)は前記ソース電極(12)に短絡されている、請求項1から10のいずれか1項に記載の炭化珪素半導体装置(101、101V、102〜105)。
- 炭化珪素からなり第1導電型を有するドリフト層(2)が設けられた半導体基板(1)を用意する工程と、
前記ドリフト層(2)にトレンチ(6)を形成する工程と、
前記トレンチ(6)の底面へ第2導電型の不純物を注入することによって、前記トレンチ(6)の下方に位置する部分を少なくとも有し、前記ドリフト層(2)に接し、前記第2導電型を有する保護層(7)を形成する工程と、
前記トレンチ(6)の側面への傾斜角度をつけての第1イオン注入によって、前記トレンチ(6)および前記保護層(7)に接し、深さ方向において前記トレンチ(6)と前記保護層(7)との間の境界部(BD)をまたぎ、前記第1導電型を有し、前記ドリフト層(2)よりも高い不純物濃度を有する第1低抵抗層(8)を形成する工程と、
前記トレンチ(6)の側面への傾斜角度をつけての第2イオン注入によって、前記第1低抵抗層(8)に接し、前記トレンチ(6)から離れ、前記第1導電型を有し、前記第1低抵抗層(8)よりも高い不純物濃度を有する第2低抵抗層(9)を形成する工程と、
を備える、炭化珪素半導体装置(101、101V、102〜105)の製造方法。 - 炭化珪素からなり第1導電型を有するドリフト層(2)が設けられた半導体基板(1)を用意する工程と、
前記ドリフト層(2)にトレンチ(6)を形成する工程と、
前記トレンチ(6)の底面へ第2導電型の不純物を注入することによって、前記トレンチ(6)の下方に位置する部分を少なくとも有し、前記ドリフト層(2)に接し、前記第2導電型を有する保護層(7)を形成する工程と、
前記トレンチ(6)の側面への傾斜角度をつけてのイオン注入を、注入されたイオンの濃度ピークが前記トレンチ(6)から離れるように注入エネルギーを選択して行うことによって、
前記トレンチ(6)および前記保護層(7)に接し、深さ方向において前記トレンチ(6)と前記保護層(7)との間の境界部(BD)をまたぎ、前記第1導電型を有し、前記ドリフト層(2)よりも高い不純物濃度を有する第1低抵抗層(8)と、
前記第1低抵抗層(8)に接し、前記トレンチ(6)から離れ、前記第1導電型を有し、前記第1低抵抗層(8)よりも高い不純物濃度を有する第2低抵抗層(9)と、
を同時に形成する工程と、
を備える、炭化珪素半導体装置(102)の製造方法。 - 前記イオン注入の少なくとも一部は、前記傾斜角度を30度以下として行われる、請求項13に記載の炭化珪素半導体装置(102)の製造方法。
- 炭化珪素からなり第1導電型を有するドリフト層(2)と、前記ドリフト層(2)上に設けられ第2導電型を有するボディ領域(5)と、前記ボディ領域(5)上に設けられ前記第1導電型を有するソース領域(3)と、前記ソース領域(3)および前記ボディ領域(5)を貫通する少なくとも1つのトレンチ(6)の各々の内壁に設けられたゲート絶縁膜(10)と、前記ゲート絶縁膜(10)を介して前記トレンチ(6)の各々の中に設けられたゲート電極(11)と、前記トレンチ(6)の下方に位置する部分を少なくとも有し、前記ドリフト層(2)に接し、前記第2導電型を有する少なくとも1つの保護層(7)と、前記トレンチ(6)および前記保護層(7)に接し、深さ方向において前記トレンチ(6)と前記保護層(7)との間の境界部(BD)をまたぎ、前記第1導電型を有し、前記ドリフト層(2)よりも高い不純物濃度を有する少なくとも1つの第1低抵抗層(8)と、前記第1低抵抗層(8)に接し、前記トレンチ(6)から離れ、前記第1導電型を有し、前記第1低抵抗層(8)よりも高い不純物濃度を有する少なくとも1つの第2低抵抗層(9)と、を含む炭化珪素半導体装置(101)の製造方法であって、
前記ドリフト層(2)の少なくとも一部が設けられた半導体基板(1)を用意する工程と、
前記第1低抵抗層(8)および前記第2低抵抗層(9)を、前記ドリフト層(2)よりも高い不純物濃度が得られるように不純物を添加しながらのエピタキシャル成長によって形成する工程と、
を備える、炭化珪素半導体装置(101、101V、102〜105)の製造方法。
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