JP2008294214A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2008294214A
JP2008294214A JP2007137938A JP2007137938A JP2008294214A JP 2008294214 A JP2008294214 A JP 2008294214A JP 2007137938 A JP2007137938 A JP 2007137938A JP 2007137938 A JP2007137938 A JP 2007137938A JP 2008294214 A JP2008294214 A JP 2008294214A
Authority
JP
Japan
Prior art keywords
layer
semiconductor layer
channel stop
termination
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007137938A
Other languages
English (en)
Other versions
JP4621708B2 (ja
Inventor
Shotaro Ono
昇太郎 小野
Wataru Saito
渉 齋藤
Masakatsu Takashita
正勝 高下
Yasuto Sumi
保人 角
Masaru Izumisawa
優 泉沢
Hiroshi Ota
浩史 大田
Wataru Sekine
渉 関根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007137938A priority Critical patent/JP4621708B2/ja
Priority to US12/123,072 priority patent/US7622771B2/en
Publication of JP2008294214A publication Critical patent/JP2008294214A/ja
Application granted granted Critical
Publication of JP4621708B2 publication Critical patent/JP4621708B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】終端耐圧を高めて高信頼性が得られる半導体装置を提供する。
【解決手段】素子領域における第１導電型の第１の半導体層の主面上に設けられた第１導電型の第２の半導体層と第２導電型の第３の半導体層との周期的配列構造と、素子領域より外側の終端領域における第１の半導体層の主面上に設けられた終端半導体層と、終端半導体層より外側の最外周部における第１の半導体層の主面上で終端半導体層に接して設けられ終端半導体層よりも不純物濃度が高い第１導電型のチャネルストップ層と、チャネルストップ層の表面上の少なくとも一部の上に設けられチャネルストップ層における少なくとも表層部よりも終端半導体層側に突出したチャネルストップ電極とを備えた。
【選択図】図１

Description

本発明は、半導体装置に関し、例えばパワーエレクトロニクス用途に適した縦型の半導体装置に関する。
縦形パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のオン抵抗は、ドリフト層部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定する不純物濃度は、ベースとドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有り、この限界を越える事が既存のパワー素子を越える低オン抵抗素子の実現への道である。
この問題を解決するＭＯＳＦＥＴの一例として、素子領域のドリフト層にスーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層とを埋め込んだ構造が知られている（例えば特許文献１）。スーパージャンクション構造は、ｐ型ピラー層とｎ型ピラー層のそれぞれに含まれる不純物量を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高濃度のｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現する。
また、パワー素子においては素子領域と同様に終端領域も高耐圧を保持しなければならない。終端領域の高耐圧を得るために、終端領域表面に、フィールドプレート、リサーフ（ＲＥＳＵＲＦ：Reduced-Surface-Field）、ガードリングなどを形成した構造が知られている。これらの構造で空乏層を外側へと伸ばすことが可能となるが、チップ端の表面やエッジにまで空乏層が伸びすぎることによる耐圧低下を防ぐために、例えば特許文献１では、空乏層の伸長を抑える構造として、チップ端表面にｎ＋型のストッパー層を設けた構造が開示されている。
しかし、空乏層の伸長が不十分な状態でストッパー層によって突然止められると局所的に電界集中箇所が生じることがある。終端領域において局所的な電界集中箇所が形成され耐圧低下が起こると、素子の耐圧は終端耐圧で決定されてしまう。また、終端耐圧が低いことにより、アバランシェ電流が終端部にのみ集中してしまい素子破壊の原因にもなってしまう。
特開２０００−２７７７２６号公報
本発明は、終端耐圧を高めて高信頼性が得られる半導体装置を提供する。
本発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層の主面に対して略垂直な縦方向に主電流経路が形成される素子領域における前記第１の半導体層の主面上に設けられた第１導電型の第２の半導体層と、前記第２の半導体層に隣接して前記第１の半導体層の主面上に設けられた第２導電型の第３の半導体層と、前記第１の半導体層の主面の反対面側に設けられた第１の主電極と、前記素子領域の表面に接して設けられた第２の主電極と、前記素子領域より外側の終端領域における前記第１の半導体層の主面上に設けられた終端半導体層と、前記終端半導体層より外側の最外周部における前記第１の半導体層の主面上で前記終端半導体層に接して設けられ、前記終端半導体層よりも不純物濃度が高い第１導電型のチャネルストップ層と、前記チャネルストップ層の表面上の少なくとも一部の上に設けられ、前記チャネルストップ層における少なくとも表層部よりも前記終端半導体層側に突出したチャネルストップ電極と、を備えたことを特徴とする半導体装置が提供される。
本発明によれば、終端耐圧を高めて高信頼性が得られる半導体装置が提供される。
以下、図面を参照し、本発明の実施形態に係る半導体装置についてパワーＭＯＳＦＥＴを一例に挙げて説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一番号を付している。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の要部の断面構造を示す模式図である。
図２は、同半導体装置におけるスーパージャンクション構造およびチャネルストップ層１４の平面パターンを例示する模式図である。
本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第１の主電極と第２の主電極との間を結ぶ縦方向（半導体層の主面に対して略垂直な方向）に主電流経路が形成される縦型素子である。本実施形態に係る半導体装置は、その主電流経路が形成される素子領域と、この素子領域を囲むように素子領域の外側に形成された終端領域とを有する。
素子領域において、高不純物濃度のｎ＋型シリコンからなる第１の半導体層としてのドレイン層２の主面上に、ｎ型シリコンからなる第２の半導体層としてのｎ型ピラー層３と、ｐ型シリコンからなる第３の半導体層としてのｐ型ピラー層４とが設けられている。
ｎ型ピラー層３とｐ型ピラー層４とは、ドレイン層２の主面に対して略平行な横方向に交互に隣接（ｐｎ接合）して周期的に配列され、いわゆる「スーパージャンクション構造」を構成している。ｎ型ピラー層３の底部は、ドレイン層２に接して、オン時における主電流経路の一部を構成する。
終端領域におけるドレイン層２の主面上には、ｎ型シリコンからなる第４の半導体層としてのｎ型ピラー層２３と、ｐ型シリコンからなる第５の半導体層としてのｐ型ピラー層２４とが設けられている。すなわち、終端領域にも、ｎ型ピラー層２３とｐ型ピラー層２４とが、ドレイン層２の主面に対して略平行な横方向に交互に隣接（ｐｎ接合）して周期的に配列されたスーパージャンクション構造が形成されている。
ｎ型ピラー層３、ｐ型ピラー層４、ｎ型ピラー層２３、ｐ型ピラー層２４の平面パターンは、図２に示すように例えばストライプ状であるが、これに限ることなく、格子状や千鳥状に形成してもよい。
素子領域におけるｐ型ピラー層４の上には、ｐ型シリコンからなるベース領域５が設けられている。ベース領域５は、ｐ型ピラー層４と同様に、ｎ型ピラー層３に対して隣接してｐｎ接合している。ベース領域５の表面には、ｎ＋型シリコンからなるソース領域６が選択的に設けられている。
ｎ型ピラー層３から、ベース領域５を経てソース領域６に至る部分の上には、例えば酸化シリコンからなるゲート絶縁膜７が設けられている。ゲート絶縁膜７の上には、制御電極（ゲート電極）８が設けられている。
ソース領域６の一部、およびベース領域５におけるソース領域６間の部分の上には、第２の主電極としてソース電極９が設けられている。ソース電極９は、ソース領域６の表面に接し、ソース領域６と電気的に接続されている。また、ソース電極９は、ベース領域５の表面に形成されたｐ＋型シリコンからなるベースコンタクト領域１５に接し、これによりベース領域５はソース電位に固定される。ドレイン層２の主面の反対側の面には、第１の主電極としてドレイン電極１が設けられ、ドレイン電極１はドレイン層２と電気的に接続されている。
制御電極８に所定の電圧が印加されると、その直下のベース領域５の表面付近にチャネルが形成され、ソース領域６とｎ型ピラー領域３とが導通する。その結果、ソース領域６、ｎ型ピラー領域３、ドレイン層２を介して、ソース電極９とドレイン電極１間に主電流経路が形成され、それら電極９、１間はオン状態とされる。
終端領域におけるスーパージャンクション構造（ｎ型ピラー層２３とｐ型ピラー層２４との周期的配列構造）の不純物濃度は、素子領域におけるスーパージャンクション（ｎ型ピラー層３とｐ型ピラー層４との周期的配列構造）の不純物濃度よりも低い。終端領域におけるスーパージャンクション構造の不純物濃度を素子領域よりも低下させることで、終端領域のｎ型ピラー層２３及びｐ型ピラー層４は素子領域よりも低い電圧で空乏化し、素子領域よりも高い終端耐圧を得ることできる。
素子領域のスーパージャンクション構造と終端領域のスーパージャンクション構造とは、図３に例示するプロセスフローにより同時に形成される。
まず、図３（ａ）に表すように、ドレイン層２の主面上にエピタキシャル成長法により形成された例えばｎ−型の高抵抗半導体層３０ａに、選択的に開口が形成されたマスク３１を用いて、ｐ型ピラー層形成用の不純物である例えばボロン３３をイオン注入する。次に、図３（ｂ）に表すように、別のマスク３２を用いて、ｎ型ピラー層形成用の不純物である例えばリン３４をイオン注入する。その後、図３（ｃ）に示すように、イオン注入した層をｎ−型の高抵抗半導体層３０ｂで埋め込み、図３（ｄ）に示すようにその高抵抗半導体層３０ｂに再びイオン注入を行うといったプロセスを複数回繰り返す。
図１に示す構造は、例えば、６回の高抵抗半導体層のエピタキシャル成長を行って得ているが、エピタキシャル成長回数はこれに限定されるものではなく、耐圧、目標特性に応じて適宜変更できる。また、スーパージャンクション構造の形成方法としては、複数回のイオン注入とエピタキシャル成長を繰り返す方法に限らず、例えば、エピタキシャル成長層中に高加速イオン注入を行って縦方向にピラー層を形成する方法、第１導電型半導体層中にトレンチを形成し、そのトレンチに第２導電型半導体層の埋め込み成長を行う方法、などを用いてもよい。
その後、熱処理を行い、高抵抗層中に注入された各不純物を拡散させ、その拡散された領域が縦方向につながることで図１に示すようなｎ型ピラー層３、ｐ型ピラー層４、ｎ型ピラー層２３、ｐ型ピラー層２４が得られる。なお、各ピラー層は横方向にも拡散して、ｎ型ピラー層とｐ型ピラー層とがｐｎ接合する。この方法で形成された各ピラー層は、縦方向に複数の不純物濃度ピークを持つ。不純物濃度のピーク位置を図１において点線で示す。
終端スーパージャンクション構造の外側には、ｎ−型シリコンの高抵抗半導体層１６がドレイン層２の主面上に設けられている。高抵抗半導体層１６は、終端スーパージャンクション構造における最外ピラー層（図１に示す例ではｐ型ピラー層２４であるがｎ型ピラー層２３であってもよい）に接している。
終端領域において高抵抗半導体層１６より外側の最外周部おけるドレイン層２の主面上には、空乏層の伸長を止めるためのチャネルストップ層１４が設けられている。チャネルストップ層１４の内周部は、高抵抗半導体層１６に接している。チャネルストップ層１４は、終端半導体層（ｎ型ピラー層２３、ｐ型ピラー層２４および高抵抗半導体層１６）よりも不純物濃度が高いｎ型のシリコンからなる。
チャネルストップ層１４は、図３を参照して前述したｎ型ピラー層３、２３と同じ工程にて形成される。したがって、チャネルストップ層１４も、ピラー層と同様、縦方向に複数の不純物濃度ピークを持つ。不純物濃度のピーク位置を図１において点線で示す。
終端領域の表面上には、例えば酸化シリコンからなるフィールド絶縁膜１２が形成されている。終端領域の最外周部におけるフィールド絶縁膜１２上には、リング状の平面形状を有するチャネルストップ電極１３が設けられている。チャネルストップ層１４の表面の一部は、フィールド絶縁膜１２から露出され、その露出された表面にチャネルストップ電極１３の一部が接している。チャネルストップ電極１３は、チャネルストップ層１４よりも高抵抗半導体層１６側に突出しおり、すなわち、チャネルストップ電極１３の内周部は、チャネルストップ層１４の内周部よりも素子領域側に位置している。
ｎ型のチャネルストップ層１４の底部は同じくｎ型のドレイン層２に接している。ドレイン層２は比較的不純物濃度が高く、したがって、チャネルストップ層１４はドレイン層２を介してドレイン電極１に接続され、チャネルストップ層１４はドレイン電位もしくはドレイン電位に近い電位にされる。チャネルストップ層１４に接して設けられたチャネルストップ電極１３も、ドレイン電位もしくはドレイン電位に近い電位にされる。
終端領域において、素子領域に近い領域のフィールド絶縁膜１２中にはフィールドプレート電極１０が設けられ、その上のフィールド絶縁膜１２表面上にはフィールドプレート電極１１が設けられている。フィールドプレート電極１０とフィールドプレート電極１１とは、フィールド絶縁膜１２に形成されたビアを介して接続されている。フィールドプレート電極１０、１１は、ソース電極９もしくは制御電極８に接続されている。
ドレイン電極１に高電圧が印加されると、ソース電極９または制御電極８に接続されたフィールドプレート電極１０、１１下にフィールド絶縁膜１２を介して設けられた終端領域の半導体層表面から空乏層が伸び、ｎ型ピラー層２３とｐ型ピラー層２４とのＰＮ接合部から広がる空乏層とつながって、最外ベース領域５ａの端部を中心とした曲率を持って空乏層が終端領域を伸長していく。これにより、特に電界が集中しやすい最外ベース領域５ａ端部や終端領域の半導体層表面の電界が緩和され、高い終端耐圧を得ることができる。さらに、終端領域における表面電界が小さくなることで、ホットキャリアの発生が抑制されて高信頼性を得ることができる。
また、空乏層がチップ終端の表面や側面（ダイシングライン）にまで到達してしまうと、リーク電流の原因となり耐圧低下をきたすため、本実施形態では、チップ終端（終端領域の最外周部）にチャネルストップ層１４及びチャネルストップ電極１３を設けて空乏層の伸びすぎを抑えている。
ただし、空乏層の伸長が不十分な状態でチャネルストップ層１４によって突然止められると局所的に電界集中箇所が生じやすい。しかし、本実施形態では、フィールド絶縁膜１２を介して終端表面上に設けられドレイン電位もしくはドレイン電位に近い電位にされるチャネルストップ電極１３を、チャネルストップ層１４よりも内側（高抵抗半導体層１６側）に突出させることで、チャネルストップ電極１３がチャネルストップ層１４より突出した部分の下の終端半導体層表面近傍部分に空乏層の伸びしろを確保することができ、局所的な電界集中を生じることなく空乏層の伸長を止めることができる。この結果、高い終端耐圧が得られ、高信頼性を実現できる。
［第２の実施形態］
図４は、本発明の第２の実施形態に係る半導体装置の要部の断面構造を示す模式図である。
本実施形態では、第１の実施形態と異なり、終端領域におけるｎ型ピラー層２３とｐ型ピラー層２４との周期的配列構造（スーパージャンクション構造）を、チャネルストップ電極１３の下にも設けている。すなわち、ｎ型ピラー層２３とｐ型ピラー層２４とのスーパージャンクション構造は、素子領域側では素子領域におけるｎ型ピラー層３とｐ型ピラー層４との周期的配列構造（スーパージャンクション構造）に隣接し、素子終端の最外周側ではチャネルストップ層１４に隣接している。
本実施形態におけるチャネルストップ層１４は、その表層部１４ａが、それより下の部分１４ｂよりも内側に突出している。チャネルストップ電極１３は、表層部１４ａに接し、その表層部１４ａよりも内側に突出している。チャネルストップ層１４において表層部１４ａより下の部分１４ｂは、前述した図３に示される工程にて、素子領域及び終端領域におけるスーパージャンクション構造と同工程にて形成され、不純物の縦方向の濃度ピーク位置（図４において点線で示す）がスーパージャンクション構造と一致している。表層部１４ａの下に設けられたｐ型ピラー層２４の上部は、ｎ型の表層部１４ａに対してＰＮ接合している。
本実施形態においても、チャネルストップ電極１３を、チャネルストップ層１４よりも内側に突出させることで、終端領域において局所的な電界集中を生じることなく空乏層の伸長を止めることができる。この結果、高い終端耐圧が得られ、高信頼性を実現できる。さらに、チャネルストップ電極１３を内側に突出させて、ｎ型ピラー層２３とｐ型ピラー層２４とのスーパージャンクション構造の上にも位置させることで、ｎ型ピラー層２３とｐ型ピラー層２４との不純物濃度のバランスがばらついた場合でも、局所的な電界の集中を緩和することができる。
［第３の実施形態］
図５は、本発明の第３の実施形態に係る半導体装置の要部の断面構造を示す模式図である。
本実施形態では、チャネルストップ層４４において、チャネルストップ電極１３に接する表層部４４ａよりも下に階段状部分４４ｂを設けている。チャネルストップ層４４は、前述した実施形態におけるチャネルストップ層１４と同様、終端半導体層（本実施形態ではスーパージャンクション構造は有さず高抵抗半導体層１６のみの構造）よりも不純物濃度が高いｎ型のシリコンからなる。
チャネルストップ層４４の階段状部分４４ｂは、高抵抗半導体層１６に接する内周側部分が階段状に形成されている。階段状部分４４ｂは、表層部４４ａに接する最上段部が最も高抵抗半導体層１６側への突出量が小さく、ドレイン層２に近づくほどその突出量が段階的に大きくなり、ドレイン層２に接する最下層部が最も突出量が大きい。
チャネルストップ層４４の階段状部分４４ｂは、前述した図３に示される工程にて、素子領域におけるスーパージャンクション構造と同工程にて形成され、不純物の縦方向の濃度ピーク位置（図５において点線で示す）がスーパージャンクション構造と一致している。階段状部分４４ｂを形成する箇所に合わせられるマスク開口の大きさを、下層の工程ほどほど大きくすることで階段状部分４４ｂを形成することができる。
チャネルストップ層４４の表層部４４ａは、階段状部分４４ｂにおける上段部分（図示の例では１段目と２段目部分）よりも内側（高抵抗半導体層１６側）に突出しており、階段状部分４４ｂの中段から下段にかけての部分は、表層部４４ａよりも内側に突出している。チャネルストップ電極１３は、表層部４４ａよりも内側に突出している。すなわち、チャネルストップ電極１３及びチャネルストップ層４４は、全体として、その断面形状が「＞」形状に形成されている。
空乏層は、図５において１点鎖線で示すように、最外ベース領域５ａ端部を中心とした曲率を持って伸長し、特に電界集中が生じやすい最外ベース領域５ａ端部に作用する電界を緩和する。したがって、終端最外部の下部付近は、空乏層の伸長が必要ない領域であり、逆にその領域に不必要に空乏化領域を伸長させると、局所的な電界集中や電流リークを生じさせる原因になり得る。
そこで、本実施形態では、チャネルストップ層４４に前述したような階段状部分４４ｂを設けることで、空乏層をその曲率に沿った形で止めることができ、耐圧向上に寄与しない必要以上の無駄な空乏層の伸長を抑えて、換言すれば終端領域における耐圧向上に必要な部分を効率よく空乏化でき、高い信頼性を実現できる。
また、チャネルストップ電極１３及びチャネルストップ層４４の表層部４４ａを、チャネルストップ層４４の中段部分よりも内側に突出させて、終端最外周部においてドレイン電位またはドレイン電位に近い電位とされる部分が全体として「＞」状の断面形状になるようにすることで、終端下部への無駄な空乏層の伸長を抑えつつ、終端表面への電界集中を緩和することができる。
［第４の実施形態］
図６は、本発明の第４の実施形態に係る半導体装置の要部の断面構造を示す模式図である。本実施形態は、図４に示される第２の実施形態と、図５に示される第３の実施形態とを組み合わせた構造である。
すなわち、チャネルストップ電極１３、チャネルストップ層４４の表層部４４ａおよび下層部分を、チャネルストップ層４４の中段部分よりも内側に突出させて、終端最外周部においてドレイン電位またはドレイン電位に近い電位とされる部分が全体として「＞」状の断面形状になるようにすることで、終端下部への無駄な空乏層の伸長を抑えつつ、終端表面への電界集中を緩和することができる。
さらに、終端領域におけるｎ型ピラー層２３とｐ型ピラー層２４との周期的配列構造（スーパージャンクション構造）を、チャネルストップ電極１３の下にも設けてチャネルストップ層４４に隣接させている。すなわち、チャネルストップ電極１３を内側に突出させて、ｎ型ピラー層２３とｐ型ピラー層２４とのスーパージャンクション構造の上にも位置させることで、ｎ型ピラー層２３とｐ型ピラー層２４との不純物濃度のバランスがばらついた場合でも、局所的な電界の集中を緩和することができる。
［第５の実施形態］
図７は、本発明の第５の実施形態に係る半導体装置の要部の断面構造を示す模式図である。
本実施形態に係る半導体装置では、終端半導体層の構成が、図５に示す第３の実施形態に係る半導体装置と異なる。すなわち、本実施形態では、終端半導体層として、図５のようなｎ−型の高抵抗半導体層１６ではなく、ｐ−型の高抵抗半導体層４６を用いている。
終端半導体層（高抵抗半導体層４６）をｐ−型とすることで、終端領域において、ｐ−型の高抵抗半導体層４６とｎ＋型のドレイン層２とのＰＮ接合面、ｐ−型の高抵抗半導体層４６とｎ型のチャネルストップ層４４とのＰＮ接合面から空乏層が伸び終端領域の広範囲が容易に空乏化され、終端半導体層としてｎ−型半導体層を用いる場合よりも高耐圧の終端構造とすることができる。
なお、図１に示す第１の実施形態に係る半導体装置においても、高抵抗半導体層１６をｎ−型ではなくｐ−型にしてもよい。
［第６の実施形態］
図８は、本発明の第６の実施形態に係る半導体装置の要部の断面構造を示す模式図である。
本実施形態では、素子領域のスーパージャンクション構造（ｎ型ピラー層３及びｐ型ピラー層４）とドレイン層２との間、終端領域の高抵抗半導体層１６とドレイン層２との間、およびチャネルストップ層４４とドレイン層２との間に、素子領域のｎ型ピラー層３よりも不純物濃度が低い例えばｎ−型シリコンからなるバッファー層５１を設けている。このため、高電圧印加時にはバッファー層５１に空乏層が伸びて、バッファー層５１でも電圧を保持することができる。したがって、スーパージャンクション構造と、バッファー層５１との両方で電圧を保持するため、高耐圧が得られ易い。なお、バッファー層５１は、第１〜第５の実施形態の構造に対しても適用可能である。
また、本実施形態では、フィールドプレート電極１０、１１より外側の終端表面（高抵抗半導体層１６表面）に、選択的にｐ型のガードリング層５２を設け、さらに、ガードリング層５２上のフィールド絶縁膜１２の表面上には、ビアを介してガードリング層５２に接するフィールドプレート電極５３を設けている。この構造により、終端領域における空乏層の伸長を促進できる。
前述した各実施形態において、終端領域にスーパージャンクション構造を形成しない場合（高抵抗半導体層１６または４６のみの場合）、ｎ型ピラー層とｐ型ピラー層との不純物濃度のばらつきによる耐圧低下を抑えることができる。終端領域は、オン時に主電流経路が形成されずオン抵抗には影響しない領域であるので、オン時に電流経路として機能するｎ型ピラー層３よりも高抵抗なｎ−またはｐ−型の高抵抗半導体層であってもよい。終端領域にスーパージャンクション構造を形成しない場合、スーパージャンクション構造における空乏層の広がりを利用できないため、素子領域以上の高耐圧を得るために高抵抗半導体層１６または４６を極力低濃度化する必要がある。例えば、高抵抗半導体層１６または４６の不純物濃度を１０１４ｃｍ−３以下とすることが望ましい。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
前述した実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実施可能である。
また、前述した実施形態ではプレナーゲート構造を説明したが、トレンチゲート構造を用いてもよい。また、ＭＯＳＦＥＴで説明したが、本発明は、ＳＢＤ（ＳＢＤ：Schottky Barrier Diode）、ｐｉｎダイオード、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも適用可能である。
チャネルストップ電極１３は、例えば、多結晶シリコン、金属を用いることができる。また、半導体としては、シリコンに限らず、例えば、シリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイアモンドなどを用いることもできる。
本発明の第１の実施形態に係る半導体装置の要部の断面構造を示す模式図。 同半導体装置におけるスーパージャンクション構造およびチャネルストップ層の平面パターンを例示する模式図。 本発明の各実施形態におけるスーパージャンクション構造の形成方法を例示する模式図。 本発明の第２の実施形態に係る半導体装置の要部の断面構造を示す模式図。 本発明の第３の実施形態に係る半導体装置の要部の断面構造を示す模式図。 本発明の第４の実施形態に係る半導体装置の要部の断面構造を示す模式図。 本発明の第５の実施形態に係る半導体装置の要部の断面構造を示す模式図。 本発明の第６の実施形態に係る半導体装置の要部の断面構造を示す模式図。
符号の説明
１…第１の主電極、２…第１の半導体層、３…第２の半導体層、４…第３の半導体層、５…ベース領域、６…ソース領域、８…制御電極、９…第２の主電極、１０，１１…フィールドプレート電極、１３…チャネルストップ電極、１４，４４…チャネルストップ層、１６，４６…高抵抗半導体層、２３…第４の半導体層、２４…第５の半導体層、５１…バッファー層、５２…ガードリング層、５３…フィールドプレート電極

Claims (5)

  1. 第１導電型の第１の半導体層と、
    前記第１の半導体層の主面に対して略垂直な縦方向に主電流経路が形成される素子領域における前記第１の半導体層の主面上に設けられた第１導電型の第２の半導体層と、
    前記第２の半導体層に隣接して前記第１の半導体層の主面上に設けられた第２導電型の第３の半導体層と、
    前記第１の半導体層の主面の反対面側に設けられた第１の主電極と、
    前記素子領域の表面に接して設けられた第２の主電極と、
    前記素子領域より外側の終端領域における前記第１の半導体層の主面上に設けられた終端半導体層と、
    前記終端半導体層より外側の最外周部における前記第１の半導体層の主面上で前記終端半導体層に接して設けられ、前記終端半導体層よりも不純物濃度が高い第１導電型のチャネルストップ層と、
    前記チャネルストップ層の表面上の少なくとも一部の上に設けられ、前記チャネルストップ層における少なくとも表層部よりも前記終端半導体層側に突出したチャネルストップ電極と、
    を備えたことを特徴とする半導体装置。
  2. 前記終端半導体層は、前記素子領域側から前記チャネルストップ電極の下まで設けられた、第１導電型の第４の半導体層と前記第４の半導体層に隣接する第２導電型の第５の半導体層との周期的配列構造を有することを特徴とする請求項１記載の半導体装置。
  3. 前記チャネルストップ層に、前記第１の半導体層に近づくほど前記終端半導体層側への突出量が大きくなる階段状部分を設けたことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記終端半導体層は、第２導電型であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１の半導体層の上に設けられ、前記第２の半導体層、前記第３の半導体層、前記終端半導体層および前記チャネルストップ層に接する第１導電型のバッファー層をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
JP2007137938A 2007-05-24 2007-05-24 半導体装置及びその製造方法 Expired - Fee Related JP4621708B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007137938A JP4621708B2 (ja) 2007-05-24 2007-05-24 半導体装置及びその製造方法
US12/123,072 US7622771B2 (en) 2007-05-24 2008-05-19 Semiconductor apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007137938A JP4621708B2 (ja) 2007-05-24 2007-05-24 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2008294214A true JP2008294214A (ja) 2008-12-04
JP4621708B2 JP4621708B2 (ja) 2011-01-26

Family

ID=40071595

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007137938A Expired - Fee Related JP4621708B2 (ja) 2007-05-24 2007-05-24 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US7622771B2 (ja)
JP (1) JP4621708B2 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011192823A (ja) * 2010-03-15 2011-09-29 Fuji Electric Co Ltd 超接合半導体装置の製造方法
JP2012104577A (ja) * 2010-11-09 2012-05-31 Fuji Electric Co Ltd 半導体装置
KR20140097350A (ko) * 2011-12-01 2014-08-06 비쉐이-실리코닉스 초접합 ｍｏｓｆｅｔ 디바이스를 위한 에지 종단
JP2016001671A (ja) * 2014-06-12 2016-01-07 サンケン電気株式会社 半導体装置
CN106057866A (zh) * 2015-04-02 2016-10-26 富士电机株式会社 半导体装置及半导体装置的制造方法
US9577087B2 (en) 2009-07-31 2017-02-21 Fui Electric Co., Ltd. Semiconductor apparatus
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9881997B2 (en) 2015-04-02 2018-01-30 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US9887260B2 (en) 2015-04-02 2018-02-06 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
JP2021097138A (ja) * 2019-12-17 2021-06-24 三菱電機株式会社 半導体装置及びその製造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5011748B2 (ja) * 2006-02-24 2012-08-29 株式会社デンソー 半導体装置
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US8558275B2 (en) * 2007-12-31 2013-10-15 Alpha And Omega Semiconductor Ltd Sawtooth electric field drift region structure for power semiconductor devices
US8476698B2 (en) * 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device
JP2011238771A (ja) * 2010-05-11 2011-11-24 Hitachi Ltd 半導体装置
JP2012074441A (ja) 2010-09-28 2012-04-12 Toshiba Corp 電力用半導体装置
JP5915076B2 (ja) * 2011-10-21 2016-05-11 富士電機株式会社 超接合半導体装置
JP5765251B2 (ja) * 2012-01-24 2015-08-19 三菱電機株式会社 半導体装置及びその製造方法
JP2013175655A (ja) * 2012-02-27 2013-09-05 Toshiba Corp 電力用半導体装置及びその製造方法
US8970016B2 (en) * 2012-06-01 2015-03-03 X-Fab Semiconductor Foundries Ag Semiconductor device
JP5983415B2 (ja) * 2013-01-15 2016-08-31 住友電気工業株式会社 炭化珪素半導体装置
CN105190852B (zh) * 2013-03-15 2018-09-11 美国联合碳化硅公司 改进的vjfet器件
US10468479B2 (en) 2014-05-14 2019-11-05 Infineon Technologies Austria Ag VDMOS having a drift zone with a compensation structure
US9773863B2 (en) 2014-05-14 2017-09-26 Infineon Technologies Austria Ag VDMOS having a non-depletable extension zone formed between an active area and side surface of semiconductor body
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9281392B2 (en) 2014-06-27 2016-03-08 Infineon Technologies Austria Ag Charge compensation structure and manufacturing therefor
JP6564046B2 (ja) * 2015-09-15 2019-08-21 株式会社日立製作所 半導体装置およびその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両
JP2018137394A (ja) * 2017-02-23 2018-08-30 トヨタ自動車株式会社 半導体装置の製造方法
CN106952946B (zh) * 2017-04-19 2023-09-22 华润微电子（重庆）有限公司 一种过渡区结构
US10957759B2 (en) * 2018-12-21 2021-03-23 General Electric Company Systems and methods for termination in silicon carbide charge balance power devices
CN114050182A (zh) * 2022-01-17 2022-02-15 深圳市创芯微微电子有限公司 一种超结功率器件及其终端结构和制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277733A (ja) * 1999-03-26 2000-10-06 Sanken Electric Co Ltd 絶縁ゲート型電界効果トランジスタ
JP2005175161A (ja) * 2003-12-10 2005-06-30 Toyota Motor Corp 半導体装置及び製造方法
JP2006073987A (ja) * 2004-08-04 2006-03-16 Fuji Electric Device Technology Co Ltd 半導体素子

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3751463B2 (ja) 1999-03-23 2006-03-01 株式会社東芝 高耐圧半導体素子
DE10205345B9 (de) * 2001-02-09 2007-12-20 Fuji Electric Co., Ltd., Kawasaki Halbleiterbauelement
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
JP4882212B2 (ja) 2003-08-20 2012-02-22 株式会社デンソー 縦型半導体装置
JP2006005275A (ja) * 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
JP5052025B2 (ja) * 2006-03-29 2012-10-17 株式会社東芝 電力用半導体素子
US7737469B2 (en) * 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277733A (ja) * 1999-03-26 2000-10-06 Sanken Electric Co Ltd 絶縁ゲート型電界効果トランジスタ
JP2005175161A (ja) * 2003-12-10 2005-06-30 Toyota Motor Corp 半導体装置及び製造方法
JP2006073987A (ja) * 2004-08-04 2006-03-16 Fuji Electric Device Technology Co Ltd 半導体素子

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9577087B2 (en) 2009-07-31 2017-02-21 Fui Electric Co., Ltd. Semiconductor apparatus
JP2011192823A (ja) * 2010-03-15 2011-09-29 Fuji Electric Co Ltd 超接合半導体装置の製造方法
JP2012104577A (ja) * 2010-11-09 2012-05-31 Fuji Electric Co Ltd 半導体装置
KR101709565B1 (ko) 2011-12-01 2017-02-23 비쉐이-실리코닉스 초접합 ｍｏｓｆｅｔ 디바이스를 위한 에지 종단
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
KR20140097350A (ko) * 2011-12-01 2014-08-06 비쉐이-실리코닉스 초접합 ｍｏｓｆｅｔ 디바이스를 위한 에지 종단
JP2015505155A (ja) * 2011-12-01 2015-02-16 ビシェイ−シリコニクス スーパージャンクションｍｏｓｆｅｔデバイスのためのエッジ終端
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9935193B2 (en) 2012-02-09 2018-04-03 Siliconix Technology C. V. MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US10229988B2 (en) 2012-05-30 2019-03-12 Vishay-Siliconix Adaptive charge balanced edge termination
JP2016001671A (ja) * 2014-06-12 2016-01-07 サンケン電気株式会社 半導体装置
US10283587B2 (en) 2014-06-23 2019-05-07 Vishay-Siliconix Modulated super junction power MOSFET devices
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US10340377B2 (en) 2014-08-19 2019-07-02 Vishay-Siliconix Edge termination for super-junction MOSFETs
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US9881997B2 (en) 2015-04-02 2018-01-30 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US10008562B1 (en) 2015-04-02 2018-06-26 Fuji Electric Co., Ltd. Semiconductor device manufacturing method
US10211286B2 (en) 2015-04-02 2019-02-19 Fuji Electric Co., Ltd. Semiconductor device
US9887260B2 (en) 2015-04-02 2018-02-06 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method
JP2016197705A (ja) * 2015-04-02 2016-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法
CN106057866A (zh) * 2015-04-02 2016-10-26 富士电机株式会社 半导体装置及半导体装置的制造方法
TWI701831B (zh) * 2015-04-02 2020-08-11 日商富士電機股份有限公司 半導體裝置及半導體裝置之製造方法
CN106057866B (zh) * 2015-04-02 2021-11-23 富士电机株式会社 半导体装置及半导体装置的制造方法
JP2021097138A (ja) * 2019-12-17 2021-06-24 三菱電機株式会社 半導体装置及びその製造方法
JP7310588B2 (ja) 2019-12-17 2023-07-19 三菱電機株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20080290403A1 (en) 2008-11-27
US7622771B2 (en) 2009-11-24
JP4621708B2 (ja) 2011-01-26

Similar Documents

Publication Publication Date Title
JP4621708B2 (ja) 半導体装置及びその製造方法
JP7182594B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
JP5002148B2 (ja) 半導体装置
US9059284B2 (en) Semiconductor device
JP5188037B2 (ja) 半導体装置
JP7059555B2 (ja) 半導体装置
JP5787853B2 (ja) 電力用半導体装置
WO2018030444A1 (ja) 半導体装置および半導体装置の製造方法
JP7190144B2 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
JP4564510B2 (ja) 電力用半導体素子
JP5406171B2 (ja) ＳｉＣ半導体装置
JP2007173418A (ja) 半導体装置
JP6415749B2 (ja) 炭化珪素半導体装置
JP5136578B2 (ja) 半導体装置
JP2006269720A (ja) 半導体素子及びその製造方法
JP2013258327A (ja) 半導体装置及びその製造方法
JPWO2014054319A1 (ja) 半導体装置およびその製造方法
JP2010056510A (ja) 半導体装置
JP5473397B2 (ja) 半導体装置およびその製造方法
JP2007335844A (ja) 半導体装置
CN109314130B (zh) 绝缘栅极功率半导体器件以及用于制造这种器件的方法
JP5735611B2 (ja) ＳｉＣ半導体装置
JP6400202B2 (ja) 電力用半導体装置
JP2014187200A (ja) 半導体装置の製造方法
JP2011071160A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091019

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100707

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100830

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101004

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101101

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131105

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131105

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees