CN111384171B - 高沟道迁移率垂直型umosfet器件及其制备方法 - Google Patents

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Abstract

本发明公开了一种高沟道迁移率垂直型UMOSFET器件及其制备方法。所述高沟道迁移率垂直型UMOSFET器件包括外延结构以及与外延结构配合的源极、漏极和栅极，所述外延结构包括第一半导体以及依次设置在第一半导体上的第二半导体和第三半导体，所述外延结构内还设置有与栅极配合的凹槽结构，所述凹槽结构从所述外延结构的第一表面连续延伸至第一半导体内，至少在所述凹槽结构的内壁与第二半导体之间还设置有第四半导体，所述第四半导体为高阻半导体。本发明将靠近栅槽表面的P+沟道层转变为高阻半导体，使得器件实际发生反型的区域从表面转移至无刻蚀损伤的沟道层内部，从而避免沟槽刻蚀对沟道区反型层迁移率的恶化，获得高沟道迁移率的垂直型UMOSFET器件。

Description

高沟道迁移率垂直型UMOSFET器件及其制备方法
技术领域
本发明涉及一种晶体管，特别涉及一种高沟道迁移率垂直型UMOSFET器件及其制备方法，属于微纳制造技术领域。
背景技术
随着半导体材料的发展，传统Si基功率器件的性能已经接近材料特性所决定的理论极限。回顾Si基电力电子器件的发展，整体的发展方向是提高容量和工作频率、降低通态压降、减小驱动功率、改善动态参数和多功能化，其电流传输方向由水平方向逐渐转向垂直方向。GaN基功率器件也有类似的发展趋势，目前处于主导地位的仍是基于AlGaN/GaN异质结的水平结构GaN基HEMT，但也存在一些亟待解决的问题，如在高的漏极偏置电压或脉冲条件下工作时，会出现比较明显电流崩塌现象；基于槽栅技术和基于氟离子注入技术的GaNHEMT增强型器件引起的刻蚀损伤、注入损伤以及高压工作稳定性等问题；引入场板结构在提高器件耐压的同时增加额外的电容进而影响频率特性等等。
总之，上述问题的存在激发了垂直结构器件的研究。随着技术的进步，高质量的GaN衬底逐渐走向市场，基于GaN衬底和同质外延技术的垂直结构电力电子器件的应用需求已经在眼前。垂直结构器件在不牺牲器件尺寸的情况下可以通过增加漂移区厚度来提高击穿电压，从而有利于实现高功率密度芯片。
目前研究最多的垂直器件包括CAVET(Current Aperture Vertical ElectronTransistor)和槽型栅MOSFET(UMOSFET)两种结构，其中CAVET结构同样面临与水平结构类似的难以实现增强型的问题，其阈值电压不足以满足高功率汽车应用等的要求，不能防止由于噪声等因素带来的误操作。而UMOSFET的工作原理在于栅极加正压从而在沿着槽栅的侧壁形成的反型层沟道实现器件的导通，属于增强型器件，这种结构避免了传统VDMOSFET中存在的JFET区，有利于内阻的明显降低，元胞密度可以进一步提高。目前已初步提出并实现针对GaN基UMOSFET的制备工艺。例如，现有的一种UMOSFET中，外延结构自下而上分别是GaN衬底、n-GaN漂移区、p+GaN基区、n+GaN源区，台面隔离后，刻蚀沟槽从结构上表面穿过n+GaN源和p+GaN基区进入n-GaN漂移区，同时刻蚀p型基区的凹槽。源电极同时与p+GaN基区和n+GaN源区短接，槽底部和侧面沉积介质层后，在槽内形成栅电极，衬底背面形成漏电极。现有技术中提及了一种在沟槽结构中二次外延一薄层uGaN提供器件的导电通道，避免沟槽刻蚀带来的损伤对反型层中电子迁移率的影响，器件的工作原理也由沟道层反型转变为沟道层积累提供源漏电极的导电通道，同时介质层也通过原位外延的方式进行。然而，GaN基水平器件的沟道均沿(0001)面，属于极性面，存在压电极化和自发极化效应会影响器件的阈值电压。因此，为实现增强型(常关型)器件的特性，我们倾向于将器件的导电沟道置于非极性面上。对于GaN基UMOSFET来说，获得非极性面最直接的方法就是通过刻蚀获得垂直于(0001)面的沟槽，其沟槽的侧壁即为非极性面。但是，干法刻蚀会不可避免地带来刻蚀损伤，尤其是在沟槽侧壁区域，湿法腐蚀修复也不能完全修复损伤。刻蚀会增加缺陷密度，使得p-GaN反型层沟道内的电子迁移率明显下降，沟道区将贡献更大的导通电阻，降低器件饱和电流，需要施加更大栅压以降低沟道电阻，但会带来器件可靠性问题；另外，表面态密度增加，器件的动态特性进一步恶化。
发明内容
针对现有技术的不足，本发明的主要目的在于提供一种高沟道迁移率垂直型MOSFET器件及其制备方法。
为实现前述发明目的，本发明采用的技术方案包括：
本发明实施例提供了一种高沟道迁移率垂直型UMOSFET器件，包括外延结构以及与外延结构配合的源极、漏极和栅极，所述外延结构包括第一半导体以及依次设置在第一半导体上的第二半导体和第三半导体，所述外延结构内还设置有与栅极配合的凹槽结构，所述凹槽结构从所述外延结构的第一表面连续延伸至第一半导体内，至少在所述凹槽结构的内壁与第二半导体之间还设置有第四半导体，所述第四半导体为高阻半导体。
在一些较为具体的实施方案中，所述第四半导体由所述第二半导体中与所述凹槽结构内壁邻近的部分转化形成；所述转化的方式包括离子注入方式或钝化处理方式。
在一些较为具体的实施方案中，所述凹槽结构的内壁光滑，且侧壁与底壁成90°角。
在一些较为具体的实施方案中，至少在所述栅极与所述凹槽结构内壁之间还设置有钝化层。
优选的，所述钝化层的材质包括Al2O3、SiO2、Si3N4、AlN和HfO2中的任意一种或两种以上的组合，但不限于此。
在一些较为具体的实施方案中，所述第一半导体包括N-漂移层。
在一些较为具体的实施方案中，第一半导体的厚度为1-100μm。
在一些较为具体的实施方案中，所述第三半导体包括N+源区层。
在一些较为具体的实施方案中，所述第二半导体包括P+沟道层。
优选的，所述第二半导体的材质包括p型的宽禁带半导体。
优选的，所述p型的宽禁带半导体包括p型的III族氮化物。
优选的，所述p型的III族氮化物包括p-GaN和p-InGaN中的任意一种，但不限于此。
在一些较为具体的实施方案中，所述第二半导体的厚度为200nm-100μm。
在一些较为具体的实施方案中，所述第四半导体环绕所述栅极设置。
优选的，所述第四半导体的材质包括HR-GaN和HR-InGaN中的任意一种，但不限于此。
在一些较为具体的实施方案中，所述第三半导体至少是由所述第二半导体表层的局部区域转化形成。
在一些较为具体的实施方案中，所述源极、栅极设置于所述外延结构的第一表面，所述漏极与所述外延结构的第二表面连接，所述第一表面与第二表面相背对设置。
在一些较为具体的实施方案中，所述外延结构还包括与源极配合的槽，所述与源极配合的槽从所述外延结构表面延伸入第二半导体，使所述源极至少同时与第二半导体和第三半导体电性连接。
在一些较为具体的实施方案中，所述UMOSFET器件包括两个以上源极。
优选的，所述两个以上源极至少分布在栅极两侧。
在一些较为具体的实施方案中，所述UMOSFET器件还包括衬底，所述外延结构形成在衬底的一侧表面上，与所述衬底一侧表面相背对的另一侧表面上设置有所述的漏极。
优选的，所述衬底的材质包括GaN，但不限于此。
优选的，所述衬底采用低掺杂GaN衬底，其位错密度＜5×106cm-3，表面粗糙度＜0.2nm。
在一些较为具体的实施方案中，所述衬底与第一半导体一体设置。
在一些较为具体的实施方案中，所述漏极与衬底另一侧表面形成欧姆接触。
在一些较为具体的实施方案中，当在所述栅极未施加电压或施加的电压低于零电压时，所述UMOSFET器件处于断开状态；当在所述栅极施加的电压大于零电压且高于阈值电压时，所述UMOSFET器件处于开启状态。
本发明实施例还提供了一种高沟道迁移率垂直型UMOSFET器件的制作方法，包括：制作形成外延结构的步骤，以及，制作与外延结构配合的源极、漏极和栅极的步骤；所述外延结构包括第一半导体以及依次设置在第一半导体上的第二半导体、第三半导体，所述外延结构内还设置有与栅极配合的凹槽结构，所述凹槽结构从所述外延结构的第一表面连续延伸至第一半导体内；所述的制作方法还包括在所述外延结构中制作第四半导体的步骤，所述第四半导体至少设置在所述凹槽结构的内壁与第二半导体之间，并且所述第四半导体为高阻半导体。
进一步的，制作形成所述凹槽结构的步骤是在制作形成所述第四半导体的步骤之前或之后进行的。
进一步的，所述的制作方法具体包括：先至少将所述第二半导体中与所述凹槽结构及第四半导体相应的区域进行处理，使该区域内第二半导体的组成材料转化为组成第四半导体的材料，之后在所述外延结构中加工出所述的凹槽结构。
进一步的，所述的制作方法具体包括：先在所述外延结构中加工出所述的凹槽结构，再对所述第二半导体中与第四半导体相应的区域进行处理，使该区域内第二半导体的组成材料转化为组成第四半导体的材料。
进一步的，所述的制作方法具体包括：至少采用离子注入或钝化处理方式将第二半导体的组成材料转化为组成第四半导体的材料。
优选的，所述离子注入方式采用的注入元素包括F、N、Ar、H、O中的任意一种，但不限于此。
优选的，所述钝化处理方式包括等离子体表面钝化处理方式。
优选的，所述钝化处理方式是在300～800℃温度条件下进行的。
优选的，所述钝化处理方式是在NH3或H2气氛下进行的。
在一些较为具体的实施方案中，所述第四半导体由所述第二半导体中与所述凹槽结构内壁邻近的部分转化形成，且所述第四半导体环绕所述栅极设置。
在一些较为具体的实施方案中，所述凹槽结构的内壁光滑，且侧壁与底壁成90°角。
在一些较为具体的实施方案中，所述的制作方法还包括：至少在所述凹槽结构内壁上覆设连续的钝化层，之后再制作形成栅极。
优选的，所述钝化层的材质包括Al2O3、SiO2、Si3N4、AlN和HfO2中的任意一种或两种以上的组合，但不限于此。
在一些较为具体的实施方案中，所述第一半导体包括N-漂移层。
在一些较为具体的实施方案中，第一半导体的厚度为1-100μm。
在一些较为具体的实施方案中，所述第三半导体包括N+源区层。
在一些较为具体的实施方案中，所述第二半导体包括P+沟道层。
优选的，所述第二半导体的材质包括p型的宽禁带半导体。
优选的，所述p型的宽禁带半导体包括p型的III族氮化物。
优选的，所述p型的III族氮化物包括p-GaN和p-InGaN中的任意一种，但不限于此。
在一些较为具体的实施方案中，所述第二半导体的厚度为200nm-100μm。
在一些较为具体的实施方案中，所述第四半导体的材质包括HR-GaN和HR-InGaN中的任意一种，但不限于此。
在一些较为具体的实施方案中，所述第三半导体至少是由所述第二半导体表层的局部区域转化形成。
在一些较为具体的实施方案中，所述源极、栅极设置于所述外延结构的第一表面，所述漏极与所述外延结构的第二表面连接，所述第一表面与第二表面相背对设置。
进一步的，所述外延结构还包括与源极配合的槽，所述与源极配合的槽从所述外延结构表面延伸入第二半导体，使所述源极至少同时与第二半导体和第三半导体电性连接。
在一些较为具体的实施方案中，所述UMOSFET器件包括两个以上源极。
优选的，所述两个以上源极至少分布在栅极两侧。
在一些较为具体的实施方案中，所述UMOSFET器件还包括衬底，所述外延结构形成在衬底的一侧表面上，与所述衬底一侧表面相背对的另一侧表面上设置有所述的漏极。
优选的，所述衬底的材质包括GaN。
优选的，所述衬底采用低掺杂GaN衬底，其位错密度＜5×106cm-3，表面粗糙度＜0.2nm。
在一些较为具体的实施方案中，所述衬底与第一半导体一体设置。
进一步的，所述漏极与衬底另一侧表面形成欧姆接触。
与现有技术相比，本发明实施例提供的一种高沟道迁移率垂直型MOSFET器件的制作方法中，通过将靠近栅槽表面的P+沟道层转变为高阻半导体，使得器件实际发生反型的区域从表面转移至无刻蚀损伤的沟道层内部，从而避免沟槽刻蚀对沟道区反型层迁移率的恶化，获得了高沟道迁移率的垂直型UMOSFET器件；其中，因P+沟道层和高阻半导体可以通过离子注入或钝化处理等方式相互转化，这种方法不涉及二次外延，工艺简单，避免了界面污染和寄生沟道问题；且工艺要求较为宽松、工艺窗口较大、对器件损伤小；处理工艺简单、可实现多种方案的UMOSFET器件；重复性高，成本低廉，易于进行大规模生产。
附图说明
图1是本发明一典型实施案例中一种高沟道迁移率垂直型UMOSFET器件的结构示意图；
图2是本发明实施例1中一种高沟道迁移率垂直型UMOSFET器件的制备工艺流程图；
图3是本发明实施例2中一种高沟道迁移率垂直型UMOSFET器件的制备工艺流程图。
具体实施方式
鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
针对沟槽刻蚀会恶化沟道区反型层电子迁移率的问题，我们提出一种实现高沟道迁移率UMOSFET的方法，将靠近凹槽结构表面的P+沟道层转变为高阻半导体，使得器件实际发生反型的区域从表面转移至无刻蚀损伤的沟道层内部，从而避免沟槽刻蚀对沟道区反型层迁移率的恶化，获得高沟道迁移率的垂直型UMOSFET器件。
本发明实施例提供了一种高沟道迁移率垂直型UMOSFET器件，包括外延结构以及与外延结构配合的源极、漏极和栅极，所述外延结构包括第一半导体以及依次设置在第一半导体上的第二半导体和第三半导体，所述外延结构内还设置有与栅极配合的凹槽结构，所述凹槽结构从所述外延结构的第一表面连续延伸至第一半导体内，至少在所述凹槽结构的内壁与第二半导体之间还设置有第四半导体，所述第四半导体为高阻半导体。
在一些较为具体的实施方案中，所述第一半导体可以为低掺杂N-漂移层。
进一步地，所述低掺杂N-漂移层可以采用C或者Fe掺杂以降低背景载流子浓度，且掺杂浓度≤5E16cm-3；优选的，所述低掺杂N-漂移层的厚度可以≥1μm而≤100μm。
在一些实施方案中，所述第二半导体可以为高掺杂P+沟道层；优选的，第二半导体的材质包括p型的宽禁带半导体；优选的，所述p型的宽禁带半导体包括p型的III族氮化物；优选的，所述p型的III族氮化物包括p-GaN或p-InGaN，但不限于此。
进一步地，所述高掺杂P+沟道层采用Mg掺杂实现p型，掺杂浓度≥2E18cm-3。
优选的，所述高掺杂P+沟道层的厚度≥200nm而≤100μm。
进一步地，外延生长高掺杂P+沟道层需要进行激活，除了在外延生长腔室内原位激活外，也可以在UMOSFET制备过程中进行，例如，可以先进行前述凹槽结构的刻蚀，形成窗口后在外延生长腔室外进行非原位激活完成，激活的方式包括高温退火或低能电子辐射激活等方式。
在一些实施方案中，所述第三半导体为N+源区层，N+源区层可以是高掺杂N+源区层。
进一步的，所述N+源区层可以是采用Si或Ge掺杂实现n型，也可以由Si离子注入高掺杂P+沟道层的局部区域从而转化为N+高掺杂，掺杂浓度≥2E18cm-3；其中，通过对P+沟道层的选定区域进行Si离子注入而形成N+源区层，可以避免现有技术中的连续外延生长晶体质量下降和p-GaN重新钝化等问题。
在一些实施方案中，高沟道迁移率垂直型UMOSFET器件还可包括衬底，第一半导体、漏极分别设置在衬底的相背对的两侧表面上。
进一步地，所述衬底可以选用GaN衬底，特别是低掺杂GaN衬底，其位错密度＜5×106cm-3，表面粗糙度＜0.2nm。
优选的，所述衬底可以与第一半导体一体设置，若选择减薄的低掺杂GaN衬底作为低掺杂N-漂移层时，衬底减薄工艺和背面漏电极可在正面工艺完成之后进行，漏电极可以在背面刻蚀处理后形成欧姆接触。更具体的讲，漏电极可以在背面刻蚀处理后沉积金属形成欧姆接触。
在一些实施方案中，所述凹槽结构的侧壁与底壁的角度需要尽可能保持在90°，即，其侧壁与底壁相垂直。
进一步地，所述凹槽结构是用于设置栅极的，亦称之为栅槽，其可以是U型槽。
进一步地，所述钝化层的材质包括Al2O3、SiO2、氮化硅(Si3N4)、AlN或HfO2，或是多种材质综合使用，但不限于此。
进一步地，所述源极可以分布于栅极两侧。
进一步的，所述栅槽的宽度、两个源极之间的距离以及器件元胞的形状均是可变的，例如元胞形状可以不限于矩形元胞、六边形元胞等。
进一步地，所述源极和漏极分别与电源的低电位和高电位连接。
进一步地，对于所述垂直结构GaN基UMOSFET器件，为了降低导通电阻，除了传统的条形元胞阵列外，可以采用六边形元胞增加有源区单位面积上的栅宽，获得更大的元胞密度，从而降低器件导通电阻、提高电流密度。
在一些实施方案中，所述高阻半导体由第二半导体的局部区域经离子注入和钝化工艺的任一种方式处理形成的，从而将靠近栅槽表面的P+沟道层转变为高阻层，使得器件实际发生反型的区域从表面转移至无刻蚀损伤的沟道层内部，从而避免沟槽刻蚀对沟道区反型层迁移率的恶化，获得高沟道迁移率的垂直型UMOSFET器件；优选的，所述离子注入的元素包括F、N、Ar、H、O；优选的，所述钝化工艺包括等离子体表面钝化或于300～800℃钝化；优选的，所述钝化工艺是在NH3或H2气氛下进行的。
在一些实施方案中，所述高阻半导体的制作可以是在制作形成栅槽之前或之后进行。
在一些较为具体的实施方案中，当在栅极未施加电压或施加的电压低于零电压时，所述UMOSFET器件处于断开状态；而当在栅极施加的电压大于零电压且高于所述阈值电压时，所述UMOSFET器件处于开启状态。
在一些较为具体的实施方案中，当在栅极施加零偏压或者没有施加偏压时，高阻半导体(即高阻层)一侧未形成反型层，而当在所述栅极电压大于阈值电压时，能够在高阻半导体一侧、P+沟道层表面形成反型层沟道。
本发明提供的一种高沟道迁移率垂直型UMOSFET器件的工作原理至少在于：所述UMOSFET器件的结构中包含一个由N+源区层、P+沟道层和N-漂移层构成的寄生双极结型晶体管结构，而P+沟道层实际上对应器件的沟道长度，因此UMOSFET器件中的P型沟道层宽度很窄以获得较短的沟道长度和较小的导通电阻，从而导致该寄生NPN管具有很大的固有电流增益，使得基极开路击穿电压远小于集电极击穿电压；所述UMOSFET都会将NPN管的发射极(N+源区层)与基极(P+沟道层)进行短接防止电流增益和击穿电压下降。
进一步地，所述垂直结构UMOSFET器件的源极和漏极分别与电源的低电位和高电位连接，P+沟道层与N型漂移区(即N-漂移层)组成的PN结处于反偏状态，在P+沟道层厚度逐渐减小时，PN结的耗尽区可能在器件发生碰撞电离击穿前就扩展到整个沟道层中，从而发生穿通击穿，因此需要保证P+沟道层(或称之为P型沟道层)具有足够高的掺杂浓度和一定的厚度防止穿通击穿的发生。
具体的，当器件处于导通状态下，在高阻半导体、P+沟道层表面将形成反型层沟道，当漏极施加正偏压时该反型层沟道为电子提供了一条从源区到漏区的传输通道，电子从源极通过反型层沟道后将传输到U型栅槽底部的N-漂移层，电流会在整个器件元胞横截面范围内展开最终到达漏极；当施加栅压小于零或低于阈值电压时，P+沟道层中不会产生反型，P+沟道层和N-漂移层之间形成反偏pn结阻碍电子传输，此时器件处于关态。
更为具体的，本发明具体涉及一种垂直结构UMOSFET器件，其可应用为低导通电阻、高频率、高击穿电压的功率MOS场效应晶体管。
以下结合附图及具体实施案例等对本发明的技术方案作进一步的解释说明。
请参阅图1，一种高沟道迁移率垂直型MOSFET器件可以是垂直结构GaN基UMOSFET器件，其可以包括衬底2、依次形成于衬底2正面的N-漂移层3、P+沟道层4、N+源区层5，以及还包括U型栅槽、源极7、漏极1和栅极9，源极7同时与P+沟道层4和N+源区层5电连接，漏极1设置在衬底2背面，源极7设置在栅极9的两侧；U型栅槽由N+源区层5的上表面穿过N+源区层5和P+沟道层4，U型栅槽的顶端设置在N+源区层5的上表面，底端设置在N-漂移层3内，栅极9设置在U型栅槽内，在栅极9和U型栅槽的内壁之间设置有钝化层8，在U型栅槽与P+沟道层4之间还设置有高阻半导体6，高阻半导体6设置在U型栅槽的两侧，且高阻半导体6与P+沟道层4一体设置；具体的，高阻半导体6是由靠近U型栅槽的部分P+沟道层4经离子注入或钝化工艺处理形成。
在本发明的一较为具体的实施方案之中，制作垂直结构UMOSFET器件的方法可以包括如下步骤
1)可以先在衬底2上通过金属有机物化学气相沉积依次同质外延低掺杂N-漂移层3，在保证晶格适配高和热失配小的前提下，获得晶体质量好和掺杂浓度较低的漂移区，随后依次向上外延高掺杂P+沟道层4和高掺杂N+源区层5；
2)在外延工序完成后，可以在获得器件表面通过刻蚀工艺，通过优化刻蚀工艺条件，在局部区域形成刻蚀深度均匀、侧壁及底部光滑、侧壁陡直、损伤小的凹槽结构，作为沉积钝化层和栅极金属的窗口。同时为了防止UMOSFET器件中由于寄生NPN管较大的固有电流增益降低击穿电压，要保证沟道层与源区层短路，需要在设置源极的区域进行刻蚀露出P+沟道层4作为沉积源极金属的窗口。
3)高阻半导体在第二半导体的局部区域形成，具体来说是栅槽的侧壁与第二半导体接触的表面区域转化为高阻半导体，转化方式可以为离子注入，使得离子注入区域的第二半导体不再具有p型特性，所以可以使得器件反型层形成区域移动到高阻层一侧。
4)在所述MOCVD材料生长和器件局部工艺后，可以在所获器件正、反面分别设置源电极7、漏电极1，在栅槽内沉积钝化层8和栅极金属，当在栅电极9施加零偏压时，P+沟道层4-钝化层8-栅电极9组成的MIS结构处于平带状态，N-漂移层3和P+沟道层4处于反偏状态，所以器件的漏电极1和源电极7是断开的，器件处于关闭状态；当施加的栅压小于零，沿着槽侧壁的P+沟道层4价带向上弯曲，多数载流子(空穴)在表面处于积累状态，当施加的栅压大于零且小于阈值电压时，能带向下弯曲，多数载流子耗尽，当施加大于阈值电压的栅压后，能带将更向下弯曲，表面出的少数载流子(电子)将超过空穴，处于反型状态，此时可以通过这一反型通道实现漏电极1和源电极7的连接，器件导通。
实施例1
请参阅图2，一种制作垂直结构UMOSFET器件的方法可以包括如下步骤：
(1)在MOCVD反应室中对衬底表面进行预处理；
(2)在衬底表面依次同质外延生长低掺杂N-漂移层3、高掺杂P+沟道层4和高掺杂N+源区层5，其中漂移层厚度大于2μm，沟道层厚度为0.4μm-1.2μm，掺杂浓度为1018-1019cm-3量级，从MOCVD腔室取出后利用有机溶液进行清洗并用高纯氮气进行吹洗；
(3)对清洗干净的外延片进行光刻显影，光刻胶采用AZ5214，曝光时间为6.5s，显影时间为50s-60s，形成一个离子注入窗口，使用离子注入机或感应耦合等离子体刻蚀机，使离子注入窗口对应的部分P+沟道层4失去P型特性，形成高阻半导体6，随后进行N2环境下退火修复；
(4)对清洗干净的样品进行原位的凹槽结构刻蚀，以形成U型栅槽，刻蚀可以采用等离子体刻蚀和湿法腐蚀的方法；
(5)对完成U型栅槽刻蚀的样品首先利用有机溶液进行清洗并用高纯氮气进行吹洗，然后沉积栅电极钝化层8，钝化层8的材质包括Al2O3、Si3N4、AlN或HfO2，或是多种材质综合使用，可以采用低压化学气相沉积、等离子体增强化学气相沉积或等离子体增强原子层沉积工艺等；
(6)对生长完钝化层8的样品进行光刻显影，进行台面隔离，可以采用离子注入或等离子体刻蚀；
(7)通过光刻，对源电极区域7进行刻蚀，刻蚀深度需要达到P+沟道层4，之后分别在样品正面和背面利用电子束蒸发工艺沉积源电极和漏电极金属Ti/Al/Ni/Au(Ti/Al/Ni/Au为叠层设置的Ti层、Al层、Ni层、Au层，Ti层、Al层、Ni层、Au层，的厚度分别为20nm、130nm、50nm、50nm)并进行剥离清洗形成源电极7和漏电极1；
(8)通过光刻形成栅极区，栅极是Ni/Au(即叠层设置的Ni层、Au层，Ni层、Au层的厚度分别为50nm、250nm)，可以采用电子束蒸发和磁控溅射，随后进行剥离清洗，在氮气气氛下进行400℃10min的退火完成整个器件的制作。
实施例2
请参阅图3，一种垂直结构UMOSFET器件的制作方法可以包括如下步骤：
(1)在MOCVD反应室中对衬底表面进行预处理；
(2)在衬底表面依次同质外延生长低掺杂N-漂移层3、高掺杂P+沟道层4和高掺杂N+源区层5，其中漂移层厚度大于2μm，沟道层厚度为0.4μm-1.2μm，掺杂浓度为1018-1019cm-3量级，从MOCVD腔室取出后利用有机溶液进行清洗并用高纯氮气进行吹洗；
(3)对清洗干净的样品进行光刻显影，光刻胶采用AZ5214，曝光时间为6.5s，显影时间为50s-60s，进行凹槽结构刻蚀，以形成U型栅槽，刻蚀可以采用等离子体刻蚀和湿法腐蚀的方法；除了采用光刻胶外，也可以采用SiO2等硬掩膜，SiO2层可以采用感应耦合等离子体化学气相淀积或者等离子体增强化学气相沉积等方法生长，SiO2掩膜的刻蚀可以采用光刻胶作为掩膜，SiO2的刻蚀方法可以采用反应离子刻蚀等；
(4)对完成U型栅槽刻蚀的样品进行等离子体表面处理或高温钝化处理，具体是在H2或NH3等气氛下进行所述等离子体表面钝化或于300～800℃钝化，以将靠近栅槽侧壁的部分P+沟道层4转化形成高阻半导体6；
(5)利用有机溶液进行清洗并用高纯氮气进行吹洗外延片，然后沉积栅电极钝化层8，材质包括Al2O3、Si3N4、AlN或HfO2，或是多种材质综合使用，可以采用低压化学气相沉积、等离子体增强化学气相沉积或等离子体增强原子层沉积工艺等；
(6)对生长完钝化层的样品进行光刻显影，进行台面隔离，可以采用离子注入或等离子体刻蚀；
(7)通过光刻，对源电极区域7进行刻蚀，刻蚀深度需要达到P+沟道层4，之后分别在样品正面和背面利用电子束蒸发工艺沉积源电极和漏电极金属Ti/Al/Ni/Au(Ti/Al/Ni/Au为叠层设置的Ti层、Al层、Ni层、Au层，Ti层、Al层、Ni层、Au层，的厚度分别为20nm、130nm、50nm、50nm)并进行剥离清洗形成源电极7和漏电极1；
(8)通过光刻形成栅极区，栅极是Ni/Au(即叠层设置的Ni层、Au层，Ni层、Au层的厚度分别为50nm、250nm)，可以采用电子束蒸发和磁控溅射，随后进行剥离清洗，在氮气气氛下进行400℃10min的退火形成肖特基接触完成整个器件的制作。
需要说明的是，前述N型漂移层或N型漂移区即N-漂移层，N型源区层或N型源区即N+源区层，P型沟道层即P+沟道层，所述的高阻半导体亦可以称之为高阻层或高阻半导体层，栅电极即栅极，源电极即源极、漏电极即漏极，与源极配合的槽可以理解为栅槽或凹槽结构，所述的栅槽区域是指栅槽所形成的区域；以及N-漂移层、N+源区层的材质可以是本领域技术人员所致的材料。
本发明提供的一种高沟道迁移率垂直型MOSFET器件结构及其制备方法，将靠近栅槽表面的P+沟道层转变为高阻半导体，使得器件实际发生反型的区域从表面转移至无刻蚀损伤的沟道层内部，从而避免沟槽刻蚀对沟道区反型层迁移率的恶化，获得高沟道迁移率的垂直型UMOSFET器件；以及，P+沟道层和高阻半导体可以通过工艺的方式相互转化，转化方式为离子注入或钝化处理等，这种方法不涉及二次外延，工艺简单，避免了界面污染和寄生沟道问题；且工艺要求较为宽松、工艺窗口较大、对器件损伤小；处理工艺简单、可实现多种方案的UMOSFET器件；重复性高，成本低廉，易于进行大规模生产。
应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (55)

1.一种基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，包括外延结构以及与外延结构配合的源极、漏极和栅极，
所述外延结构包括第一半导体以及依次设置在第一半导体上的第二半导体和第三半导体，所述外延结构内还设置有与栅极配合的凹槽结构，所述凹槽结构从所述外延结构的第一表面连续延伸至第一半导体内，至少所述栅极的部分设置在所述凹槽结构内，所述外延结构的第一表面为所述第三半导体背对第二半导体的一侧表面，其特征在于：
至少在所述凹槽结构的内壁与第二半导体之间还设置有第四半导体，所述第四半导体为高阻半导体，其中，所述第四半导体由所述第二半导体中与所述凹槽结构内壁邻近的部分转化形成，所述转化的方式包括离子注入方式或钝化处理方式。
2.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述凹槽结构的内壁光滑，且侧壁与底壁成90°角。
3.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：至少在所述栅极与所述凹槽结构内壁之间还设置有钝化层。
4.根据权利要求3所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述钝化层的材质包括Al2O3、SiO2、Si3N4、AlN和HfO2中的任意一种或两种以上的组合。
5.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述第一半导体包括N-漂移层。
6.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：第一半导体的厚度为1-100 μm。
7.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述第三半导体包括N+源区层。
8.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述第二半导体包括P+沟道层。
9.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述第二半导体的材质包括p型的宽禁带半导体。
10.根据权利要求9所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述p型的宽禁带半导体包括p型的Ⅲ族氮化物。
11.根据权利要求10所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述p型的Ⅲ族氮化物包括p-GaN和p-InGaN中的任意一种。
12.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述第二半导体的厚度为200nm-100μm。
13.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述第四半导体环绕所述栅极设置。
14.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述第四半导体的材质包括HR-GaN和HR-InGaN中的任意一种。
15.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述第三半导体至少是由所述第二半导体表层的局部区域转化形成。
16.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述源极设置于所述外延结构的第一表面，所述漏极与所述外延结构的第二表面连接，所述第一表面与第二表面相背对设置。
17.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述外延结构还包括与源极配合的槽，所述与源极配合的槽从所述外延结构表面延伸入第二半导体，使所述源极至少同时与第二半导体和第三半导体电性连接，其中，至少所述源极的部分设置在所述槽内。
18.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述UMOSFET器件包括两个以上源极。
19.根据权利要求18所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述两个以上源极至少分布在栅极两侧。
20.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述UMOSFET器件还包括衬底，所述外延结构形成在衬底的一侧表面上，与所述衬底一侧表面相背对的另一侧表面上设置有所述的漏极。
21.根据权利要求20所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述衬底的材质包括GaN。
22.根据权利要求21所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述衬底采用低掺杂GaN衬底，其掺杂浓度在1E16 cm-3量级，位错密度＜5×106 cm-3，表面粗糙度＜0.2 nm。
23.根据权利要求20所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述衬底与第一半导体一体设置。
24.根据权利要求20所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：所述漏极与衬底另一侧表面形成欧姆接触。
25.根据权利要求1所述的基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件，其特征在于：当在所述栅极未施加电压或施加的电压低于零电压时，所述UMOSFET器件处于断开状态；当在所述栅极施加的电压大于零电压且高于阈值电压时，所述UMOSFET器件处于开启状态。
26.一种基于Ⅲ族氮化物的高沟道迁移率垂直型UMOSFET器件的制作方法，包括：制作形成外延结构的步骤，以及，
制作与外延结构配合的源极、漏极和栅极的步骤；所述外延结构包括第一半导体以及依次设置在第一半导体上的第二半导体、第三半导体，所述外延结构内还设置有与栅极配合的凹槽结构，所述凹槽结构从所述外延结构的第一表面连续延伸至第一半导体内，至少所述栅极的部分设置在所述凹槽结构内，所述外延结构的第一表面为所述第三半导体背对第二半导体的一侧表面；
其特征在于，所述的制作方法还包括至少采用离子注入或钝化处理方式将所述外延结构中与所述凹槽结构内壁邻近的部分第二半导体的组成材料转化为组成第四半导体的材料，从而将第二半导体中与所述凹槽结构内壁邻近的部分转化形成第四半导体，其中，所述第四半导体环绕所述栅极设置，所述第四半导体为高阻半导体。
27.根据权利要求26所述的制作方法，其特征在于：制作形成所述凹槽结构的步骤是在制作形成所述第四半导体的步骤之前或之后进行的。
28.根据权利要求27所述的制作方法，其特征在于具体包括：先至少将所述第二半导体中与所述凹槽结构及第四半导体相应的区域进行处理，使该区域内第二半导体的组成材料转化为组成第四半导体的材料，之后在所述外延结构中加工出所述的凹槽结构。
29.根据权利要求27所述的制作方法，其特征在于具体包括：先在所述外延结构中加工出所述的凹槽结构，再对所述第二半导体中与第四半导体相应的区域进行处理，使该区域内第二半导体的组成材料转化为组成第四半导体的材料。
30.根据权利要求26所述的制作方法，其特征在于：所述离子注入方式采用的注入元素包括F、N、Ar、H、O中的任意一种。
31.根据权利要求26所述的制作方法，其特征在于：所述钝化处理方式包括等离子体表面钝化处理方式。
32.根据权利要求26所述的制作方法，其特征在于：所述钝化处理方式是在300～800℃温度条件下进行的。
33.根据权利要求26所述的制作方法，其特征在于：所述钝化处理方式是在NH3或H2气氛下进行的。
34.根据权利要求26所述的制作方法，其特征在于：所述第四半导体由所述凹槽结构的内壁光滑，且侧壁与底壁成90°角。
35.根据权利要求26所述的制作方法，其特征在于还包括：至少在所述凹槽结构内壁上覆设连续的钝化层，之后再制作形成栅极。
36.根据权利要求35所述的制作方法，其特征在于：所述钝化层的材质包括Al2O3、SiO2、Si3N4、AlN和HfO2中的任意一种或两种以上的组合。
37.根据权利要求26所述的制作方法，其特征在于：所述第一半导体包括N-漂移层。
38.根据权利要求26所述的制作方法，其特征在于：第一半导体的厚度为1-100 μm。
39.根据权利要求26所述的制作方法，其特征在于：所述第三半导体包括N+源区层。
40.根据权利要求26所述的制作方法，其特征在于：所述第二半导体包括P+沟道层。
41.根据权利要求26所述的制作方法，其特征在于：所述第二半导体的材质包括p型的宽禁带半导体。
42.根据权利要求41所述的制作方法，其特征在于：所述p型的宽禁带半导体包括p型的Ⅲ族氮化物。
43.根据权利要求42所述的制作方法，其特征在于：所述p型的Ⅲ族氮化物包括p-GaN和p-InGaN中的任意一种。
44.根据权利要求26所述的制作方法，其特征在于：所述第二半导体的厚度为200nm-100μm。
45.根据权利要求26所述的制作方法，其特征在于：所述第四半导体的材质包括HR-GaN和HR-InGaN中的任意一种。
46.根据权利要求26所述的制作方法，其特征在于：所述第三半导体至少是由所述第二半导体表层的局部区域转化形成。
47.根据权利要求26所述的制作方法，其特征在于：所述源极设置于所述外延结构的第一表面，所述漏极与所述外延结构的第二表面连接，所述第一表面与第二表面相背对设置。
48.根据权利要求26所述的制作方法，其特征在于：所述外延结构还包括与源极配合的槽，所述与源极配合的槽从所述外延结构表面延伸入第二半导体，使所述源极至少同时与第二半导体和第三半导体电性连接，至少所述源极的部分设置在所述槽内。
49.根据权利要求26所述的制作方法，其特征在于：所述UMOSFET器件包括两个以上源极。
50.根据权利要求49所述的制作方法，其特征在于：所述两个以上源极至少分布在栅极两侧。
51.根据权利要求26所述的制作方法，其特征在于：所述UMOSFET器件还包括衬底，所述外延结构形成在衬底的一侧表面上，与所述衬底一侧表面相背对的另一侧表面上设置有所述的漏极。
52.根据权利要求51所述的制作方法，其特征在于：所述衬底的材质包括GaN。
53.根据权利要求52所述的制作方法，其特征在于：所述衬底采用低掺杂GaN衬底，其位错密度＜5×106 cm-3，表面粗糙度＜0.2 nm。
54.根据权利要求51所述的制作方法，其特征在于：所述衬底与第一半导体一体设置。
55.根据权利要求51所述的制作方法，其特征在于：所述漏极与衬底另一侧表面形成欧姆接触。
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