JP2014192174A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置は、上面を有する凸部が形成された第1のn型半導体層と;凸部の上面に接合された第1のp型半導体層と;第1のn型半導体層および第1のp型半導体層にわたって積層された第2のn型半導体層と;第2のn型半導体層に積層された第2のp型半導体層と;第2のp型半導体層に積層された第3のn型半導体層と;第3のn型半導体層から第2のp型半導体層と第2のn型半導体層とを貫通して第1のp型半導体層に至るまで落ち込んだ溝部とを備える。
【選択図】図1
Description
A−1.半導体装置の構成
図1は、第1実施形態における半導体装置10の構成を模式的に示す断面図である。半導体装置10は、窒化ガリウム(GaN)を用いて形成されたGaN系の半導体装置である。本実施形態では、半導体装置10は、トレンチゲート型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)であり、電力制御に用いられ、パワーデバイスとも呼ばれる。
図3は、半導体装置10の製造方法を示す工程図である。半導体装置10を製造する際には、製造者は、まず、結晶成長によって基板110上にn型半導体層120を形成する(工程P112)。本実施形態では、製造者は、有機金属気相成長法(MOCVD)を実現するMOCVD装置を用いた結晶成長によって、n型半導体層120を形成する。本実施形態では、結晶成長(工程P112)によって形成されるn型半導体層120の厚みは、9.5μmである。
図10は、評価試験に用いた半導体装置90の構成を模式的に示す断面図である。図10には、図1と同様にXYZ軸が図示されている。半導体装置90は、基板910と、n型半導体層920と、p型半導体層930と、n型半導体層940と、電極991,993,995と、絶縁膜994とを備える。半導体装置90には、溝部970および凹部980が形成されている。
以上説明した第1実施形態によれば、p型半導体層130によって溝部170における電界集中を緩和できる。その結果、半導体装置10の電気的特性を向上させることができる。また、イオン注入によってp型半導体を形成することが困難であるGaN系の半導体装置10において耐電圧を向上させることができる。
図12は、第2実施形態における半導体装置12の構成を模式的に示す断面図である。図12には、図1と同様にXYZ軸が図示されている。第2実施形態の半導体装置12は、電極230に変えて、p型半導体層150に適した電極232と、n型半導体層160に適した電極234とを備える点を除き、第1実施形態の半導体装置10と同様である。
図13は、第3実施形態における半導体装置13の構成を模式的に示す断面図である。図13には、図1と同様にXYZ軸が図示されている。第3実施形態の半導体装置13は、幅Wtが幅Wmよりも大きい点を除き、第1実施形態の半導体装置10と同様である。言い換えると、第3実施形態の半導体装置13は、凸部126およびp型半導体層130が溝部170の底面よりも狭い点を除き、第1実施形態の半導体装置10と同様である。
図15は、第4実施形態における半導体装置14の構成を模式的に示す断面図である。図15には、図1と同様にXYZ軸が図示されている。第4実施形態の半導体装置14は、p型半導体層130が広がる方向に沿ったp型半導体層130を通る仮想平面P(YZ平面)上にp型半導体層150が存在する点を除き、第1実施形態と同様である。仮想平面Pは、p型半導体層130が存在するX軸に沿った範囲内であれば、いずれの位置に設定してもよい。
図17は、第5実施形態における半導体装置15の構成を模式的に示す断面図である。図17には、図1と同様にXYZ軸が図示されている。第5実施形態の半導体装置15は、半導体層135をさらに備える点を除き、第1実施形態の半導体装置10と同様である。
図18は、第6実施形態における半導体装置16の構成を模式的に示す断面図である。図18には、図1と同様にXYZ軸が図示されている。第6実施形態の半導体装置16は、溝部170Fを用いた終端構造を有する点を除き、第1実施形態と同様である。半導体装置16は、終端構造として、溝部170Fの他、凸部126Fと、p型半導体層130Fと、***部145Fと、***部155Fと、***部165Fと、絶縁膜340Fとを備える。
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
10a〜10f…製造途中にある半導体装置
12…半導体装置
13…半導体装置
14…半導体装置
15…半導体装置
16…半導体装置
90…半導体装置
110…基板
120…n型半導体層
126,126F…凸部
127,127F…上面
128…部位
130,130F…p型半導体層
125…半導体層
140…n型半導体層
145,145F…***部
150…p型半導体層
155,155F…***部
160…n型半導体層
165,165F…***部
170,170F…溝部
172…部位
180…凹部
210…電極
230…電極
232…電極
234…電極
250…電極
340,340F…絶縁膜
345F…充填部
910…基板
920…n型半導体層
930…p型半導体層
940…n型半導体層
970…溝部
980…凹部
991,993,995…電極
994…絶縁膜
Claims (20)
- 半導体装置であって、
上面を有する凸部が、形成された第1のn型半導体層と、
前記凸部の前記上面に積層された第1のp型半導体層と、
前記第1のn型半導体層および前記第1のp型半導体層にわたって積層された第2のn型半導体層と、
前記第2のn型半導体層に積層された第2のp型半導体層と、
前記第2のp型半導体層に積層された第3のn型半導体層と、
前記第3のn型半導体層から前記第2のp型半導体層と前記第2のn型半導体層とを貫通して前記第1のp型半導体層に至るまで落ち込んだ溝部と
を備える半導体装置。 - 前記第1のn型半導体層は、前記第1のp型半導体層に対して、前記凸部の前記上面でのみ隣接する、請求項1に記載の半導体装置。
- 請求項1または請求項2に記載の半導体装置であって、
前記第2のn型半導体層は、前記凸部が突出する突出方向に向けて前記凸部および前記第1のp型半導体層に沿って***した第1の***部を有し、
前記第2のp型半導体層は、前記突出方向に向けて前記第1の***部に沿って***した第2の***部を有し、
前記第3のn型半導体層は、前記突出方向に向けて前記第2の***部に沿って***した第3の***部を有する、半導体装置。 - さらに、前記溝部に絶縁膜を介して形成された電極を備える請求項1から請求項3までのいずれか一項に記載の半導体装置。
- 前記第1のp型半導体層の厚みTp1は、0.1μm以上である、請求項1から請求項4までのいずれか一項に記載の半導体装置。
- 前記凸部の高さHn1と前記第1のp型半導体層の厚みTp1とを合わせた高さHmは、前記第2のn型半導体層の厚みTn2と前記第2のp型半導体層の厚みTp2と前記第3のn型半導体層の厚みTn3とを合わせた厚みTuよりも小さい、請求項1から請求項5までのいずれか一項に記載の半導体装置。
- 前記第2のn型半導体層の厚みTn2は、前記第1のp型半導体層Tp1の厚み以上である、請求項1から請求項6までのいずれか一項に記載の半導体装置。
- 前記第2のn型半導体層の厚みTn2は、0.2μm以上である、請求項1から請求項7までのいずれか一項に記載の半導体装置。
- 前記第2のn型半導体層の厚みTn2は、0.5μm以上である、請求項1から請求項7までのいずれか一項に記載の半導体装置。
- 前記溝部は、前記第1のp型半導体層の内側に落ち込んだ形状を成す、請求項1から請求項9までのいずれか一項に記載の半導体装置。
- 前記第1のp型半導体層の側端と前記溝部の底面との間の距離w1は、0.5μm以下である、請求項10に記載の半導体装置。
- 前記第1のp型半導体層の側端と前記溝部の底面との間の距離w1は、0.25μm以下である、請求項10に記載の半導体装置。
- 前記凸部および前記第1のp型半導体層は、前記溝部の底面よりも狭い、請求項1から請求項9までのいずれか一項に記載の半導体装置。
- 前記第1のp型半導体層の側端と前記溝部の底面との間の距離w2は、0.5μm以下である、請求項13に記載の半導体装置。
- さらに、前記第1のn型半導体層および前記第1のp型半導体層と、前記第2のn型半導体層との間に積層された他のn型半導体層を備える請求項1から請求項14までのいずれか一項に記載の半導体装置。
- さらに、前記第1のn型半導体層および前記第1のp型半導体層と、前記第2のn型半導体層との間に積層された真性半導体層を備える請求項1から請求項15までのいずれか一項に記載の半導体装置。
- 前記第1のp型半導体層が広がる方向に沿った前記第1のp型半導体層を通る仮想平面上に、前記第2のp型半導体層が存在する、請求項1から請求項16までのいずれか一項に記載の半導体装置。
- 前記第1のn型半導体層、前記第2のn型半導体層、前記第3のn型半導体層、前記第1のp型半導体層、および前記第2のp型半導体層は、窒化ガリウム(GaN)から主に成る半導体層である、請求項1から請求項17までのいずれか一項に記載の半導体装置。
- 半導体装置の製造方法であって、
第1のn型半導体層を形成する工程と、
前記第1のn型半導体層に第1のp型半導体層を結晶成長によって形成する工程と、
前記第1のn型半導体層と前記第1のp型半導体層とに対するドライエッチングによって、前記第1のp型半導体層が上面に積層された凸部を前記第1のn型半導体層に形成する工程と、
前記第1のn型半導体層および前記第1のp型半導体層の各表面上に第2のn型半導体層を結晶成長によって形成する工程と、
前記第2のn型半導体層の表面上に第2のp型半導体層を結晶成長によって形成する工程と、
前記第2のp型半導体層の表面上に第3のn型半導体層を結晶成長によって形成する工程と、
前記第3のn型半導体層から前記第2のp型半導体層と前記第2のn型半導体層とを貫通して前記第1のp型半導体層に至るまで落ち込んだ溝部を、ドライエッチングによって形成する工程と
を備える、半導体装置の製造方法。 - 前記凸部を形成する工程は、前記ドライエッチングを行った後、前記第1のn型半導体層と前記第1のp型半導体層に対してウェットエッチングを行う工程を含む、請求項19に記載の半導体装置の製造方法。
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