JPWO2017208888A1 - 半導体集積回路装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 66
- 102100031577 High affinity copper uptake protein 1 Human genes 0.000 description 34
- 101710196315 High affinity copper uptake protein 1 Proteins 0.000 description 34
- 102100031145 Probable low affinity copper uptake protein 2 Human genes 0.000 description 34
- 101710095010 Probable low affinity copper uptake protein 2 Proteins 0.000 description 34
- 238000010586 diagram Methods 0.000 description 16
- 238000005516 engineering process Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000001902 propagating effect Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000011084 recovery Methods 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
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Abstract
Description
図1は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図1に示す半導体集積回路装置1は、内部回路が形成されたコア領域2と、コア領域2の周囲に設けられ、インターフェイス回路(IO回路)が形成されたIO領域3とを備えている。コア領域2には、当該コア領域2に電源電位および接地電位を供給するためのグローバル電源配線(図示せず)が、全体にわたって設けられている。グローバル電源配線は例えばメッシュ状に構成されている。また図1では図示を簡略化しているが、IO領域3には、コア領域2を囲むように、インターフェイス回路を構成する複数のIOセル4が配置されている。
D1>D2
である。すなわち、ドメイン端BEまでの距離は、起点スイッチ21aの方が、終点スイッチ21bよりも、大きい。
上述の実施形態では、電源ドメインの形状は矩形であるものとしたが、電源ドメインの形状は矩形以外であってもかまわない。この場合も、上述の実施形態と同様の作用効果が得られる。
D1A>D2A
である。図7のような構成でも、電源復帰する電源ドメインの周囲に対する電源電圧降下の影響を抑制することができる。
第2実施形態では、電源ドメインが、その領域内にマクロブロックを含むものとする。すなわち、スタンダードセル領域とマクロブロックを含む電源ドメインの全体について、ローカル電源配線とグローバル電源配線とを電気的に接続するか否かが制御信号によって切替可能に構成されている。マクロブロックとしては、例えば、SRAMなどのメモリブロックがある。
D1B>D2B
である。電源ドメインがマクロブロックを含む場合は、図8のような構成にすることによって、電源復帰する電源ドメインの周囲に対する電源電圧降下の影響を抑制することができる。
第1実施形態では、電源スイッチセル20は1個の電源スイッチ21を含むものとした。本実施形態では、電源スイッチセルは駆動能力が異なる2個のスイッチを含むものとする。
上述の実施形態のように、起点スイッチを、電源ドメインの端、あるいは、マクロブロックを除いた領域の端から離して配置した場合には、電源ドメインの外部から起点スイッチまで制御信号を伝播させる信号配線の配線長が長くなる。これにより、制御信号の遅延が大きくなってしまう可能性がある。本実施形態では、制御信号の遅延を抑制するために、電源ドメインの外部から起点スイッチまでの信号配線において、他の電源スイッチやバッファによる中継を行うものとする。
D1>D3>D2
である。なお、実際には電源スイッチ21cがチェーン接続の起点になっているので、ドメイン端BEまでの距離は、第1スイッチとしての起点スイッチ21aの方が、起点スイッチとしての電源スイッチ21cよりも、大きい。また、ドメイン端BEまでの距離は、電源スイッチ21cの方が、終点スイッチ21bよりも大きい。
5 マクロブロック
6 スタンダードセル
8 ローカル電源配線
11 グローバル電源配線
20 電源スイッチセル
21 電源スイッチ
21a 起点スイッチ
21b 終点スイッチ
21c 電源スイッチ
25 電源スイッチセル
26 第1電源スイッチ
27 第2電源スイッチ
30 AOB(バッファ回路)
PD1〜PD4 電源ドメイン
BE 電源ドメインが占める領域の端
BEX 電源ドメインのうちマクロブロックを除いた領域の端
CTR 制御信号
CTR1 第1制御信号
CTR2 第2制御信号
図1は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図1に示す半導体集積回路装置1は、内部回路が形成されたコア領域2と、コア領域2の周囲に設けられ、インターフェイス回路(IO回路)が形成されたIO領域3とを備えている。コア領域2には、当該コア領域2に電源電位および接地電位を供給するためのグローバル電源配線(図示せず)が、全体にわたって設けられている。グローバル電源配線は例えばメッシュ状に構成されている。また図1では図示を簡略化しているが、IO領域3には、コア領域2を囲むように、インターフェイス回路を構成する複数のIOセル4が配置されている。
D1>D2
である。すなわち、ドメイン端BEまでの距離は、起点スイッチ21aの方が、終点スイッチ21bよりも、大きい。
上述の実施形態では、電源ドメインの形状は矩形であるものとしたが、電源ドメインの形状は矩形以外であってもかまわない。この場合も、上述の実施形態と同様の作用効果が得られる。
D1A>D2A
である。図7のような構成でも、電源復帰する電源ドメインの周囲に対する電源電圧降下の影響を抑制することができる。
第2実施形態では、電源ドメインが、その領域内にマクロブロックを含むものとする。すなわち、スタンダードセル領域とマクロブロックを含む電源ドメインの全体について、ローカル電源配線とグローバル電源配線とを電気的に接続するか否かが制御信号によって切替可能に構成されている。マクロブロックとしては、例えば、SRAMなどのメモリブロックがある。
D1B>D2B
である。電源ドメインがマクロブロックを含む場合は、図8のような構成にすることによって、電源復帰する電源ドメインの周囲に対する電源電圧降下の影響を抑制することができる。
第1実施形態では、電源スイッチセル20は1個の電源スイッチ21を含むものとした。本実施形態では、電源スイッチセルは駆動能力が異なる2個のスイッチを含むものとする。
上述の実施形態のように、起点スイッチを、電源ドメインの端、あるいは、マクロブロックを除いた領域の端から離して配置した場合には、電源ドメインの外部から起点スイッチまで制御信号を伝播させる信号配線の配線長が長くなる。これにより、制御信号の遅延が大きくなってしまう可能性がある。本実施形態では、制御信号の遅延を抑制するために、電源ドメインの外部から起点スイッチまでの信号配線において、他の電源スイッチやバッファによる中継を行うものとする。
D1>D3>D2
である。なお、実際には電源スイッチ21cがチェーン接続の起点になっているので、ドメイン端BEまでの距離は、第1スイッチとしての起点スイッチ21aの方が、起点スイッチとしての電源スイッチ21cよりも、大きい。また、ドメイン端BEまでの距離は、電源スイッチ21cの方が、終点スイッチ21bよりも大きい。
5 マクロブロック
6 スタンダードセル
8 ローカル電源配線
11 グローバル電源配線
20 電源スイッチセル
21 電源スイッチ
21a 起点スイッチ
21b 終点スイッチ
21c 電源スイッチ
25 電源スイッチセル
26 第1電源スイッチ
27 第2電源スイッチ
30 AOB(バッファ回路)
PD1〜PD4 電源ドメイン
BE 電源ドメインが占める領域の端
BEX 電源ドメインのうちマクロブロックを除いた領域の端
CTR 制御信号
CTR1 第1制御信号
CTR2 第2制御信号
Claims (20)
- グローバル電源配線と、
電源ドメインとを備え、
前記電源ドメインは、
ローカル電源配線と、
前記ローカル電源配線と接続された複数のスタンダードセルと、
複数の電源スイッチセルとを備え、
前記複数の電源スイッチセルは、それぞれ、
制御信号に応じて、前記グローバル電源配線と前記ローカル電源配線とを電気的に接続するか否かを切替可能に構成された、電源スイッチを備え、
前記電源スイッチは、前記制御信号を順次伝達するようチェーン状に接続されることによってチェーン接続を構成しており、当該チェーン接続の先頭に位置し、前記電源ドメインの外部から前記制御信号が与えられる起点スイッチと、当該チェーン接続の終端に位置する少なくとも1つの終点スイッチとを含み、
前記電源ドメインが占める領域の端までの距離は、前記起点スイッチの方が、いずれの前記終点スイッチよりも、大きい
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記チェーン接続は、前記制御信号を順次伝達する複数の前記電源スイッチが、スパイラル状に配置された構造を含む
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記チェーン接続は、前記制御信号を1個の前記電源スイッチから複数の前記電源スイッチに分岐して伝達する分岐構造を含む
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記複数の電源スイッチは、前記起点スイッチから前記制御信号を受ける第1スイッチを含み、
前記電源ドメインが占める領域の端までの距離は、前記第1スイッチの方が、前記起点スイッチよりも、大きい
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記電源ドメインは、
当該電源ドメインの外部から与えられた前記制御信号を前記起点スイッチに伝達する信号線に挿入された、バッファ回路を備える
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記電源ドメインは、マクロブロックを含み、
前記電源ドメインのうち前記マクロブロックを除いた領域を、前記電源ドメインが占める領域とみなす
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記複数の電源スイッチセルは、それぞれ、
第2制御信号に応じて、前記グローバル電源配線と前記ローカル電源配線とを電気的に接続するか否かを切替可能に構成された第2電源スイッチをさらに備え、
前記第2電源スイッチは、前記第2制御信号を順次伝達するようチェーン状に接続されることによって第2チェーン接続を構成しており、当該第2チェーン接続の先頭に位置し、前記電源ドメインの外部から前記第2制御信号が与えられる第2起点スイッチと、当該第2チェーン接続の終端に位置する少なくとも1つの第2終点スイッチとを含み、
前記電源ドメインが占める領域の端までの距離は、前記第2起点スイッチの方が、いずれの前記第2終点スイッチよりも、大きい
ことを特徴とする半導体集積回路装置。 - 請求項7記載の半導体集積回路装置において、
前記起点スイッチと前記第2起点スイッチとは、同一の前記電源スイッチセルに含まれており、
前記終点スイッチと前記第2終点スイッチとは、同一の前記電源スイッチセルに含まれている
ことを特徴とする半導体集積回路装置。 - 請求項7記載の半導体集積回路装置において、
前記チェーン接続における前記電源スイッチの接続順と、前記第2チェーン接続における前記第2電源スイッチの接続順とは、同一である
ことを特徴とする半導体集積回路装置。 - 請求項7記載の半導体集積回路装置において、
前記電源スイッチは、前記第2電源スイッチよりも、駆動能力が低く、
前記第2制御信号は、前記制御信号よりも遅れて、前記電源ドメインに与えられる
ことを特徴とする半導体集積回路装置。 - 請求項10記載の半導体集積回路装置において、
前記第2制御信号は、前記制御信号が前記終点スイッチに伝達された後に、前記電源ドメインに与えられる
ことを特徴とする半導体集積回路装置。 - グローバル電源配線と、
電源ドメインとを備え、
前記電源ドメインは、
ローカル電源配線と、
前記ローカル電源配線と接続された複数のスタンダードセルと、
複数の電源スイッチセルとを備え、
前記複数の電源スイッチセルは、それぞれ、
制御信号に応じて、前記グローバル電源配線と前記ローカル電源配線とを電気的に接続するか否かを切替可能に構成された、電源スイッチを備え、
前記電源スイッチは、前記制御信号が前記グローバル電源配線と前記ローカル電源配線とを電気的に順次接続するように構成されており、最初に前記グローバル電源配線と前記ローカル電源配線とを電気的に接続する起点スイッチと、最後に前記グローバル電源配線と前記ローカル電源配線とを電気的に接続する少なくとも1つの終点スイッチとを含み、
前記電源ドメインが占める領域の端までの距離は、前記起点スイッチの方が、いずれの前記終点スイッチよりも、大きい
ことを特徴とする半導体集積回路装置。 - 請求項12記載の半導体集積回路装置において、
前記制御信号を順次伝達する複数の前記電源スイッチが、スパイラル状に配置された構造が、設けられている
ことを特徴とする半導体集積回路装置。 - 請求項12記載の半導体集積回路装置において、
前記制御信号を1個の前記電源スイッチから複数の前記電源スイッチに分岐して伝達する分岐構造が、設けられている
ことを特徴とする半導体集積回路装置。 - 請求項12記載の半導体集積回路装置において、
前記複数の電源スイッチは、前記起点スイッチから前記制御信号を受ける第1スイッチを含み、
前記電源ドメインが占める領域の端までの距離は、前記第1スイッチの方が、前記起点スイッチよりも、大きい
ことを特徴とする半導体集積回路装置。 - 請求項12記載の半導体集積回路装置において、
前記電源ドメインは、マクロブロックを含み、
前記電源ドメインのうち前記マクロブロックを除いた領域を、前記電源ドメインが占める領域とみなす
ことを特徴とする半導体集積回路装置。 - 請求項12記載の半導体集積回路装置において、
前記複数の電源スイッチセルは、それぞれ、
第2制御信号に応じて、前記グローバル電源配線と前記ローカル電源配線とを電気的に接続するか否かを切替可能に構成された第2電源スイッチをさらに備え、
前記第2電源スイッチは、前記第2制御信号が前記グローバル電源配線と前記ローカル電源配線とを電気的に順次接続するように構成されており、最初に前記グローバル電源配線と前記ローカル電源配線とを電気的に接続する第2起点スイッチと、最後に前記グローバル電源配線と前記ローカル電源配線とを電気的に接続する少なくとも1つの第2終点スイッチとを含み、
前記電源ドメインが占める領域の端までの距離は、前記第2起点スイッチの方が、いずれの前記第2終点スイッチよりも、大きい
ことを特徴とする半導体集積回路装置。 - 請求項17記載の半導体集積回路装置において、
前記起点スイッチと前記第2起点スイッチとは、同一の前記電源スイッチセルに含まれており、
前記終点スイッチと前記第2終点スイッチとは、同一の前記電源スイッチセルに含まれている
ことを特徴とする半導体集積回路装置。 - 請求項17記載の半導体集積回路装置において、
前記電源スイッチが前記グローバル電源配線と前記ローカル電源配線とを電気的に接続する順と、前記第2電源スイッチが前記グローバル電源配線と前記ローカル電源配線とを電気的に接続する順とは、同一である
ことを特徴とする半導体集積回路装置。 - 請求項17記載の半導体集積回路装置において、
前記電源スイッチは、前記第2電源スイッチよりも、駆動能力が低く、
前記第2制御信号は、前記制御信号よりも遅れて、前記電源ドメインに与えられる
ことを特徴とする半導体集積回路装置。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016110402 | 2016-06-01 | ||
JP2016110402 | 2016-06-01 | ||
JP2017088499 | 2017-04-27 | ||
JP2017088499 | 2017-04-27 | ||
PCT/JP2017/019019 WO2017208888A1 (ja) | 2016-06-01 | 2017-05-22 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2017208888A1 true JPWO2017208888A1 (ja) | 2019-04-04 |
JP6864240B2 JP6864240B2 (ja) | 2021-04-28 |
Family
ID=60478554
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018520811A Active JP6864240B2 (ja) | 2016-06-01 | 2017-05-22 | 半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10693457B2 (ja) |
JP (1) | JP6864240B2 (ja) |
WO (1) | WO2017208888A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP7077816B2 (ja) | 2018-06-25 | 2022-05-31 | 株式会社ソシオネクスト | 半導体装置 |
US10867104B2 (en) * | 2018-08-31 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Isolation circuit between power domains |
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JP7272426B2 (ja) * | 2019-04-25 | 2023-05-12 | 株式会社ソシオネクスト | 半導体装置 |
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---|---|
US10693457B2 (en) | 2020-06-23 |
US20190123741A1 (en) | 2019-04-25 |
JP6864240B2 (ja) | 2021-04-28 |
WO2017208888A1 (ja) | 2017-12-07 |
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