JP6864240B2 - 半導体集積回路装置 - Google Patents

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Description

本開示は、半導体集積回路装置における電源遮断技術に関する。
半導体集積回路装置の低消費電力化を実現するための技術の一つに、電源遮断技術がある。電源遮断技術とは、半導体集積回路装置の内部を複数の電源ドメイン(回路ブロック)に分割し、動作していない電源ドメインの電源を遮断することによって電力消費の原因となるリーク電流を抑制する技術である。電源遮断技術では、チップに配置される回路全体に対して設けられるグローバル電源配線と電源ドメインの回路に対して設けられるローカル電源配線との接続/遮断を切替制御する電源スイッチが用いられる。
特許文献1では、電源スイッチを複数備え、これら複数の電源スイッチをチェーン状に接続した構成が開示されている。電源遮断された電源ドメインへの電源供給を再開すると、電源ドメインに流れ込む電流(ラッシュカレント)が増加することによって、グローバル電源配線の電圧が低下し、半導体集積回路の装置の動作が不安定になる、という問題がある。特許文献1の技術では、チェーン状に接続した電源スイッチを順次オンすることによって、ラッシュカレントを抑制している。
特開2010−153535号公報
特許文献1のように複数の電源スイッチをチェーン状に接続した構成では、次のような問題がある。すなわち、電源ドメインの端近くの電源スイッチから順次オンすると、その電源スイッチの周囲に局所的に電源電圧降下が生じてしまい、これが周囲の電源ドメインへのノイズとして影響を与えてしまう。
本開示は、電源遮断技術を用いた半導体集積回路装置において、電源遮断された電源ドメインの電源復帰時において、当該電源ドメインへのラッシュカレントを抑制し、かつ、周囲の電源ドメインへの影響を回避することを目的とする。
本開示の態様では、半導体集積回路装置は、グローバル電源配線と、電源ドメインとを備え、前記電源ドメインは、ローカル電源配線と、前記ローカル電源配線と接続された複数のスタンダードセルと、複数の電源スイッチセルとを備え、前記複数の電源スイッチセルは、それぞれ、制御信号に応じて、前記グローバル電源配線と前記ローカル電源配線とを電気的に接続するか否かを切替可能に構成された、電源スイッチを備え、前記電源スイッチは、前記制御信号を順次伝達するようチェーン状に接続されることによってチェーン接続を構成しており、当該チェーン接続の先頭に位置し、前記電源ドメインの外部から前記制御信号が与えられる起点スイッチと、当該チェーン接続の終端に位置する少なくとも1つの終点スイッチとを含み、前記電源ドメインが占める領域の端までの距離は、前記起点スイッチの方が、いずれの前記終点スイッチよりも、大きい。
この態様によると、電源ドメインにおいて、グローバル電源配線とローカル電源配線とを電気的に接続するか否かを切替可能に構成された電源スイッチは、制御信号を順次伝達するようチェーン状に接続されており、チェーン接続を構成している。そして、電源ドメインが占める領域の端までの距離は、チェーン接続の先頭に位置し電源ドメイン外部から制御信号が与えられる起点スイッチの方が、チェーン接続の終端に位置する終点スイッチよりも、大きい。このため、起点スイッチがオンになったとき、その周囲に局所的に生じる電源電圧降下は、当該電源ドメインの周囲にある電源ドメインに影響をほとんど与えない。したがって、電源ドメインの電源復帰時において、電源ドメインへのラッシュカレントを抑制し、かつ、周囲の電源ドメインへの影響を回避することができる。
本開示の別の態様では、半導体集積回路装置は、グローバル電源配線と、電源ドメインとを備え、前記電源ドメインは、ローカル電源配線と、前記ローカル電源配線と接続された複数のスタンダードセルと、複数の電源スイッチセルとを備え、前記複数の電源スイッチセルは、それぞれ、制御信号に応じて、前記グローバル電源配線と前記ローカル電源配線とを電気的に接続するか否かを切替可能に構成された、電源スイッチを備え、前記電源スイッチは、前記制御信号が前記グローバル電源配線と前記ローカル電源配線とを電気的に順次接続するように構成されており、最初に前記グローバル電源配線と前記ローカル電源配線とを電気的に接続する起点スイッチと、最後に前記グローバル電源配線と前記ローカル電源配線とを電気的に接続する少なくとも1つの終点スイッチとを含み、前記電源ドメインが占める領域の端までの距離は、前記起点スイッチの方が、いずれの前記終点スイッチよりも、大きい。
この態様によると、電源ドメインにおいて、グローバル電源配線とローカル電源配線とを電気的に接続するか否かを切替可能に構成された電源スイッチは、制御信号がグローバル電源配線とローカル電源配線とを電気的に順次接続するように構成されている。そして、電源ドメインが占める領域の端までの距離は、最初にグローバル電源配線とローカル電源配線とを電気的に接続する起点スイッチの方が、最後にグローバル電源配線とローカル電源配線とを電気的に接続する終点スイッチよりも、大きい。このため、起点スイッチがオンになったとき、その周囲に局所的に生じる電源電圧降下は、当該電源ドメインの周囲にある電源ドメインに影響をほとんど与えない。したがって、電源ドメインの電源復帰時において、電源ドメインへのラッシュカレントを抑制し、かつ、周囲の電源ドメインへの影響を回避することができる。
本開示によると、電源遮断技術を用いた半導体集積回路装置について、電源遮断された電源ドメインの電源復帰時において、当該電源ドメインへのラッシュカレントを抑制し、かつ、周囲の電源ドメインへの影響を回避することができる。
実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図 実施形態に係る電源ドメインのレイアウト構成を示す平面図 (a)は電源スイッチセルの回路構成例、(b)は(a)の電源スイッチセルの接続形態 第1実施形態における電源スイッチのチェーン接続の構成 (a)〜(c)は電源スイッチのチェーン接続の例を示す概念図 第1実施形態における電源スイッチのチェーン接続の他の構成例 第1実施形態の変形例における電源スイッチのチェーン接続の構成 第2実施形態における電源スイッチのチェーン接続の構成 (a)は電源スイッチセルの回路構成例、(b)は(a)の電源スイッチセルの接続形態 (a),(b)は第3実施形態における電源スイッチのチェーン接続の例を示す概念図 (a),(b)は第4実施形態における電源スイッチのチェーン接続の例を示す概念図 図11(a)に対応する電源スイッチのチェーン接続の構成 図11(b)に対応する電源スイッチのチェーン接続の構成
以下、実施の形態について、図面を参照して説明する。
(第1実施形態)
図1は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図1に示す半導体集積回路装置1は、内部回路が形成されたコア領域2と、コア領域2の周囲に設けられ、インターフェイス回路(IO回路)が形成されたIO領域3とを備えている。コア領域2には、当該コア領域2に電源電位および接地電位を供給するためのグローバル電源配線(図示せず)が、全体にわたって設けられている。グローバル電源配線は例えばメッシュ状に構成されている。また図1では図示を簡略化しているが、IO領域3には、コア領域2を囲むように、インターフェイス回路を構成する複数のIOセル4が配置されている。
図1では、コア領域2に、電源ドメイン(Power Domain)PD1〜PD4が配置されている。電源ドメインPD1〜PD4にはそれぞれ、電源電位および接地電位を供給するローカル電源配線(図示せず)が設けられている。そして、各電源ドメインPD1〜PD4は、グローバル電源配線とローカル電源配線とを電気的に接続するか否かを制御信号によって切替可能に構成された複数の電源スイッチを備えている。制御信号は例えば、電源遮断を制御する制御ブロックから送られる。制御信号によって複数の電源スイッチを切り替えることによって、電源ドメインPD1〜PD4毎に、電源供給/遮断の制御を行うことができる。本実施形態では、電源スイッチは、電源電位を供給するグローバル電源配線と電源電位を供給するローカル電源配線との間に設けられているものとする。なお、電源スイッチは、接地電位を供給するグローバル電源配線と接地電位を供給するローカル電源配線との間に設けてもよい。
図2は図1の半導体集積回路装置における電源ドメインPD1〜PD4のいずれか1つを拡大した図である。図2では電源ドメインのレイアウトを簡略化して図示している。図2では、複数のスタンダードセル6がX方向(図面横方向)に並べて配置されており、複数のスタンダードセル6を備えたスタンダードセル列7が、Y方向(図面縦方向)に複数列並べて配置されている。スタンダードセル6は、例えばインバータや論理回路等の機能を有する基本回路素子であり、スタンダードセル6を組み合わせて配置配線することによって、所定の機能を実現する回路ブロックを設計・製造することができる。スタンダードセル6は、P型MOS(Metal Oxide Semiconductor)トランジスタ(PMOS)が形成されるN型領域とN型MOSトランジスタ(NMOS)が形成されるP型領域とをそれぞれ有している。本開示では、スタンダードセル6は、N型領域とP型領域とがY方向に並べて配置されており、かつ、スタンダードセル列7は、1行おきに、N型領域とP型領域との並びが反転しているものとする。なお、スタンダードセル6の内部構造については図示を省略している。
スタンダードセル列7同士の間に、スタンダードセル6に電源電位を供給するローカル電源配線8(右横にVVDDと記す)と、スタンダードセル6に接地電位を供給するローカル電源配線9(右横にVSSと記す)とが、交互に、配置されている。ローカル電源配線8,9はともに、X方向に延びるように配置されている。ローカル電源配線8は、そのY方向両側のスタンダードセル列7に電源電位を供給する。また、ローカル電源配線9は、そのY方向両側のスタンダードセル列7に接地電位を供給する。
スタンダードセル列7やローカル電源配線8,9の上層に、電源電位を供給するグローバル電源配線11(下にVDDと記す)と、接地電位を供給するグローバル電源配線12(下にVSSと記す)とが、Y方向に延びるように配置されている。また、スタンダードセル列7やローカル電源配線8,9の上層に、Y方向に延びるように配置されたローカル電源配線13(下にVVDDと記す)が設けられている。ローカル電源配線13は、電源供給を強化するために設けられており、ビア構造16を介して、その下方を通過するローカル電源配線8と接続されている。また、グローバル電源配線12は、ビア構造17を介して、その下方を通過するローカル電源配線9と接続されている。
そして、各ローカル電源配線8に対して、電源スイッチセル20(ハッチを付している)が設けられている。電源スイッチセル20は、スタンダードセル6に対する電源供給を遮断するか否かを制御するものであり、制御信号に応じて、ローカル電源配線8と、グローバル電源配線11とを電気的に接続するか否かを切替可能に構成された電源スイッチ21を有する。ここでは、電源スイッチセル20はダブルハイトセルであるものとしている。電源スイッチセル20は、グローバル電源配線11とローカル電源配線8とが平面視で交差する箇所において、当該グローバル電源配線11とローカル電源配線8との間に、設けられている。ただし、グローバル電源配線11とローカル電源配線8とが平面視で交差する箇所であっても、電源スイッチセル20が配置されていない箇所がある。
なお、図2では、電源供給元から電源スイッチセル20までの電源配線、すなわちグローバル電源配線11には「VDD」と記しており、電源スイッチセル20を経由した後の電源配線、すなわちローカル電源配線8,13には「VVDD」と記している。ただし、VDDとVVDDは、電源スイッチ21が接続状態にある場合において、電源電位は同一である。
なお、図2の構成では、グローバル電源配線11は平面視において電源スイッチセル20と重なりを有しているものとしたが、これに限られるものではない。ただし、電源スイッチセル20をグローバル電源配線11の下方に配置した場合、電源スイッチセル20の入力端子とグローバル電源配線11との間の配線やビア等の経路における抵抗値が小さくなるため、電源電圧の電圧降下が抑制される。
また、図2の構成では、ローカル電源配線13はグローバル電源配線11の隣りにそれぞれ並べて配置しているが、これに限られるものではない。例えば、ローカル電源配線13をグローバル電源配線11から間隔を空けて配置し、電源スイッチセル20と平面視で重ならないようにしてもかまわない。また、一部のグローバル電源配線11には、ローカル電源配線13を隣りに並べないようにしてもよい。また、図2の構成では、ローカル電源配線13は、下方を通過する全てのローカル電源配線8と電気的に接続しているが、これに限られるものではない。例えば、下方を通過するローカル電源配線8の一部のみと電気的に接続するものとしてもよい。
図3(a)は電源スイッチセル20の回路構成例であり、図3(b)は電源スイッチセル20の接続形態を示す図である。図3(a)に示すように、電源スイッチセル20は1個の電源スイッチ21を含み、電源スイッチ21は、直列に接続されたインバータ211,212とP型トランジスタ213とを有する。制御信号CTRは、ノードINに与えられ、インバータ211,212を経由してノードOUTから出力される。P型トランジスタ213は、ゲートがインバータ211,212の間の中間ノードと接続されており、ソースがノードVDDと接続され、ドレインがノードVVDDと接続されている。制御信号CTRがハイレベルのとき、インバータ211,212の間の中間ノードの電位はローレベルになり、P型トランジスタ213はオン状態(導通状態)になる。一方、制御信号CTRがローレベルのとき、インバータ211,212の間の中間ノードの電位はハイレベルになり、P型トランジスタ213はオフ状態(非導通状態)になる。すなわち、電源スイッチ21は、ノードVDDとノードVVDDとの間の導通/遮断を、制御信号CTRによって切替可能である。
図3(b)に示すように、電源スイッチセル20は、ノードVDDがグローバル電源配線11と接続され、ノードVVDDがローカル電源配線8と接続されている。したがって、電源スイッチ21は、制御信号CTRに応じて、グローバル電源配線11とローカル電源配線8とを電気的に接続するか否かを切替可能に構成されている。また、電源スイッチ21は、制御信号CTRを順次伝達するようチェーン状に接続されている。本開示では、複数の電源スイッチが制御信号を順次伝達するようチェーン状に接続された構成のことを、「チェーン接続」という。
図4は本実施形態における電源スイッチ21のチェーン接続の例を示す平面図である。図4では、図2の電源ドメインのレイアウトから、グローバル電源配線11,12およびローカル電源配線13を省いており、また、スタンダードセル6の図示も省略している。図4において、電源スイッチ21から他の電源スイッチ21に向かう矢印は、制御信号CTRの伝達を意味している。なお、実際には、制御信号CTRの伝達は、X方向またはY方向に延びる信号配線によって実現される。また、BEは、ドメイン端、すなわち当該電源ドメインが占める領域の端である。
図4のチェーン接続では、電源ドメインの外部から与えられる制御信号CTRは、まず電源ドメインのほぼ中央にある電源スイッチ21aに与えられている。その後、制御信号CTRは、電源ドメインの中央部から周辺部に向かって、各電源スイッチ21をスパイラル状に順に経由して、伝達されている。制御信号CTRが最後に伝達されるのは、図面右下の電源スイッチ21bである。言い換えると、図4のチェーン接続は、制御信号CTRを順次伝達する複数の電源スイッチ21がスパイラル状に配置された構造を含む。
ここで、電源スイッチ21について、ドメイン端BEを構成する電源ドメインの辺のうち最も近い辺までの距離を、ドメイン端BEまでの距離と定義する。そして、チェーン接続の先頭に位置する電源スイッチ21a(起点スイッチ)と、チェーン接続の終端に位置する電源スイッチ21b(終点スイッチ)に着目する。起点スイッチ21aは、ドメイン端BEのうち図面上側の辺が最も近いので、図4のD1がドメイン端BEまでの距離となる。一方、終点スイッチ21bは、ドメイン端BEのうち図面下側の辺が最も近いので、距離D2がドメイン端BEまでの距離となる。図4から明らかに、
D1>D2
である。すなわち、ドメイン端BEまでの距離は、起点スイッチ21aの方が、終点スイッチ21bよりも、大きい。
図4のような構成によると、電源復帰する電源ドメインの周囲に対する電源電圧降下の影響を抑制することができる。すなわち、電源遮断状態にあった電源ドメインの電源を復帰させるとき、まず、電源ドメインの中央部に位置する起点スイッチ21aがオンになる。このとき、遮断されていた電流が急激に電源ドメインに供給されるため大電流が発生し、グローバル電源配線11に電源電圧降下が発生する。ところが、起点スイッチ21aはドメイン端BEまでの距離が大きいため、グローバル電源配線11に発生した電源電圧降下の影響は、他の電源ドメインにほとんど及ぼさない。その後、起点スイッチ21aの周囲から順次、電源スイッチ21がオンしていき、最後に周辺部に位置する終点スイッチ21bがオンする。その頃には、電源復帰当初に発生した大電流は収まっているため、他の電源ドメインに対する影響はほとんどない。
また、電源スイッチ21を中央部から周辺部に向かってスパイラル状に接続することによって、制御信号CTRを伝達する信号配線の配線長を短くすることができる。このため、配線面積を増大させることなく、電源ドメインの周囲に対する電源電圧降下の影響を抑制できる。また、電源スイッチ21がオンしたとき、この電源スイッチ21が接続されたローカル電源配線8における電源電圧の上昇が期待できる。このため、オンした電源スイッチ21の近傍にある電源スイッチ21が順次オンすることによって、電源スイッチ21がオンする際のグローバル電源配線11とローカル電源配線8との電圧差が小さくなる。これにより、電源電圧変動によるノイズをさらに抑制することができる。
なお、図4の構成では、チェーン接続の全体にわたって、電源スイッチ21をスパイラル状に接続しているが、これに限られるものではない。例えば、チェーン接続の一部において、電源スイッチ21をスパイラル状に接続した構成としてもかまわない。
図5は電源スイッチのチェーン接続の例を示す概念図である。図5(a)は電源スイッチ21をスパイラル状に接続した形態であり、電源スイッチ21の個数は異なるが、図4に示した構成に相当する。
図5(b)は電源スイッチ21を放射型に接続したものである。起点となる電源スイッチ21から、制御信号CTRが、その周囲にある複数(図5(b)では8個)の電源スイッチ21に分岐して伝達され、さらに電源ドメインの周囲に向かって制御信号CTRが伝達されている。終点となる電源スイッチ21は複数(図5(b)では8個)ある。ただし、ドメイン端からの距離は、起点となる電源スイッチ21の方が、終点となるいずれの電源スイッチ21よりも大きい。
図5(c)は電源スイッチ21を2系統に分岐して接続したものである。起点となる電源スイッチ21から、制御信号CTRが、その上下にある2個の電源スイッチ21に分岐して伝達され、さらに電源ドメインの周囲に向かって制御信号CTRが伝達されている。終点となる電源スイッチ21は2個である。ただし、ドメイン端からの距離は、起点となる電源スイッチ21の方が、終点となるいずれの電源スイッチ21よりも大きい。
図5(b)および(c)に示すように、電源スイッチのチェーン接続は、制御信号CTRを1個の電源スイッチ21から複数の電源スイッチ21に分岐して伝達する分岐構造を含んでいてもよい。分岐構造を含むことによって、制御信号CTRを電源ドメイン全体に伝達するのに要する時間を短縮することができる。なお、図5(b)および(c)では、起点となる電源スイッチ21から制御信号CTRを分岐させるものとしたが、これに限られるものではなく、チェーン接続の中途にある電源スイッチ21から制御信号CTRを分岐させてもかまわない。すなわち、本開示における「チェーン接続」は、制御信号を1個の電源スイッチから複数の電源スイッチに分岐して伝達する分岐構造を含んでいてもよい。
図6は本実施形態における電源スイッチのチェーン接続の他の構成例である。図6の例では、電源スイッチ21のチェーン接続は、2つの部分に分かれている。すなわち、制御信号CTR1が与えられる電源スイッチ21aから、電源スイッチ21gまでの部分(第1チェーン)と、制御信号CTR2が与えられる電源スイッチ21hから、電源スイッチ21bまでの部分(第2チェーン)である。
まず、電源ドメインの外部から制御信号CTR1が与えられ、制御信号CTR1は電源スイッチ21aから順次、第1チェーンを経由して伝達され、電源スイッチ21gまで伝達される。その後に、電源ドメインの外部から制御信号CTR2が与えられ、制御信号CTR2は電源スイッチ21hから順次、第2チェーンを経由して伝達され、電源スイッチ21bまで伝達される。すなわち、図6では、電源スイッチ21は、制御信号CTR1,CTR2がグローバル電源配線11とローカル電源配線8とを電気的に順次接続するように、構成されている。そして、電源スイッチ21aが、最初にグローバル電源配線11とローカル電源配線8とを電気的に接続する起点スイッチに相当し、電源スイッチ21bが、最後にグローバル電源配線11とローカル電源配線8とを電気的に接続する終点スイッチに相当する。そして、ドメイン端BEまでの距離は、起点スイッチ21aの方が、終点スイッチ21bよりも、大きい。
このような構成でも、図4の構成と同様の効果が得られる。さらに、制御信号CTR1が第1チェーンにおける最後の電源スイッチ21gに伝達されてから、制御信号CTR2を電源ドメインに与えるまでの間に遅延時間を設けることによって、第2チェーンの電源スイッチ21がオン状態になるまでにローカル電源配線8の電源電圧の上昇を図ることができる。したがって、ラッシュカレントの発生をより抑制することができる。
このように、本開示では、電源スイッチ21のチェーン接続は、複数の部分に分かれて構成されていてもよい。
(変形例)
上述の実施形態では、電源ドメインの形状は矩形であるものとしたが、電源ドメインの形状は矩形以外であってもかまわない。この場合も、上述の実施形態と同様の作用効果が得られる。
図7は本実施形態における電源スイッチ21のチェーン接続の他の例を示す平面図である。図7では、図4と同様に、グローバル電源配線、ローカル電源配線、およびスタンダードセルの図示を省略している。また、電源スイッチ21から他の電源スイッチ21に向かう矢印は、制御信号CTRの伝達を意味している。また、BEは、ドメイン端、すなわち当該電源ドメインが占める領域の端である。
図7のチェーン接続は、制御信号CTRを順次伝達する複数の電源スイッチ21が、スパイラル状に配置された構造を含む。また図7の例では、電源ドメインの形状は、矩形ではなく、矩形から一部を切り欠いたような形状である。図7の例では、起点スイッチ21aは、ドメイン端BEのうち図面右下切り欠き部分の側辺が最も近いので、図7のD1Aがドメイン端BEまでの距離となる。一方、終点スイッチ21bは、ドメイン端BEのうち図面右下切り欠き部分の上辺が最も近いので、図7の距離D2Aが、ドメイン端BEまでの距離となる。図7から明らかに、
D1A>D2A
である。図7のような構成でも、電源復帰する電源ドメインの周囲に対する電源電圧降下の影響を抑制することができる。
(第2実施形態)
第2実施形態では、電源ドメインが、その領域内にマクロブロックを含むものとする。すなわち、スタンダードセル領域とマクロブロックを含む電源ドメインの全体について、ローカル電源配線とグローバル電源配線とを電気的に接続するか否かが制御信号によって切替可能に構成されている。マクロブロックとしては、例えば、SRAMなどのメモリブロックがある。
図8は第2実施形態における電源スイッチ21のチェーン接続の例を示す平面図である。図8に示す電源ドメインは、その領域内にマクロブロック5を含んでいる。図8では、グローバル電源配線、ローカル電源配線、およびスタンダードセルの図示を省略している。また、電源スイッチ21から他の電源スイッチ21に向かう矢印は、制御信号CTRの伝達を意味している。
ここで、マクロブロックは通常、電源電圧降下を未然に抑制するために、電源配線が潤沢に敷設されていることが多く、電源配線のインピーダンスが低い。このため、マクロブロック近辺に配置された電源スイッチがオンになると、たとえその電源スイッチが電源ドメインの端から遠く離れていたとしても、マクロブロックの低インピーダンスの電源配線を経由して、電源ドメインの周囲に対して大きな影響を及ぼす可能性がある。したがって、電源ドメインがマクロブロックを含む場合には、電源スイッチの配置は、マクロブロックが占める領域を考慮して行うことが好ましい。
したがって本実施形態では、電源ドメインの領域の端ではなく、電源ドメインからマクロブロックを除いた領域の端を意識して、電源スイッチを配置するものとする。図8において、BEXは、当該電源ドメインが占める領域のうちマクロブロック5を除いた領域の端(領域端)である。すなわち、本実施形態では、電源ドメインがマクロブロック5を含むとき、電源ドメインのうちマクロブロック5を除いた領域を、電源ドメインが占める領域とみなす。
図8のチェーン接続は、制御信号CTRを順次伝達する複数の電源スイッチ21が、スパイラル状に配置された構造を含む。図8の例では、起点スイッチ21aは、領域端BEXのうちマクロブロック5の側辺が最も近いので、図8のD1Bが、領域端BEXまでの距離となる。一方、終点スイッチ21bは、領域端BEXのうちマクロブロック5の上辺が最も近いので、図8のD2Bが、領域端BEXまでの距離となる。図8から明らかに、
D1B>D2B
である。電源ドメインがマクロブロックを含む場合は、図8のような構成にすることによって、電源復帰する電源ドメインの周囲に対する電源電圧降下の影響を抑制することができる。
(第3実施形態)
第1実施形態では、電源スイッチセル20は1個の電源スイッチ21を含むものとした。本実施形態では、電源スイッチセルは駆動能力が異なる2個のスイッチを含むものとする。
図9(a)は電源スイッチセル25の回路構成例であり、図9(b)は電源スイッチセル25の接続形態を示す図である。図9(a)に示すように、電源スイッチセル25は第1および第2電源スイッチ26,27を含む。ここでは、第1電源スイッチ26の方が、第2電源スイッチ27よりも駆動能力が低いものとする。
第1電源スイッチ26は、直列に接続されたインバータ261,262とP型トランジスタ263とを有する。第1制御信号CTR1がノードINWに与えられ、インバータ261,262を経由してノードOUTWから出力される。P型トランジスタ263は、ゲートがインバータ261,262の間の中間ノードと接続されており、ソースがノードVDDと接続され、ドレインがノードVVDDと接続されている。第1制御信号CTR1がハイレベルのとき、インバータ261,262の間の中間ノードの電位はローレベルになり、P型トランジスタ263はオン状態になる。一方、第1制御信号CTR1がローレベルのとき、インバータ261,262の間の中間ノードの電位はハイレベルになり、P型トランジスタ263はオフ状態になる。すなわち、第1電源スイッチ26は、ノードVDDとノードVVDDとの間の導通/遮断が、第1制御信号CTR1によって切替可能である。
第2電源スイッチ27は、直列に接続されたインバータ271,272とP型トランジスタ273とを有する。第2制御信号CTR2がノードINSに与えられ、インバータ271,272を経由してノードOUTSから出力される。P型トランジスタ273は、ゲートがインバータ271,272の間の中間ノードと接続されており、ソースがノードVDDと接続され、ドレインがノードVVDDと接続されている。第2制御信号CTR2がハイレベルのとき、インバータ271,272の間の中間ノードの電位はローレベルになり、P型トランジスタ273はオン状態になる。一方、第2制御信号CTR2がローレベルのとき、インバータ271,272の間の中間ノードの電位はハイレベルになり、P型トランジスタ273はオフ状態になる。すなわち、第2電源スイッチ27は、ノードVDDとノードVVDDとの間の導通/遮断が、第2制御信号CTR2によって切替可能である。
図9(b)に示すように、電源スイッチセル25は、ノードVDDがグローバル電源配線11と接続され、ノードVVDDがローカル電源配線8と接続されている。したがって、第1電源スイッチ26は、第1制御信号CTR1に応じて、グローバル電源配線11とローカル電源配線8とを電気的に接続するか否かを切替可能に構成されている。第2電源スイッチ27は、第2制御信号CTR2に応じて、グローバル電源配線11とローカル電源配線8とを電気的に接続するか否かを切替可能に構成されている。また、第1電源スイッチ26は、第1制御信号CTR1を順次伝達するようチェーン状に接続されており、第2電源スイッチ27は、第2制御信号CTR2を順次伝達するようチェーン状に接続されている。
そして、本実施形態では、第1および第2電源スイッチ26,27は、それぞれ、第1実施形態における電源スイッチ21と同様に、電源ドメインに配置されているものとする。すなわち、第1電源スイッチ26は、第1制御信号CTR1を順次伝達するようチェーン状に接続されることによって第1チェーン接続を構成している。第1チェーン接続は例えば、第1制御信号CTR1を順次伝達する複数の第1電源スイッチ26がスパイラル状に配置された構造を含む。そして、第1チェーン接続において、電源ドメインが占める領域の端までの距離は、起点スイッチの方が、いずれの終点スイッチよりも、大きい。また、第2電源スイッチ27は、制御信号CTR2を順次伝達するようチェーン状に接続されることによって第2チェーン接続を構成している。第2チェーン接続は例えば、第2制御信号CTR2を順次伝達する複数の第2電源スイッチ27がスパイラル状に配置された構造を含む。そして、第2チェーン接続において、電源ドメインが占める領域の端までの距離は、起点スイッチの方が、いずれの終点スイッチよりも、大きい。これにより、第1実施形態と同様に、電源ドメインが電源復帰する際の、当該電源ドメインの周囲に対する電源電圧降下の影響を抑制することができる。
また、第2制御信号CTR2は、第1制御信号CTR1よりも遅れて、電源ドメインに与えられるのが好ましい。これにより、駆動能力が低い第1電源スイッチ26が、駆動能力が高い第2電源スイッチ27よりも先にオン状態になるので、第1電源スイッチ26が順次オン状態になる際には、その駆動能力が低いためラッシュカレントが抑制される。さらに、第1電源スイッチ26によってローカル電源配線の電源電圧が上昇した後に第2電源スイッチ27が順次オン状態になるため、ラッシュカレントがさらに抑制される。したがって、当該電源ドメインの周囲に対する電源電圧降下の影響をさらに抑制することができる。
また、第1チェーン接続と第2チェーン接続とにおいて、起点スイッチの位置は同一であってもよいし、異なっていてもよい。また、第1チェーン接続と第2チェーン接続とにおいて、終点スイッチの位置は同一であってもよいし、異なっていてもよい。また、第1チェーン接続における第1電源スイッチ26の接続順と、第2チェーン接続における第2電源スイッチ27の接続順とは、同一であってもよいし、異なっていてもよい。
図10は第1および第2電源スイッチ26,27の接続形態の例を示す概念図である。図10(a)の例では、第1チェーン接続と第2チェーン接続とにおいて、起点スイッチの位置は同一であり、終点スイッチの位置もまた同一である。さらに、第1チェーン接続における第1電源スイッチ26の接続順と、第2チェーン接続における第2電源スイッチ27の接続順とは、同一である。また、第2制御信号CTR2は、第1制御信号CTR1が終点スイッチに伝達された後、電源ドメインに与えられる。
また、図10(b)の例では、第1チェーン接続と第2チェーン接続とにおいて、起点スイッチの位置は異なっており、終点スイッチの位置もまた異なっている。さらに、第1チェーン接続における第1電源スイッチ26の接続順と、第2チェーン接続における第2電源スイッチ27の接続順とは、異なっている。また、第2制御信号CTR2は、第1制御信号CTR1が終点スイッチに伝達された後、電源ドメインに与えられる。
また、第1実施形態において図6に示した構成と同様に、第1電源スイッチ26の第1チェーン接続や、第2電源スイッチ27の第2チェーン接続は、複数の部分に分かれて構成されていてもよい。この場合に、第1電源スイッチ26がグローバル電源配線11とローカル電源配線8とを電気的に接続する順と、第2電源スイッチ27がグローバル電源配線11とローカル電源配線8とを電気的に接続する順とは、同一であってもよいし、異なっていてもよい。
(第4実施形態)
上述の実施形態のように、起点スイッチを、電源ドメインの端、あるいは、マクロブロックを除いた領域の端から離して配置した場合には、電源ドメインの外部から起点スイッチまで制御信号を伝播させる信号配線の配線長が長くなる。これにより、制御信号の遅延が大きくなってしまう可能性がある。本実施形態では、制御信号の遅延を抑制するために、電源ドメインの外部から起点スイッチまでの信号配線において、他の電源スイッチやバッファによる中継を行うものとする。
図11は第4実施形態における電源スイッチのチェーン接続の例を示す概念図である。図11(a)の例では、制御信号CTRを起点スイッチに伝播させる信号経路において、他の電源スイッチ21cが制御信号CTRを中継している。この場合、実際には、電源スイッチ21cがチェーン接続の起点となっている、と見ることができる。図11(b)の例では、制御信号CTRを起点スイッチに伝播させる信号経路において、バッファ回路の一例であるAOB(Always-On-Buffer)30が制御信号CTRを中継している。図11(c)はAOB30の回路構成例である。図11(c)では、AOB30は、直列に接続されたインバータ301,302を備えている。
図12は図11(a)の例に対応する、電源スイッチのチェーン接続の構成例である。図12の構成例では、電源スイッチ21cは、起点スイッチ21aと電源ドメインの図面下側の辺との間に配置されている。電源スイッチ21cは、ドメイン端BEのうち図面下側の辺に最も近いので、図12のD3がドメイン端BEまでの距離となる。図12から明らかに、
D1>D3>D2
である。なお、実際には電源スイッチ21cがチェーン接続の起点になっているので、ドメイン端BEまでの距離は、第1スイッチとしての起点スイッチ21aの方が、起点スイッチとしての電源スイッチ21cよりも、大きい。また、ドメイン端BEまでの距離は、電源スイッチ21cの方が、終点スイッチ21bよりも大きい。
図13は図11(b)の例に対応する、電源スイッチのチェーン接続の構成例である。図13の構成例では、AOB30は、起点スイッチ21aと電源ドメインの図面下側の辺との間に配置されている。ただし、AOB30はローカル電源配線8(VVDD)に接続されていないので、周囲への影響はなく、このため配置位置に制約はない。
本実施形態によると、電源ドメインの外部から電源スイッチのチェーン接続に与える制御信号CTRについて、その遅延を抑制することができる。
なお、図3に示したスイッチセル20や図9に示したスイッチセル25の構成はあくまでも一例であり、スイッチセル20は、制御信号に応じて、ローカル電源配線8とグローバル電源配線11とを電気的に接続するか否かを切替可能に構成された電源スイッチを備えていればよい。例えば図3(a)において、インバータ211,212に代えてバッファを用いてもよい。この場合は、制御信号の論理と接続/遮断との関係が上で説明したものと逆になる。また、スイッチセル20,25はダブルハイトセルとしたが、これに限られるものではなく、例えばシングルハイトセルとしてもよい。
本開示では、電源遮断技術を用いた半導体集積回路装置について、電源遮断された電源ドメインの電源復帰時において、当該電源ドメインへのラッシュカレントを抑制し、かつ、周囲の電源ドメインへの影響を回避できるので、例えば、LSIの性能向上に有効である。
1 半導体集積回路装置
5 マクロブロック
6 スタンダードセル
8 ローカル電源配線
11 グローバル電源配線
20 電源スイッチセル
21 電源スイッチ
21a 起点スイッチ
21b 終点スイッチ
21c 電源スイッチ
25 電源スイッチセル
26 第1電源スイッチ
27 第2電源スイッチ
30 AOB(バッファ回路)
PD1〜PD4 電源ドメイン
BE 電源ドメインが占める領域の端
BEX 電源ドメインのうちマクロブロックを除いた領域の端
CTR 制御信号
CTR1 第1制御信号
CTR2 第2制御信号

Claims (20)

  1. グローバル電源配線と、
    電源ドメインとを備え、
    前記電源ドメインは、
    ローカル電源配線と、
    前記ローカル電源配線と接続された複数のスタンダードセルと、
    複数の電源スイッチセルとを備え、
    前記複数の電源スイッチセルは、それぞれ、
    制御信号に応じて、前記グローバル電源配線と前記ローカル電源配線とを電気的に接続するか否かを切替可能に構成された、電源スイッチを備え、
    前記電源スイッチは、前記制御信号を順次伝達するようチェーン状に接続されることによってチェーン接続を構成しており、当該チェーン接続の先頭に位置し、前記電源ドメインの外部から前記制御信号が与えられる起点スイッチと、当該チェーン接続の終端に位置する少なくとも1つの終点スイッチとを含み、
    前記電源ドメインが占める領域の端までの距離は、前記起点スイッチの方が、いずれの前記終点スイッチよりも、大きい
    ことを特徴とする半導体集積回路装置。
  2. 請求項1記載の半導体集積回路装置において、
    前記チェーン接続は、前記制御信号を順次伝達する複数の前記電源スイッチが、スパイラル状に配置された構造を含む
    ことを特徴とする半導体集積回路装置。
  3. 請求項1記載の半導体集積回路装置において、
    前記チェーン接続は、前記制御信号を1個の前記電源スイッチから複数の前記電源スイッチに分岐して伝達する分岐構造を含む
    ことを特徴とする半導体集積回路装置。
  4. 請求項1記載の半導体集積回路装置において、
    前記複数の電源スイッチは、前記起点スイッチから前記制御信号を受ける第1スイッチを含み、
    前記電源ドメインが占める領域の端までの距離は、前記第1スイッチの方が、前記起点スイッチよりも、大きい
    ことを特徴とする半導体集積回路装置。
  5. 請求項1記載の半導体集積回路装置において、
    前記電源ドメインは、
    当該電源ドメインの外部から与えられた前記制御信号を前記起点スイッチに伝達する信号線に挿入された、バッファ回路を備える
    ことを特徴とする半導体集積回路装置。
  6. 請求項1記載の半導体集積回路装置において、
    前記電源ドメインは、マクロブロックを含み、
    前記電源ドメインのうち前記マクロブロックを除いた領域を、前記電源ドメインが占める領域とみなす
    ことを特徴とする半導体集積回路装置。
  7. 請求項1記載の半導体集積回路装置において、
    前記複数の電源スイッチセルは、それぞれ、
    第2制御信号に応じて、前記グローバル電源配線と前記ローカル電源配線とを電気的に接続するか否かを切替可能に構成された第2電源スイッチをさらに備え、
    前記第2電源スイッチは、前記第2制御信号を順次伝達するようチェーン状に接続されることによって第2チェーン接続を構成しており、当該第2チェーン接続の先頭に位置し、前記電源ドメインの外部から前記第2制御信号が与えられる第2起点スイッチと、当該第2チェーン接続の終端に位置する少なくとも1つの第2終点スイッチとを含み、
    前記電源ドメインが占める領域の端までの距離は、前記第2起点スイッチの方が、いずれの前記第2終点スイッチよりも、大きい
    ことを特徴とする半導体集積回路装置。
  8. 請求項7記載の半導体集積回路装置において、
    前記起点スイッチと前記第2起点スイッチとは、同一の前記電源スイッチセルに含まれており、
    前記終点スイッチと前記第2終点スイッチとは、同一の前記電源スイッチセルに含まれている
    ことを特徴とする半導体集積回路装置。
  9. 請求項7記載の半導体集積回路装置において、
    前記チェーン接続における前記電源スイッチの接続順と、前記第2チェーン接続における前記第2電源スイッチの接続順とは、同一である
    ことを特徴とする半導体集積回路装置。
  10. 請求項7記載の半導体集積回路装置において、
    前記電源スイッチは、前記第2電源スイッチよりも、駆動能力が低く、
    前記第2制御信号は、前記制御信号よりも遅れて、前記電源ドメインに与えられる
    ことを特徴とする半導体集積回路装置。
  11. 請求項10記載の半導体集積回路装置において、
    前記第2制御信号は、前記制御信号が前記終点スイッチに伝達された後に、前記電源ドメインに与えられる
    ことを特徴とする半導体集積回路装置。
  12. グローバル電源配線と、
    電源ドメインとを備え、
    前記電源ドメインは、
    ローカル電源配線と、
    前記ローカル電源配線と接続された複数のスタンダードセルと、
    複数の電源スイッチセルとを備え、
    前記複数の電源スイッチセルは、それぞれ、
    制御信号に応じて、前記グローバル電源配線と前記ローカル電源配線とを電気的に接続するか否かを切替可能に構成された、電源スイッチを備え、
    前記電源スイッチは、前記制御信号が前記グローバル電源配線と前記ローカル電源配線とを電気的に順次接続するように構成されており、最初に前記グローバル電源配線と前記ローカル電源配線とを電気的に接続する起点スイッチと、最後に前記グローバル電源配線と前記ローカル電源配線とを電気的に接続する少なくとも1つの終点スイッチとを含み、
    前記電源ドメインが占める領域の端までの距離は、前記起点スイッチの方が、いずれの前記終点スイッチよりも、大きい
    ことを特徴とする半導体集積回路装置。
  13. 請求項12記載の半導体集積回路装置において、
    前記制御信号を順次伝達する複数の前記電源スイッチが、スパイラル状に配置された構造が、設けられている
    ことを特徴とする半導体集積回路装置。
  14. 請求項12記載の半導体集積回路装置において、
    前記制御信号を1個の前記電源スイッチから複数の前記電源スイッチに分岐して伝達する分岐構造が、設けられている
    ことを特徴とする半導体集積回路装置。
  15. 請求項12記載の半導体集積回路装置において、
    前記複数の電源スイッチは、前記起点スイッチから前記制御信号を受ける第1スイッチを含み、
    前記電源ドメインが占める領域の端までの距離は、前記第1スイッチの方が、前記起点スイッチよりも、大きい
    ことを特徴とする半導体集積回路装置。
  16. 請求項12記載の半導体集積回路装置において、
    前記電源ドメインは、マクロブロックを含み、
    前記電源ドメインのうち前記マクロブロックを除いた領域を、前記電源ドメインが占める領域とみなす
    ことを特徴とする半導体集積回路装置。
  17. 請求項12記載の半導体集積回路装置において、
    前記複数の電源スイッチセルは、それぞれ、
    第2制御信号に応じて、前記グローバル電源配線と前記ローカル電源配線とを電気的に接続するか否かを切替可能に構成された第2電源スイッチをさらに備え、
    前記第2電源スイッチは、前記第2制御信号が前記グローバル電源配線と前記ローカル電源配線とを電気的に順次接続するように構成されており、最初に前記グローバル電源配線と前記ローカル電源配線とを電気的に接続する第2起点スイッチと、最後に前記グローバル電源配線と前記ローカル電源配線とを電気的に接続する少なくとも1つの第2終点スイッチとを含み、
    前記電源ドメインが占める領域の端までの距離は、前記第2起点スイッチの方が、いずれの前記第2終点スイッチよりも、大きい
    ことを特徴とする半導体集積回路装置。
  18. 請求項17記載の半導体集積回路装置において、
    前記起点スイッチと前記第2起点スイッチとは、同一の前記電源スイッチセルに含まれており、
    前記終点スイッチと前記第2終点スイッチとは、同一の前記電源スイッチセルに含まれている
    ことを特徴とする半導体集積回路装置。
  19. 請求項17記載の半導体集積回路装置において、
    前記電源スイッチが前記グローバル電源配線と前記ローカル電源配線とを電気的に接続する順と、前記第2電源スイッチが前記グローバル電源配線と前記ローカル電源配線とを電気的に接続する順とは、同一である
    ことを特徴とする半導体集積回路装置。
  20. 請求項17記載の半導体集積回路装置において、
    前記電源スイッチは、前記第2電源スイッチよりも、駆動能力が低く、
    前記第2制御信号は、前記制御信号よりも遅れて、前記電源ドメインに与えられる
    ことを特徴とする半導体集積回路装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019194007A1 (ja) 2018-04-05 2019-10-10 株式会社ソシオネクスト 半導体集積回路装置
JP7077816B2 (ja) * 2018-06-25 2022-05-31 株式会社ソシオネクスト 半導体装置
US10867104B2 (en) * 2018-08-31 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Isolation circuit between power domains
WO2020217400A1 (ja) * 2019-04-25 2020-10-29 株式会社ソシオネクスト 半導体装置
WO2020217396A1 (ja) * 2019-04-25 2020-10-29 株式会社ソシオネクスト 半導体装置
JP2021027110A (ja) * 2019-08-02 2021-02-22 キオクシア株式会社 半導体装置
KR20220000587A (ko) 2020-06-26 2022-01-04 에스케이하이닉스 주식회사 파워 게이팅 제어 회로 및 이를 포함하는 반도체 장치
WO2022113282A1 (ja) * 2020-11-27 2022-06-02 株式会社ソシオネクスト 半導体集積回路装置の設計方法、半導体集積回路装置及びプログラム
US11676897B2 (en) 2021-05-26 2023-06-13 Qualcomm Incorporated Power gating switch tree structure for reduced wake-up time and power leakage

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7659746B2 (en) * 2005-02-14 2010-02-09 Qualcomm, Incorporated Distributed supply current switch circuits for enabling individual power domains
JP5398257B2 (ja) * 2008-12-25 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置及びそのスイッチトランジスタの制御方法
JP2011159810A (ja) * 2010-02-01 2011-08-18 Renesas Electronics Corp 半導体集積回路及びその制御方法
JP2011243794A (ja) * 2010-05-19 2011-12-01 Renesas Electronics Corp 半導体装置、電源スイッチの制御方法及びその設計方法
JP5404678B2 (ja) * 2011-03-10 2014-02-05 株式会社東芝 電源制御装置
JP2016035995A (ja) 2014-08-04 2016-03-17 株式会社東芝 半導体集積回路装置
US9891683B2 (en) * 2016-02-15 2018-02-13 Wipro Limited Methods and systems for memory initialization of an integrated circuit

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