JP5842946B2 - 半導体集積回路 - Google Patents
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Description
一般的に、電源電圧低下や素子微細化に付随して信号遅延が発生しないように、論理回路等のトランジスタの閾値電圧を設計値として下げる必要がある。論理回路等のトランジスタの閾値電圧が小さいとリーク電流が大きい。MTCMOS技術は、停止状態の回路に対し、論理回路等のトランジスタに比べ、より大きな閾値電圧のトランジスタ(電源スイッチ)によって、リーク電流経路を遮断して、その消費電力の浪費を防ぐものである。
電源スイッチを設ける箇所は、起動と停止が繰り返される機能回路と実VDD線との間、機能回路と実VSS線との間、その両方の3通りがあり、スイッチとしては通常、VDD側ではPMOSトランジスタ、VSS線側ではNMOSトランジスタを用いる。
外部SW配置は、いわゆる「マクロ」と称される汎用的な回路(例えばメモリやCPU等)を一部または全部とする回路ブロックと組み合わせて好適に用いられる。
この構成において、トランジスタセル配置領域の反回路ブロック側(外側)に、回路ブロックの周囲を環状に囲む環状線としてVDD供給リングおよびVSS供給リングが配置されている。VDD供給リングと、スイッチトランジスタのドレインとが、VDD供給リングと異なる階層のメタル配線層により接続されている。VSS供給リングと、回路ブロック内のVSS線とが、VSS供給リングと異なる階層のメタル配線層により接続されている。また、スイッチトランジスタのソースと、回路ブロック内の仮想VSS線とが、VSS供給リングと異なる階層のメタル配線層により接続されている。
スイッチトランジスタの閾値電圧は、内部回路のトランジスタの閾値電圧より大きく設定され、相対的にリーク電流は小さい。しかし、停止期間が長いと、スイッチトランジスタのサイズや数の増大による無駄な電力消費は無視できなくなる。
なお、スイッチトランジスタの位置やサイズが重要であることは、特許文献2においてスイッチトランジスタのサイズを変更し、あるいは、スイッチトランジスタを2重に設けるなどの様々な変更例が示されていることからも明らかである。
前記内部電源線のカラム方向の配線を前記内部電源線のロー方向の配線が形成された層より1階層上に形成し、それら端部の交差箇所で接続され、
前記第2電源線のカラム方向の配線を前記第2電源線のロー方向の配線が形成された層より1階層上に形成し、それら端部の交差箇所で接続され、
前記第1電源線のカラム方向の配線を前記第1電源線のロー方向の配線が形成された層より1階層上に形成し、それら端部の交差箇所で接続され、
前記内部電源線のロー方向の配線は、前記第2電源線のカラム方向の配線が形成された層より1階層上に形成され、
前記第1の電源線のカラム方向の配線は、前記第2電源線のカラム方向の配線が形成された層と同じ層に形成され、
前記スイッチは、前記内部ブロックを囲むように前記内部ブロックの4辺ごとに、前記第1電源線および前記第2電源線の下層に配置されている、
半導体集積回路が提供される。
このため、複数のスイッチブロックの各々において、第1環状レール線の一部となる第1電圧線セグメントと、第2環状レール線の一部となる第2電圧線セグメントとを備え、第1および第2電圧線セグメント間にスイッチが接続されている。この場合、好ましくは、複数のスイッチブロックにおいて、第1および第2環状レール線、ならびに、前記スイッチの互いの位置関係が一定である。
したがって、スイッチブロック同士を隣接させて、第1電圧線セグメント同士、第2電圧線セグメント同士をつなぐか、あるいは、距離が離れている場合には、対応する電圧線セグメント間を配線でつなぐことによって、回路ブロックの周囲で閉じた2本の環状レール線が形成される。
このとき上記一形態では、回路ブロックとの接続変更は必要となる場合があるが、とくに、上記他の形態のように、第1および第2環状レール線をスイッチブロックごとに有する場合、回路ブロックとの接続変更も不要である。このため、第1および第2環状レール線それぞれに対し、スイッチブロックの第1および第2電圧線セグメント以外の構成要素を移動させるだけで、電源線レール上を、自由にスイッチブロックを移動できる。
図1に、本発明の実施形態に関わる半導体集積回路の全体構成を示す。
図1において、半導体集積回路が形成される矩形半導体チップの4つの辺に沿って、それぞれ複数の入出力セル40が列をなして配列されている。
回路配置のためのチップエリアには、さらに、「マクロ」と称され、他の半導体集積回路で流用可能に個別設計される汎用的な回路を一部または全部に含む回路ブロックが多数配置されている。「マクロ」は、外部委託による設計が可能であり、またIP(Intellectual Property)として他社から購入することも可能である。
なお、入出力セル40に囲まれたチップエリアに配置された通電回路ブロック32、非適用回路ブロック33および電源遮断対象の回路ブロック1は、図1では図示を省略しているが、実VDD線と実VSS線が対をなして配置され、これにより電源供給を受ける。より詳細には、入出力セル40の幾つかが電源供給のために割り当てられており、当該電源供給のための入出力セル40から、チップエリア内のロウ(行)方向とカラム(列)方向にそれぞれ実電源線対が配線され、これにより、通電回路ブロック32、非適用回路ブロック33および電源遮断対象の回路ブロック1の電源供給配線がなされている。
そして、図1では図示を省略しているが、電源電圧VDDまたは基準電圧VSSが印加される環状レール線が、電源遮断対象の回路ブロック1周囲に配置された複数のスイッチブロック2に重ねて配置されている。環状レール線は最低1本、望ましくは2本設けられる。以下、図面を参照して環状レール線とスイッチブロック2との配置関係を説明する。
本実施形態でスイッチトランジスタを設ける箇所は、上記3通りのいずれでもよい。ただし、VDD側とVSS側の両方にスイッチトランジスタを設けると効果の割に占有面積増大の不利益が大きいため、好ましくは、VDD側とVSS側の片側にスイッチトランジスタを設ける。また、NMOSトランジスタはPMOSトランジスタより単位ゲート幅あたりの駆動能力が高いため、VSS側にスイッチトランジスタを設けることが、さらに望ましい。
よって、以下の説明ではVSS側にスイッチ(トランジスタ)を設けることを前提とする。
図解した構成例では、回路ブロック1内が、スタンダードセルにより機能回路が実現される標準セル配置領域1Aと、例えばRAM等のマクロセル領域1Bとに区分されている。なお、本発明の適用に関して、電源遮断制御対象の「回路ブロック」は「マクロ」を有している必要はなく、標準セル配置領域1Aのみの構成でもよい。
標準セル配置領域1Aとマクロセル領域1B上に、いわゆる「仮想VSS線」と称され基準電圧VSSが印加される内部電圧線11が、行(ロウ)方向と列(カラム)方向それぞれで平行配置されている。ロウ方向の内部電圧線11とカラム方向の内部電圧線11は、セルより上層階層の配線層により形成され、その交差箇所で相互接続されている。
一方、煩雑化を避けるため図示を省略しているが、いわゆる「実VDD線」と称され電源電圧VDDが印加される電源線、さらには、基準電圧VSSが印加される電源線も、同様にして格子状に配置されている。
図2では、スタンダードセルを代表して1つのインバータセル13を拡大して示している。インバータセル13は、分岐線11Aの一部となるVSS線セグメントと、分岐線12Aの一部となるVDD線セグメントとを有し、その2つのセグメント間にPMOSトランジスタとNMOSトランジスタとを直列接続させている。PMOSトランジスタとNMOSトランジスタのゲートは共に入力信号線に接続されている。PMOSトランジスタとNMOSトランジスタ間のノードは出力信号線に接続されている。入力信号線と出力信号線は、インバータセル13および隣接セル内部の信号線セグメントにより形成される。ただし、標準セル配置領域1A全体の入出力線は、上層の配線層(不図示)により形成される。
図3に、レール配置例1を示す。
図3に図解するように、電源遮断対象の回路ブロック1の4辺に近接して、当該回路ブロック1を囲むように複数のスイッチブロック2が配置されている。ここで便宜上、スイッチブロック2を、電源遮断対象の回路ブロック1の辺ごとに、上部スイッチブロック2U、下部スイッチブロック2D、右側スイッチブロック2R、左側スイッチブロック2Lに分類する。上部スイッチブロック2U同士、下部スイッチブロック2D同士、右側スイッチブロック2R同士、左側スイッチブロック2L同士は、それぞれ同じ構成を有する。
電圧線セグメント21は、図3に破線で示し、電源遮断対象の回路ブロック1の周囲に閉じた環状線を形成する環状レール線3の一部となる配線部分である。
配置配線の設計段階では、スイッチを配置した後の配線段階で環状レール線3がスイッチ等に対して配置接続される。一旦、配置接続された後は、スイッチブロック2U,2D,2R,2L単位で、電圧線セグメント21以外の構成要素(スイッチを含む)を移動させて、その移動後の位置で、環状レール線3へスイッチ等を接続させる。なお、この図3では、電源遮断対象の回路ブロック1内の内部電圧線11(図2参照)とスイッチの接続配線は、スイッチブロック移動のたびに変更する必要がある。ただし、環状レール線3に関しては、スイッチとの接続配線を変更する手間がなく、その分、スイッチの移動が容易である。
スイッチを削除する場合も同様であり、スイッチブロック内の電圧線セグメント21以外の構成要素を単位として削除する。
スイッチの挿入、削除においても、環状レール線3に関しては、スイッチとの接続配線を変更する手間がなく、その分、スイッチの移動が容易である。
図4に、レール配置例2を示す。
図4に示す配置例が図3と異なる第1の点として、「第1環状レール線」としての環状レール線3に加えて、「第2環状レール線」としての仮想環状レール線3Vが設けられている。
仮想環状レール線3Vは、環状レール線3と電源遮断対象の回路ブロック1との間に、環状レール線3と並行に配置される。仮想環状レール線3Vは、電源遮断対象の回路ブロック1内の内部電圧線11(図2参照)に対し、所定の箇所、例えば図2の場合、内部電圧線11の各端部(ロウ方向3箇所、カラム方向4箇所)に接続されている。
スイッチブロック2U,2D,2R,2Lの各々において、環状レール線3(電圧線セグメント21)と仮想環状レール線3V(仮想電圧線セグメント21V)間に、不図示のスイッチが接続されている。
その他の、スイッチブロック2U,2D,2R,2Lの電源遮断対象の回路ブロック1に対する配置自体は、図3と共通する。
さらに、レール配置例2においては、仮想環状レール線3Vが、例えば内部電圧線11の各端部(ロウ方向3箇所、カラム方向4箇所)と接続されているが、この接続箇所に変更を加えることなく、仮想環状レール線3Vに関しても、スイッチとの接続配線を変更する手間がなく、その分、スイッチの移動が容易である。
この自由な設計変更を可能とするためには、スイッチブロック2U,2D,2R,2Lのサイズが同じであり、そのブロック枠の、環状レール線3(および仮想環状レール線3V)が横切る各対向2辺において、電圧線セグメント21(および仮想電圧線セグメント21V)の端辺位置が規格化されている(一定となっている)ことが必要である。
図3および図4では図示を省略しているが、スイッチの制御線は、同時制御するスイッチ群の個数により、複数配線されることがある。
図5に示す制御回路34は、例えば、図1における通電回路ブロック32や非適用回路ブロック33などの、MTCMOS非適用回路ブロックに設けられることにより、当該半導体集積回路の起動後は常時、電源供給を受けて動作可能な回路である。制御回路34からの制御線35は、上部スイッチブロック2U、左側スイッチブロック2L、下部スイッチブロック2D、右側スイッチブロック2Rの順に配線され、制御信号が、この順で印加される。制御信号により、各スイッチブロック内のスイッチの導通と非導通が制御される。
図6に示す、本発明が非適用の外部SW配置構成は、格子状に設けられたグローバルな各実VSS配線5を、スイッチブロックSBを介して電源遮断対象の回路ブロック1に接続させている。
図5に示す環状レール線3は、格子状配置の実VSS配線5と、ロウ方向2箇所、カラム方向4箇所で接続されている。
一方、仮想環状レール線3Vは、電源遮断対象の回路ブロック1と、ロウ方向6箇所、カラム方向8箇所で接続されている。
これらの接続箇所は、スイッチブロック2U,2D,2R,2Lを移動、挿入、削除する際に全く変更する必要がない。
図7は、基準電圧VSS(例えば0[V])が印加される電圧線セグメント21と、仮想基準電圧VSSVで保持される仮想電圧線セグメント21V間のスイッチトランジスタの配置を模式的に示す、スイッチブロックの構成図である。
図7において、電圧線セグメント21に3本の分岐線21Bが設けられており、仮想電圧線セグメント21Vに3本の分岐線21VBが設けられている。分岐線21Bと分岐線21VBは交互に配置されている。1本の分岐線21Bと、隣接する1本の分岐線21VBとの間に4個のスイッチトランジスタSWTが並列に接続されている。このスイッチトランジスタ列は5段設けられ、全体で4×5=20個のスイッチトランジスタSWTがマトリクス配置されている。
4種類のスイッチブロック2U,2D,2R,2Lは同じサイズを有する。ここで、基準電圧VSS、仮想基準電圧VSSVおよび制御信号が入出力するブロック枠の辺(以下、接続辺という)、すなわち、図8(A)の辺LU1とLU2、図8(B)の辺LD1とLD2、図9(A)の辺LL1とLL2、ならびに、図9(B)の辺LR1とLR2は、同じ長さに設定されている。また、これらの接続辺における、電圧線セグメント21、仮想電圧線セグメント21V、第1スイッチ制御線35_1、第2スイッチ制御線35_2の各端辺は、どの接続辺でも同じ位置に規格化されている。
スイッチ配置領域の上方に重ねて電圧線セグメント21および仮想電圧線セグメント21Vを並行配置する場合、限られた多層配線構造の階層数では、第1および第2スイッチ制御線35_1,35_2を、スイッチ配置領域に配置することができない。よって、本例では、電源遮断対象の回路ブロック1に対する外寄りのスイッチ配置領域の外部に、第1および第2スイッチ制御線35_1,35_2を配置している。
これに対し、図8に示す上部スイッチブロック2Uと下部スイッチブロック2Dでは、スイッチセルの合計数は36個と図9の場合と同じであるが、X方向の配置数が12個、Y方向の配置数が3個となっている。
その理由は、スイッチセルはY方向のサイズがX方向に比べて大きいこと、ゲート電極の長手方向を図8と図9でY方向に揃える必要があることに対応して、同じサイズを有するスイッチブロック内に収容するスイッチ配置領域の縦横比を、図8と図9で入れ替わっているスイッチブロックの縦と横のサイズに適合させるためである。
これに対し、図8の場合、電圧線セグメント21と仮想電圧線セグメント21Vは、コンタクトをとるべき下層配線(分岐線21Bと21VB)全てに交差していはいない。よって、図8に示すように、上部スイッチブロック2Uおよび下部スイッチブロック2Dにおいては、電圧線セグメント21から分岐線21Bまでのアクセス経路に、電圧線セグメント21および分岐線21Bと直交するアクセス分岐線21Baを設ける必要がある。アクセス分岐線21Baは、電圧線セグメント21より下層で、分岐線21Bより上層の配線層から形成される。よって、電圧線セグメント21の分岐線がアクセス分岐線21Baであり、さらに、アクセス分岐線21Baから分岐線21Bが分岐する2段階分岐構造が採用されている。
同様に、仮想電圧線セグメント21Vから、これと直交するアクセス分岐線21VBaが分岐し、さらにアクセス分岐線21VBaから、これと直交する分岐線21VBが分岐することによって、2段階分岐構造が採用されている。
バッファ回路BUF1,BUF2は、不図示の実VDD線と電圧線セグメント21に接続されることにより、伝送途中で減衰した制御信号を電源電圧VDD振幅のパルス信号に波形整形する役目がある。このため、破線により示すバッファ回路の配置領域はスイッチ配置領域より外側に設けられている。
なお、この配線、ならびに、第1スイッチ制御線35_1および第2スイッチ制御線35_2は、図8および図9ではラインで示しているが、実際には、電圧線セグメント21等と同様な幅を有する配線層で形成されている。
第1スイッチ制御線35_1および第2スイッチ制御線35_2は、それぞれ、スイッチブロック内において、対応するバッファ回路BUF1,BUF2の入力側に設けられ、制御信号が入力される「第1制御線セグメント」と、出力側に設けられ、波形整形された制御信号が出力される「第2制御線セグメント」を有して構成されている。
図10に、多層配線構造における各階層の配線層の使用例を示す。ここでは、多層配線構造において、下層から順に積層された第1階層の配線層(第1配線層(1M))〜第7階層の配線層(第7配線層(7M))を利用して、各配線を形成している。
同様に、仮想環状レール線3Vのカラム方向の配線3VCを、第5配線層(5M)から形成している。仮想環状レール線3Vのロウ方向の配線3VRを、カラム方向の配線3VCの両端に接続された1階層上の第6配線層(6M)により形成している。
なお、実VSS配線5も第7配線層(7M)により形成されている。
図11に、1つのスイッチセルの概略的なレイアウト図を示す。なお、図11は、パターンの寸法等が実際のものと等しい訳ではなく、パターンの大まかな配置と接続関係を模式的に示すに過ぎない。
X軸に沿ってセル中心を通るゲート電極の連結部21Cが形成されている。連結部21Cのセル中心からの長さは、Y軸を境に同じ(対称)である。つまり、連結部21Cは2軸対称のパターンを有する。
連結部21Cから、その幅方向の一方側に同じ長さの4本のゲート電極21Aが延び、他方側に同じ長さの4本のゲート電極21Bが延びている。4本のゲート電極21Aは、X軸方向において等間隔に配置され、4本のゲート電極21Bは、同様にX軸方向において等間隔に配置され、全て同じ長さと太さを有するためY軸対称となっている。ゲート電極21Aと21Bは、連結部21Cからの分岐箇所が同じであるため、X軸対称となっている。連結部21C、ゲート電極21Aと21Bは、同じ導電材料を加工して一体として形成されている。
N型活性領域22Aと22Bは、それぞれ、ゲート電極部分で分断され、交互にソース(S)とドレイン(D)として機能する5つの領域から構成されている。
これにより、N型活性領域22Aの分離部分をチャネルとする第1単位トランジスタ(TR1)と、N型活性領域22Bの分離部分をチャネルとする第2単位トランジスタ(TR2)の、2軸対称性を有する基本構造が形成されている。
2本の電圧セル線23Aと23Bは、それぞれ、より上層の仮想電圧線セグメント21V(図7参照)によって、回路ブロック1内の内部電圧線11(図2参照)と、電気的に接続されるセル内部線である。つまり、図7との対応関係で言うと、図11の2本の電圧セル線23Aと23Bが、図7の1本の分岐線21VBに対応する。
N型活性領域22A上の2つのドレイン線28に、2ndコンタクト(2C)を介して電圧セル線23Aが接続されている。同様に、N型活性領域22B上の2つのドレイン線28に、2ndコンタクト(2C)を介して電圧セル線23Bが接続されている。
2本の電圧セル線23Aと23Bは、互いに平行で、かつ、X軸から等距離に配置されている。
2本の電源セル線24Aと24Bは、それぞれ、より上層の実VDD線(図7の電圧線セグメント21)と、電気的に接続されるセル内部線である。つまり、このため、2本の電源セル線24Aと24Bは、図7との対応関係で言うと、図11の2本の電源セル線24Aと24Bが、図7の1本の分岐線21Bに対応する。
2本の電源セル線24Aと24Bの夫々において、配線領域24dと第1裏打配線24m1は1stコンタクト(1C)により等間隔で短絡され、第1裏打配線24m1と第2裏打配線24m2は2ndコンタクト(2C)により等間隔で短絡されている。
電源セル線24Aを構成する第1裏打配線24m1は、N型活性領域22Aの2つのソース(S)側に延びる、2本のソース線24Sと一体に形成されている。同様に、電源セル線24Bを構成する第1裏打配線24m1は、N型活性領域22Bの2つのソース(S)側に延びる、2本のソース線24Sと一体に形成されている。
そして、各ソース(S)が、ソース線24Sと1stコンタクト(1C)を介して接続されている。
何れの場合でも、全体として、Y軸と平行なゲート電極21Aと21Bからなる4本のゲート電極が、それより上層の配線層で短絡されている。このゲート電極を短絡するセル内部配線を「制御セル線」と称する。
本例の制御セル線25は、第1配線層(1M)からなる第1制御セル線26と、第2配線層(2M)からなる第2制御セル線27を重ねて形成されている。連結部21C(または4つのコンタクトパッド部)と第1制御セル線26が1stコンタクト(1C)により接続され、第1制御セル線26と第2制御セル線27が2ndコンタクト(2C)により接続されている。
制御セル線25が、その幅方向と長さ方向の中心をセル中心に一致させて、X軸に沿って配置されている。
よって、制御セル線25は、2本の電圧セル線23Aと23B、2本の電源セル線24Aと24Bの夫々に対し並行配置されている。
図12に図解するスイッチセル20Pが、図11のスイッチセル20Nと異なる点は、全体がNウェルに形成され、Nウェルに形成されている第1単位トランジスタ(TR1)と第2単位トランジスタ(TR2)の活性領域が、P型のN型活性領域22APと22BPであることである。その他の構成は、図5と同じであるため、同一符号を付して、説明を省略する。
図13および図14を、図8および図9と比較すると、図8および図9の分岐線21Bに対応する電源セル線24ABが、分岐線21Bの2倍の密度で形成され、図8および図9の分岐線21Bに対応する電圧セル線23Aと23Bが、分岐線21VBの2倍の密度で形成されていることが分かる。ここで電源セル線24ABは、図11における電源セル線24Aと、Y方向に隣接する他のセルの電源セル線24Bと共有させたものである。
他の構成は共通するため、ここでの説明を省略する。
本実施形態で好ましいスイッチの配置配線方法(スイッチブロック設計手法)は、スイッチセル20Nのレイアウト対称性を利用し、以下の手順をとる。
第1ステップ:トランジスタを配置し、内部電圧線11とそれぞれが電気的に接続される2本の電圧セル線23A,23Bと、電源電圧VDD(スイッチセル20Pの場合)または基準電圧VSS(スイッチセル20Nの場合)が印加される第2電源線に対しそれぞれが電気的に接続される2本の電源セル線24A,24B(または、2本の共有された電源セル線24AB)と、スイッチ制御線29A〜29Cに対し電気的に接続される制御セル線25との各々を、セル中心を通るX軸およびY軸それぞれに対して軸対称に配置し、かつ、トランジスタに対し接続することにより、スイッチセル20Nあるいは20P(またはその両方)を形成する。
第2ステップ:形成されたスイッチセル20Nあるいは20P(またはその両方)を行列状に配置し、複数のスイッチ制御線29A〜29Cの各々に対し、所定のスイッチセル20Nあるいは20P(またはその両方)を接続してスイッチブロック20を形成する。
第3ステップ:スイッチブロック2の作成済みデータを、X軸またはY軸と平行なラインを軸としてミラー反転し、または、セル中心を軸として180度回転(180度反転)することにより、反転スイッチブロックを形成する。
第4ステップ:配置されたスイッチブロックおよび反転スイッチブロック間で複数のスイッチ制御線29A〜29Cおよび第2電源線を接続し、電圧セル線23A,23Bを回路ブロック1の内部電圧線11と接続する。
とくにトランジスタまで2軸対称配置されている図5の場合は、あるスイッチブロック2を、例えば図4のようにスイッチ制御線まで設計した段階で、ブロックごとミラー反転または180度回転しても、行列状のスイッチセル群において、図11に示す、各スイッチセル20Nの基本パターンに何ら変化はない。変化があるのは、ブロック内で対称配置されていない、第3配線層(3M)以上の配線層により形成された、スイッチ制御線29A〜29Cとその接続線である。
しかしながら、図11に示すような、5本のセル線、即ち電圧セル線23Aと23B、電源セル線24Aと24B、および、制御セル線25が2軸対称性を有するスイッチセルを用いると、前述した第1〜第5ステップの手順を有する方法によって、簡単にスイッチブロックの設計が可能になる。
同様にして、他の2辺においても、その1つの辺側に配置すべきスイッチブロック2を第1および第2ステップで設計後に、設計後のデータをミラー反転または180度回転することにより(第3ステップ)、他の1つの辺側に配置すべきスイッチブロック2のデータを容易に作成できる。
このようにして作成された4種類のスイッチブロック(2U,2D,2L,2R)は、それらのスイッチ制御線29A〜29Cそれぞれの、回路ブロック1までの距離が、4種類のスイッチブロックで同じであるため、第4ステップにおけるスイッチ制御線のブロック間接続が容易である。また、このことは、スイッチブロック間接続すべき他の配線についても言える。
5本のセル線の対称性に加え、図11や図12のように、トランジスタのパターンまで2軸対称であると、X軸とY軸で区画される第1〜第4象限のパターン(以下、4分割パターンという)は、その1つの4分割パターンを設計し、後は、設計後のパターンデータをコピーし、ミラー反転、あるいは、ミラー反転と180度回転を組み合わせながらペーストするだけで、残りの3つの4分割パターンが形成され、スイッチセルの設計が完結する。
よって、スイッチセルの設計が非常に容易である。また、4分割パターンを最初に設計する段階で、最大限のゲート幅が確保できるように高密度設計すると、無駄がないスイッチセルの設計ができる。
電源遮断対象の回路ブロック1の周囲に複数配置されるスイッチブロックが、電源電圧または基準電圧が印加される環状レール線の一部となる電圧線セグメントとスイッチを備える。このため、当該電圧線セグメントとスイッチ間の位置関係が固定された状態でスイッチブロックを移動、挿入、削除するだけで、あたかも、環状線レールに沿ってスイッチセグメントを自由に移動し、新たに挿入し、あるいは削除することが容易に行える。
図15では、太い矢印で示す側のインピーダンスが、細い矢印で示す側より低い。つまり、太い矢印の側には図1に示す入出力セル40が配置されているため、外部からの基準電圧が0[V]にほぼ近い値をとる。これに対し、細い矢印で示す側には常時動作する他の回路ブロック(例えば通電回路ブロック32)が配置されているため、実VDD線の電位が、時間平均をとると0[V]より高い状態となる。
具体的には、設計の後半での消費電力確定時での対応ができ、従来よりも使用するスイッチブロック数を削減できる。スイッチブロック数を減らして、スイッチトランジスタの総ゲート幅を削減すると、リーク電流が、その分減り、電力削減効果がある。また、入出力セル40側は動作している回路ブロックが存在しないため、放電による電源ノイズの影響が小さく、他の回路ブロックへの動作スピードへの悪影響を抑えることができる。
また、電源電圧や基準電圧が印加される環状線を、スイッチと重ねて配置できるため、面積削減効果も大きい。
Claims (3)
- ロー方向の配線およびカラム方向の配線を有する内部電源線を備える矩形の回路ブロックと、
前記回路ブロックの外側に前記内部ブロックを包囲して配置され、前記回路ブロックの内部電源線と電気的に接続される、ロー方向の配線およびカラム方向の配線を有する第2電源線と、
前記内部ブロックを包囲する前記第2電源線のさらに外側に前記内部ブロックを包囲して配置され、電源電圧または基準電圧が印加される、ロー方向の配線およびカラム方向の配線を有する第1電源線と、
前記第1電源線と前記第2電源線との電気的な接続と非接続を制御するスイッチと、
を有し、
前記内部電源線のカラム方向の配線を前記内部電源線のロー方向の配線が形成された層より1階層上に形成し、それら端部の交差箇所で接続され、
前記第2電源線のカラム方向の配線を前記第2電源線のロー方向の配線が形成された層より1階層上に形成し、それら端部の交差箇所で接続され、
前記第1電源線のカラム方向の配線を前記第1電源線のロー方向の配線が形成された層より1階層上に形成し、それら端部の交差箇所で接続され、
前記内部電源線のロー方向の配線は、前記第2電源線のカラム方向の配線が形成された層より1階層上に形成され、
前記第1の電源線のカラム方向の配線は、前記第2電源線のカラム方向の配線が形成された層と同じ層に形成され、
前記スイッチは、前記内部ブロックを囲むように前記内部ブロックの4辺ごとに、前記第1電源線および前記第2電源線の下層に配置されている、
半導体集積回路。 - 前記第1電源線および前記第2電源線の下層に、複数の前記スイッチが配置されている、
請求項1記載の半導体集積回路。 - 前記複数のスイッチの各々は、互いに独立してスイッチ制御が可能な複数の制御線の何れかに接続されている、
請求項2記載の半導体集積回路。
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