JP5038654B2

JP5038654B2 - 半導体装置

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Publication number: JP5038654B2
Application number: JP2006157313A
Authority: JP
Inventors: 健文平賀
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-06-06
Filing date: 2006-06-06
Publication date: 2012-10-03
Anticipated expiration: 2026-06-06
Also published as: US7818598B2; US20070283310A1; JP2007329170A

Description

本発明は半導体装置に関する。

半導体装置は様々な用途に用いられ、近年では、電池から電力を供給されて動作する機器内で用いられることも少なくない。電池を電力源とする装置に用いられる半導体装置は、とりわけ、消費電力が小さいことが求められる。
半導体装置の消費電力を抑制するための技術が、特許文献１に記載されている。さらに、本願出願時には公知ではないが、本願の出願人による特願２００５−２８００５３にも、低消費電力の半導体装置が開示されている。
これらの技術は、半導体装置内の回路のうち、動作していない回路への電源供給を停止することにより、半導体装置の消費電力の低減を図っている。

特開２００４−１８６６６６号公報

本発明者は、上記従来の技術には以下の課題があることを見出だした。
図１を参照して、半導体装置１００内の回路領域２は、所定の期間、動作を停止することが可能な領域である。回路領域２の動作を停止することができる期間になると、半導体装置１００内の電源制御回路（図示せず）が、スイッチＳＷ１に制御信号ＳＬＰを送り、電源配線ＶＤＤから回路領域２への電源供給を停止する。これにより、回路領域２内のトランジスタ（不図示）によるリーク電流等が発生せず、半導体装置の消費電力を低減することができる。
しかし、回路領域２への電源供給が停止している間も、回路領域２を挟むゲートＧ１からゲートＧ２への信号Ｓの伝達が必要な場合がある。
このとき、ゲートＧ１からゲートＧ２への信号Ｓの中継に用いるリピータ回路（中継回路）３０を回路領域２内に配置すると、スイッチＳＷ１がオフの期間は、このリピータ回路３０が動作しなくなってしまう。そのため、回路領域２への電源供給が停止している期間は、回路領域２を挟んで配置されたゲートＧ１とＧ２間での信号Ｓの伝達ができなくなる。

この問題を回避するために、図２に示すように、回路領域２を迂回してリピータ回路３０を配置すると、配線を遠回りさせなければならず、信号の遅延が発生し、タイミングの調整が煩雑となる。

本発明の半導体装置は、スイッチによりグローバル配線からの電源供給がオン・オフされるセル配置領域内にリピータ回路が配置される。そして、そのリピータ回路への電源を、当該スイッチを介さずに、グローバル電源配線から供給する。
これにより、スイッチのオンオフにより、セル配置領域への電源供給をオンオフすることを可能としつつ、このスイッチがオフの状態においても、セル配置領域内に配置されたリピータ回路が、電源供給を受け、かつ動作することができる。
そして、このリピータ回路を用いることにより、セル配置領域への電源供給がオンのとき、及び、オフのときのいずれの状態においても、セル配置領域を横断した信号伝達を行なうことができる。

例えば、本発明に係る半導体装置は、
半導体基板に設けられ、ローカル電源配線から電源が供給される複数の基本セルを備えるセル配置領域と、
前記ローカル電源配線に電源を供給するグローバル電源配線と、
一端が前記グローバル電源配線に電気的に接続され、他端が前記ローカル電源配線に電気的に接続され、前記グローバル電源配線から前記ローカル電源配線への電源の供給をオンオフするスイッチを含むスイッチセルと、
前記セル配置領域内に配置され、前記スイッチを介することなく前記グローバル電源配線から電力を供給されるリピータ回路と、
を有することを特徴とする半導体装置である。

本発明によると、信号配線を迂回させなければならない事態を回避することができる。

［第１の実施形態］
以下に、図面を参照して本発明を実施するための第1の実施の形態について説明する。以下の実施形態において、本発明を適用する半導体デバイスがゲートアレイやセルベースＩＣで構成されている場合を想定して説明を行う。なお、本発明を適用する半導体デバイスに制限は無く、上記の想定はあくまでも例示に過ぎない。また、本実施形態で説明する半導体回路は、リーク電流の増加を抑えることが求められえるデバイスに適用可能である。このようなデバイスは、一般的に待機状態（動作していない部分の電源供給を一時的に停止した状態）と、通常状態（通常動作を実施している状態）との二つの動作状態に対応している。

したがって、以下の実施形態では、特定の領域への電源供給を停止することで通常状態から待機状態に移行する半導体回路を例示して本発明の説明を行う。なお、この構成は、本発明を適用する半導体回路の構成を限定するものではなく、例えば、以下に述べるマクロ領域１の全体の電源制御を実行するような場合や、機能セル単位で電源制御を実行するような場合であっても、本発明を適用することが可能である。

図３は、本発明の第１の実施形態の半導体回路の構成を例示する平面図である。本実施形態の半導体回路は、半導体基板に形成される複数の基本セル３がアレイ状に配置されて構成されている。この基本セル３には、論理ゲート（トランジスタ回路）が複数個搭載されている。この論理ゲートに配線を施すことにより、インバータやNANDゲートなどの所定の機能を発揮する機能セル８となる。この機能セル８を、複数個、組み合わせることにより、より複雑な機能を有するマクロ領域１となる。

マクロ領域１は、その領域の範囲内に、所定の条件に対応して電源の供給が停止されるセル配置領域（以下、電源制御領域２と称する）を備えている。電源制御領域２は、半導体基板に形成される複数のスイッチセル７を備えて構成されている。なお、スイッチセル７の構成に関する詳細は、後述するものとする。また、通常状態において、マクロ領域１には、上述の機能セル８を動作させるための電力が供給されている。

図３に示されているように、本実施形態の半導体回路には、上述の半導体基板の上層（以下、第１配線層と称する。）に第１ローカル電源配線４と、第１ローカルグランド配線５と、第２ローカル電源配線６とが備えられている。第１ローカル電源配線４は、電源電圧ＶＤＤを供給するメタル配線である。第１ローカルグランド配線５は、接地電位ＧＮＤを供給するメタル配線である。第２ローカル電源配線６は、電源制御領域２に電源電圧ＶＤＤを供給するメタル配線であり、第1ローカル電源配線４とは電気的に絶縁されている。なお、本実施形態において、第１ローカル電源配線４、第１ローカルグランド配線５および第２ローカル電源配線６が全て同一の層（上述の第１配線層）に形成されている場合に対応して説明を行なう。

以下に、電源制御領域２への電力の供給に関して説明を行なう。図４は、電源制御領域２への電力供給に関連する配線の構成、電源制御領域２に備えられたスイッチセル７の構成、および、そのスイッチセル７に作用する各配線の構成を平面的に示している。上述したように、スイッチセル７は基板に形成され、第１ローカルグランド配線５と、第２ローカル電源配線６とは第１配線層に形成されている。また、グローバル電源配線１１とグローバルグランド配線１２とは、第１配線層とは異なる層（以下、電源配線層と呼ぶ。）に形成されている。

図３および図４に示されているように、スイッチセル７には、スイッチトランジスタ１３とリピータ回路３０が備えられている。尚、リピータ回路３０は全てのスイッチセル７内に設けられている必要はない。中継すべき信号の数によっては、セル７１のように、リピータ回路を備えていないスイッチセルが配置される場合もある。
スイッチトランジスタ１３およびリピータ回路３０とグローバル電源配線１１との間には第１ビアコンタクト１４が備えられている。本実施形態のグローバル電源配線１１とグローバルグランド配線１２とは、予め定められた間隔で概ね平行に配置されている。そして、第１ローカルグランド配線５と第２ローカル電源配線６は、予め定められた間隔で、かつ、そのグローバル電源配線１１（またはグローバルグランド配線１２）に概ね直角な方向に配置されている。また、第１ローカルグランド配線５とグローバルグランド配線１２との間には第２ビアコンタクト１５が備えられている。

グローバル電源配線１１から供給される電源電圧ＶＤＤは、第１ビアコンタクト１４を介してスイッチトランジスタ１３の電源端子に印加されている。この構成により、スイッチトランジスタ１３が活性化されているときには、グローバル電源配線１１から供給される電源電圧ＶＤＤは、スイッチトランジスタ１３を介して第２ローカル電源配線６に提供されることとなる。
そして、スイッチトランジスタ１３が非活性化されているときには、グローバル電源配線１１から第2ローカル電源配線６への電源供給が停止され、電源制御領域２への電源供給が停止される。
ここで、リピータ回路３０は、スイッチトランジスタ１３を介さずに、グローバル電源配線１１から電源供給を受けることができるように接続されている。そのため、スイッチトランジスタ１３が非活性化されている場合であっても、リピータ回路３０は動作することができ、電源制御領域２を横断して伝達される電気信号の中継を行なうことができる。

図５は、本実施形態における半導体回路の構成を例示する回路図である。図５の回路図は、スイッチセル７と機能セル８との接続を等価的に示している。以下の実施形態では、リピータ回路３０および機能セル８がインバータ、また、スイッチトランジスタ１３がＰチャネルＭＯＳトランジスタである場合を例示して説明を行う。
図５を参照すると、スイッチトランジスタ１３のゲートには制御信号ＳＬＰが入力されている。スイッチトランジスタ１３のソース端は、第１ノードＮ１を介してグローバル電源配線１１に接続され、ドレイン端は第２ノードＮ２を介して第２ローカル電源配線６に接続されている。また、スイッチトランジスタ１３のバックゲートは、そのソース端子に短絡されている。
リピータ回路３０はPMOSトランジスタ３０ａとＮＭＯＳトランジスタ３０ｂで構成されるインバータである。ＰＭＯＳトランジスタ３０ａのソース端がグローバル電源配線１１に接続しており、ＮＭＯＳトランジスタ３０ｂのソース端が第１ローカルグランド配線５に接続している。トランジスタ３０ａと３０ｂのゲート端子は、互いに短絡しており、電源制御領域２を横断して伝達される電気信号の入力ＩＮ２を受け取る。トランジスタ３０ａと３０ｂのドレイン端子は、互いに短絡しており、電源制御領域２を横断して伝達される電気信号の出力ＯＵＴ２を出力する。このようにして、リピータ回路３０は、電源制御領域２を横断する信号を中継する。

機能セル８は、バックゲートが電源端に短絡されたＰチャネルＭＯＳトランジスタと、バックゲートが接地端に短絡されたNチャネルＭＯＳトランジスタとを備えている。スイッチトランジスタ１３を有するスイッチセル７と機能セル８とは、トランジスタを有するウェルが電気的に絶縁されている。したがって、スイッチトランジスタ１３のバックゲート電圧と、機能セル８を構成するトランジスタのバックゲート電圧とを、異なる電圧にすることが可能である。
電源制御領域２を動作状態にする場合に、スイッチトランジスタ１３は、上述の制御信号ＳＬＰに応答してグローバル電源配線１１から供給される電源電圧ＶＤＤを第２ローカル電源配線６に提供する。すなわち、機能セル８は、スイッチトランジスタ１３、第２ローカル電源配線６を介して、グローバル電源配線１１から電源の供給を受けて動作することができるようになる。
このとき、スイッチトランジスタ１３には、同じ半導体基板上に設けられた電源制御回路（図示せず）から送信される制御信号ＳＬＰとしてＬｏｗレベルの信号が供給される。電源制御領域２を待機状態にする場合に、スイッチトランジスタ１３には制御信号ＳＬＰとしてＨｉｇｈレベルの信号が供給される。

図６は、本実施形態の半導体装置の立体模式図である。図６を参照すると、スイッチトランジスタ１３およびリピータ回路３０とを有するスイッチセル７が半導体基板に備えられ、第１ローカルグランド配線５と第２ローカル電源配線６とを有する第１配線層が、その基板の上層に備えられている。その第１配線層の上層には、グローバル電源配線１１とグローバルグランド配線１２とを有する電源配線層が備えられている。グローバル電源配線１１とスイッチトランジスタ１３の電源端とは、第１ビアコンタクト１４を介して接続されている。同様に、グローバル電源配線１１とリピータ回路３０の電源端とは、第1ビアコンタクト１４を介して接続されている。また、グローバルグランド配線１２は第２ビアコンタクト１５を介して第１ローカルグランド配線５に接続されている。
図６に示されているように、第１ビアコンタクト１４は、半導体装置の基板面を水平にしたときに、鉛直方向に延伸するように形成されている。
また、スイッチセル７は、半導体装置の基板面を水平にしたときに、グローバル電源配線１１の下方領域に配置されている。すなわち、平面視したときに、スイッチセル７とグローバル電源配線１１とは重ってみえる。グローバル電源配線１１、第１ビアコンタクト１４、スイッチトランジスタ１３および第２ローカル電源配線６の位置関係において、このようにスイッチセル７を配置することで、グローバル電源配線１１から供給される電源電圧ＶＤＤが第２ローカル電源配線６に到達するまでの経路を最適化することが可能になる。

図７および図８は、本実施形態のスイッチセル７の立体模式図である。図７を参照すると、スイッチセル７のスイッチトランジスタ１３の電源端はメタル配線１６を介して第１ビアコンタクト１４に接続されている。図８は図７に示す模式図から第１ビアコンタクト１４に対応する部分を省略した図である。図８を参照すると、第１ローカルグランド配線５と第２ローカル電源配線６とメタル配線１６とは、第１配線層に備えられている。メタル配線１６は、図５の第１ノードＮ１に対応している。

図９は、本実施形態のスイッチセル７と機能セル８の構成を例示するレイアウト図である。
スイッチセル７は第１ウェル２１１、２１２、および、メタル配線１６を備えて構成されている。上述のように、メタル配線１６は、ビア１４を介してグローバル電源配線１１と接続している。
スイッチトランジスタ１３を構成するＰＭＯＳトランジスタは、ウェル２１１に形成されており、拡散層DＰ１３からなるソース・ドレイン、および、ゲート電極G１３を有する。このＰＭＯＳトランジスタのソース端子１６１はメタル配線１６と接続しており、ドレイン端子１６２は第２ローカル電源配線６と接続している。
リピータ回路３０を構成するＰＭＯＳトランジスタはウェル２１２に形成されており、拡散層ＤＰ３０からなるソース・ドレイン、および、ゲート電極Ｇ３０を有する。リピータ回路３０を構成するＮＭＯＳトランジスタは、拡散層ＤＮ３０からなるソース・ドレイン、および、ＰＭＯＳトランジスタと共有するゲート電極Ｇ３０を有する。ＰＭＯＳトランジスタのソース端子１６３はメタル配線１６に接続し、ＮＭＯＳトランジスタのソース端子１６５は第１ローカルグランド端子５に接続している。ＰＭＯＳトランジスタのドレイン端子とＮＭＯＳトランジスタのドレイン端子は、配線１６４により短絡している。電源制御領域２を横断して伝達される電気信号の入力ＩＮ２がゲート電極Ｇ３０に入力し、出力ＯＵＴ２が配線１６４より出力される。
機能セル８は第２ウェル２２を備えて構成されている。第１ウェル２１１、２１２、および第２ウェル２２とはそれぞれ電気的に絶縁されている。図９には、機能セル８がインバータを構成する例を示した。このインバータは、拡散層ＤＰ８をソース・ドレインとするＰＭＯＳトランジスタ８ａと、拡散層ＤＮ８をソース・ドレインとするＮＭＯＳトランジスタ８ｂとから構成される。ＰＭＯＳトランジスタ８ａのソース端子１６６は第２ローカル電源配線６に接続し、ＮＭＯＳトランジスタ８ｂのソース端子１６８は第１ローカルグランド配線５に接続する。トランジスタ８ａと８ｂのドレイン端子は配線１６７で短絡しており、両トランジスタはゲート電極Ｇ８を共有する。

電源制御領域２にスイッチセル７を配置する場合に、そのスイッチセル７の配置箇所は電源制御領域２の構成とグローバル電源配線１１の構成とによって決定する。複数のスイッチセル７を電源制御領域２に配置する場合に、一つのスイッチセル７には、一つのグローバル電源配線１１に対応する。一つのグローバル電源配線１１に接続されるスイッチセル７が複数あるときでも、各々のスイッチセル７には、一つのグローバル電源配線１１から電源電圧ＶＤＤが供給されている。

上述してきたように、電源配線層には複数のグローバル電源配線１１が備えられている。各々のグローバル電源配線１１に流れる最大電流量は、予め決められている。そのため、各々のグローバル電源配線１１から供給される電流を受けるスイッチセル７のサイズを、その最大電流量に応じて構成することで、電源制御領域２の構成に依存することなく、電源制御領域２の電源制御を実行することが可能となる。つまり、スイッチセル７が有するスイッチトランジスタ１３を、グローバル電源配線１１の最大電流量に対応するゲート長（Ｌ）／ゲート幅（Ｗ）を有するトランジスタで構成することで、スイッチセル７のサイズを固定的にすることが可能となる。また、複数のスイッチセル７を電源制御領域２に配置し、スイッチセルのオンするタイミングを別々にすることで、電源供給時に生じる突入電流の増加を抑制することが可能となる。

スイッチセル７を配置する場合に、グローバル電源配線１１の鉛直下方領域に配置することで、グローバル電源配線１１からスイッチセル７を介して第２電源配線６に至る電流経路を固定的にすることができる。スイッチセル７のサイズを大きくすることで、配置する数を減少させることも可能である。したがって、レイアウト面積の削減を優先する場合には、サイズの大きいスイッチセル７を適用し、突入電流の抑制を優先する場合には、配置するスイッチセル７の数を増やし、各々のスイッチのオンするタイミングを調整することで、汎用性の高い回路を構成することができる。

[第２の実施の形態]
図１０に、本発明の第2の実施の形態を示す。第２の実施の形態が第１の実施の形態と異なる点は、リピータ回路３０がスイッチセル７内ではなく、スイッチセル７に隣接するセル７２内に設けられている点である。
この実施の形態において、セル７２内のリピータ回路３０の電源端３０１は、スイッチトランジスタ１３を介することなく、メタル配線１６および第1ビアコンタクト１４を介して、グローバル電源配線１１に電気的に接続されている。そのため、スイッチトランジスタ１３が非活性化されている場合でも、リピータ回路３０はグローバル電源配線１１から電源供給を受け、動作することができる。

本発明の従来技術を説明するための図である。本発明の従来技術を説明するための図である。本発明の第1の実施の形態の平面図である。本発明の第1の実施の形態の平面図である。本発明の第1の実施の形態の等価回路である。本発明の第1の実施の形態の立体模式図である。本発明の第1の実施の形態のスイッチセルとビアコンタクトの立体模式図である。本発明の第1の実施の形態のスイッチセルの立体模式図である。本発明の第1の実施の形態のスイッチセルと機能セルのレイアウト図である。本発明の第2の実施の形態の平面図である。

符号の説明

２源制御領域
３基本セル
４，６ローカル電源配線
５ローカルグランド配線
７リピータ回路付スイッチセル
７１リピータ回路無スイッチセル
７２リピータ回路セル
８機能セル
１１グローバル電源配線
１２グローバルグランド配線
１３スイッチトランジスタ
１４グローバル電源配線とローカル電源配線を接続するビアコンタクト
１５グローバルグランド配線とローカルグランド配線を接続するビアコンタクト
１６ビアコンタクトとセルを接続するメタル配線

Claims

半導体基板に設けられ、ローカル電源配線から電源が供給される複数の基本セルを備えるセル配置領域と、
前記ローカル電源配線に電源を供給するグローバル電源配線と、
一端が前記グローバル電源配線に電気的に接続され、他端が前記ローカル電源配線に電気的に接続され、前記グローバル電源配線から前記ローカル電源配線への電源の供給をオンオフするスイッチを含むスイッチセルと、
前記セル配置領域内に配置され、前記スイッチを介することなく前記グローバル電源配線から電源を供給されるリピータ回路と、を有し、
前記リピータ回路は前記スイッチセル内に設けられていることを特徴とする半導体装置。
前記グローバル電源配線と前記スイッチの前記一端とを接続するビアコンタクトを有すること、
を特徴とする請求項１に記載の半導体装置。
平面視して、前記ビアコンタクトと前記スイッチセルが重なっていることを特徴とする請求項２に記載の半導体装置。
平面視して、前記グローバル電源配線の少なくとも一部が前記セル配置領域と重なっていることを特徴とする請求項１に記載の半導体装置。
平面視して、前記スイッチの少なくとも一部が、前記グローバル電源配線に重なっていることを特徴とする請求項１に記載の半導体装置。
前記スイッチセルが前記セル配置領域内に配置されていることを特徴とする請求項１に記載の半導体装置。
複数の前記スイッチセルが前記セル配置領域内に配置され、該複数のスイッチセル内の各々に含まれる前記スイッチが、異なるタイミングでオンオフされることを特徴とする請求項６に記載の半導体装置。
前記複数のスイッチセルの内、少なくとも一つのスイッチセルが前記リピータ回路を含まないこと、
を特徴とする請求項７に記載の半導体装置。
前記スイッチセル内のスイッチをオンオフするための制御信号を送信する電源制御回路が前記半導体基板内に設けられていること、
を特徴とする請求項１に記載の半導体装置。
前記リピータ回路の少なくとも一部が、平面視して、前記グローバル電源配線と重なっていることを特徴とする請求項１に記載の半導体装置。