JP2010010419A

JP2010010419A - 半導体装置

Info

Publication number: JP2010010419A
Application number: JP2008168402A
Authority: JP
Inventors: Yasuyuki Morishita; 泰之森下
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2008-06-27
Filing date: 2008-06-27
Publication date: 2010-01-14
Also published as: US20090323236A1

Abstract

【課題】従来の半導体装置では、静電破壊耐性の向上又は面積効率の向上に大きな制約が課される問題があった。
【解決手段】本発明にかかる半導体装置の一態様は、入出力パッドＰＡＤに接続される信号配線にアノードが接続され、電源配線ＶＤＤにカソードが接続される第１の保護ダイオードＤＰと、電源配線ＶＤＤと電源配線ＧＮＤとの間に接続されるパワークランプ回路１０とを有する半導体装置であって、一組の入出力パッドＰＡＤと第１の保護ダイオードＤＰとが形成されるスロットと、パワークランプ回路１０が形成されるパワークランプ回路形成領域と、を有し、パワークランプ回路形成領域は、一辺が複数のスロットに隣接し、スロットよりも大きな幅Ｗ２を有する。
【選択図】図３

Description

本発明は半導体装置に関し、特に静電破壊保護素子を含む半導体装置に関する。

半導体装置の内部に形成されるトランジスタは、外部から静電気が印加されると破壊に至るおそれがある。このような故障モードを静電破壊と称す。半導体装置では、入出力パッド付近に静電破壊保護回路を設け、静電破壊に対する耐性を向上させることが行われる。静電破壊保護回路は、静電気によりサージ電流が印加された場合に、入出力パッド付近で外部に排出することでサージ電流が内部回路に達することを防止し、内部回路に異常電圧が印加されることを防ぐ。近年のトランジスタは、微細化が進み、静電破壊に対する耐性が低くなる傾向がある。そのため、半導体装置の破壊を防ぐ静電破壊保護回路の性能は非常に重要になる。

特許文献１に静電破壊保護回路の一例が開示されている。特許文献１に記載の半導体装置１００のブロック図を図６に示す。図６に示すように、半導体装置１００は、入出力回路１０１〜１０３、トリガ回路１０４、抵抗Ｒ１〜Ｒｎを有する。

入出力回路１０１は、ＥＳＤ保護回路１１１、入出力パッド１１２、ＮＭＯＳトランジスタ１２３、ＰＭＯＳトランジスタ１２４、保護ダイオード１２５、１２６を有する。なお、入出力回路１０２、１０３の構成は、入出力回路１０１と同じであるため説明を省略する。ＥＳＤ保護回路１１１は、ＮＭＯＳトランジスタ１２１、バッファ１２２を有する。また、トリガ回路１０４は抵抗素子１３３及びコンデンサ１３４から構成される検出回路１３２及びバッファ１３１を有する。

半導体装置１００は、保護ダイオード１２５、１２６及びＥＳＤ保護回路１１１によりＮＭＯＳトランジスタ１２３、ＰＭＯＳトランジスタ１２４及び内部回路を保護する。入出力パッド１１２から印加される静電気がプラスサージ電流である場合、トリガ回路１０４によりＥＳＤバスの電圧上昇を検知してトリガ信号を生成する。トリガ信号はトリガバスを伝達してＥＳＤ保護回路１１１のＮＭＯＳトランジスタ１２１を導通状態とする。これにより、プラスサージ電流は、保護ダイオード１２６及びＥＳＤ保護回路１１１を経由して接地配線ＶＳＳに排出される。また、入出力パッド１１２から印加される静電気がマイナスサージ電流である場合、マイナスサージ電流は保護ダイオード１２５を介して接地配線ＶＳＳに排出される。

半導体装置１００では、各入出力パッドの近傍にＥＳＤ保護回路１１１をそれぞれ設けることで、静電気が印加された入出力パッド１１２からＥＳＤ保護回路１１１までの配線距離を短くする。これにより、サージ電流は長い排出経路を通すことなく接地配線ＶＳＳに排出されるため、排出経路中のＥＳＤバスの配線抵抗（図中のＲ１〜Ｒｎ）を小さくすることができる。つまり、半導体装置１００では、サージ電流の排出経路において発生する損失を小さくすることで、効率の高い排出経路を実現する。
米国特許６，３８５，０２１号公報

しかしながら、近年、半導体素子の微細化が進み入出力パッド間の間隔が狭くなる傾向がある。このように、狭いパッド間ピッチを有する半導体装置において、入出力パッド毎にＥＳＤ保護回路を設けた場合、ＥＳＤ保護回路を小さくする、又は、ＥＳＤ保護回路を細長く（例えば奥行き方向に細長くする）する必要が生じる。ＥＳＤ保護回路を小さくした場合、ＮＭＯＳトランジスタ１２１のトランジスタサイズが小さくなり、サージ電流の排出能力が低下する問題がある。また、ＥＳＤ保護回路を細長く形成した場合、半導体チップの面積が低下する問題がある。このようなことから、特許文献１に記載の半導体装置では、静電破壊耐性の向上又は面積効率の向上に大きな制約が課される問題がある。

本発明にかかる半導体装置の一態様は、入出力パッドに接続される信号配線にアノードが接続され、電源配線にカソードが接続される第１の保護ダイオードと、前記電源配線と接地配線との間に接続されるパワークランプ回路とを有する半導体装置であって、一組の前記入出力パッドと前記第１の保護ダイオードとが形成されるスロットと、前記パワークランプ回路が形成されるパワークランプ回路形成領域と、を有し、前記パワークランプ回路形成領域は、一辺が複数の前記スロットに隣接し、前記スロットよりも大きな幅を有する。

本発明にかかる半導体装置によれば、パワークランプ回路形成領域が複数のスロットに対して隣接する。このようなパワークランプ回路形成領域をこのような配置とすることで、入出力パッドの間隔に依存することなく、パワークランプ回路形成領域の大きさを大きく確保することができる。つまり、本発明にかかる半導体装置は、大きな電流排出能力を有するパワークランプ回路がいずれのスロットに対しても近接する保護回路を形成することができる。

本発明にかかる半導体装置によれば、入出力パッドの間隔に依存することなく高いサージ電流排出能力を有する保護回路を実現することができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかる半導体装置の回路図を示す。図１に示す回路図は、半導体装置１の入出力回路配置領域の回路図であって、内部回路の回路図は省略したものである。半導体装置１は、スロット１〜スロットｎ、パワークランプ回路１０、トリガ回路２０、第１の電源配線（例えば電源配線ＶＤＤ）、第２の電源配線（例えば、接地配線ＶＳＳ）を有する。

スロット１〜ｎは、入出力パッドＰＡＤ、第１の保護ダイオードＤＰ、第２の保護ダイオードＤＮを有する。入出力パッドＰＡＤは、半導体装置１の外部接続端子である。そして、入出力パッドＰＡＤには、内部回路に接続される信号配線が接続され、信号配線は内部回路に接続される。

第１のダイオードＤＰは、信号配線にアノードが接続され、電源配線ＶＤＤにカソードが接続される。第２のダイオードＤＮは、信号配線にカソードが接続され、接地配線ＧＮＤにアノードが接続される。

パワークランプ回路１０は、パワークランプトランジスタＣＴｒを有する。図１においては、パワークランプ回路１０が複数のパワークランプトランジスタＣＴｒを有する図としたが、本実施の形態では、パワークランプトランジスタＣＴｒは一つのトランジスタとして形成される。パワークランプトランジスタＣＴｒは、例えばＮＭＯＳトランジスタである。パワークランプトランジスタＣＴｒは、ソースが接地配線ＧＮＤに接続され、ドレインが電源配線ＶＤＤに接続される。なお、本実施の形態では、パワークランプトランジスタＣＴｒに接続される接地配線ＧＮＤと第２の保護ダイオードＤＮに接続される接地配線ＧＮＤとは、一つの接地配線として形成されるものとする。

トリガ回路２０は、接地配線ＧＮＤと電源配線ＶＤＤとに接続され、パワークランプ回路１０の動作状態を制御する。例えば、電源配線ＶＤＤに静電気によるパルスが発生した場合にトリガ回路２０は、トリガ信号Ｓ１をハイレベルとし、パワークランプトランジスタＣＴｒを導通状態とする。

トリガ回路２０は、抵抗素子Ｒ、コンデンサＣ、インバータＩＮＶ１〜ＩＮＶ３を有する。抵抗素子Ｒの一方の端子は電源配線ＶＤＤに接続され、他方の端子はコンデンサＣの一方の端子に接続される。コンデンサＣの他方の端子は、接地配線ＧＮＤに接続される。そして、抵抗素子ＲとコンデンサＣとが互いに接続されるノードはインバータＩＮＶ１の入力端子に接続される。インバータＩＮＶ１〜ＩＮＶ３は、直列に接続される。インバータＩＮＶ１〜ＩＮＶ３は、電源配線ＶＤＤと接地配線ＧＮＤとから動作電源を得て、入力端子に入力された論理レベルを反転させた信号を出力する。そして、最終段となるインバータＩＮＶ３の出力は、トリガ信号Ｓ１となる。トリガ信号Ｓ１は、パワークランプトランジスタＣＴｒの制御端子（例えば、ゲート）に入力される。

ここで、本実施の形態にかかる半導体装置１における保護動作について説明する。半導体装置１の入出力回路領域の回路の概念図を図２に示す。図２に示すように、電源配線ＶＤＤには配線の寄生抵抗Ｒｖｄｄが存在する。また、接地配線ＧＮＤには配線の寄生抵抗Ｒｇｎｄが存在する。そして、パワークランプ回路１０及びトリガ回路１０は、電源配線ＶＤＤと接地配線ＧＮＤとに接続される。

このような回路において入出力パッドＰＡＤに静電気が印加されると、プラスサージ電流又はマイナスサージ電流が発生する。プラスサージ電流が発生した場合、トリガ回路２０がトリガ信号Ｓ１をハイレベルとし、パワークランプ回路１０が導通状態となる。そのため、プラスサージ電流は、第１の保護ダイオードＤＰ、寄生抵抗Ｒｖｄｄ及びパワークランプ回路１０を介して接地配線ＧＮＤに排出される。このとき、寄生抵抗Ｒｖｄｄによりプラスサージ電流の排出経路に損失が生じる。一方、マイナスサージ電流が発生した場合、マイナスサージ電流は、第２の保護ダイオードＤＮを介して接地配線ＧＮＤに排出される。

次に、図１に示す回路に対応するパワークランプトランジスタＣＴｒ及びダイオードのレイアウトの一例を図３に示す。図３に示す例では、トリガ回路２０に関する素子のレイアウトについては図面を簡略化するために不図示としたが、トリガ回路２０はパワークランプ回路１０と同じ領域に形成しても良く、別の領域に形成しても良い。

図３に示すように半導体装置１では、スロットのそれぞれが入出力パッドＰＡＤ、第１の保護ダイオードＤＰ及び第２の保護ダイオードＤＮを有する。第１の保護ダイオードＤＰは、アノードとなるＰ＋拡散領域（Ｐ型の半導体領域）の周囲をカソードとなるＮ＋拡散領域（Ｎ型の半導体領域）が囲む形状を有する。また、第２の保護ダイオードＤＮは、カソードとなるＮ＋拡散領域の周囲をアノードとなるＰ＋拡散領域が囲む形状を有する。そして、第１の保護ダイオードＤＰは、第２の保護ダイオードＤＮ及び入出力パッドＰＡＤよりもパワークランプトランジスタＣＴｒが形成されるパワークランプ回路形成領域に近い位置に配置される。

また、各スロットは一列に配列される。そして、隣接するスロットの保護ダイオードは、間には素子分離領域を介して隣接する用に形成される。以下の説明では、スロットの幅をＷ１と称す。

パワークランプトランジスタＣＴｒは、Ｐ＋拡散領域で形成されるガードリング領域ＧＲに囲まれたパワークランプ回路形成領域内に形成される。パワークランプトランジスタＣＴｒは、Ｎ＋型半導体で形成されるソース・ドレイン領域Ｓ／Ｄとゲート電極Ｇを有する。ゲート電極Ｇは分割して形成されるが、複数のゲート電極Ｇはトリガ回路２０に接続される配線（不図示）により接続され、一つのゲート電極として機能する。

パワークランプ回路形成領域は、一辺に複数のスロットが隣接するように形成される。そのため、パワークランプ回路形成領域の幅は、スロットの幅Ｗ１よりも大きなＷ２となる。本実施の形態では、一つのパワークランプ回路形成領域にｎ個のスロットが隣接するため、Ｗ２＝ｎ×Ｗ１となる。

次いで、図３に示す素子のレイアウトに対応した電源配線ＶＤＤ及び接地配線ＧＮＤのレイアウトの例を図４に示す。第２の保護ダイオードＤＮに接続される接地配線ＧＮＤは、第２の保護ダイオードＤＮを覆うように形成される。第１の保護ダイオードＤＰに接続される電源配線ＶＤＤは、第１の保護ダイオードＤＰを覆うように形成される。そして、図４では、パワークランプトランジスタＣＴｒの下側に第１の保護ダイオードＤＰに接続される電源配線ＶＤＤが配置され、上側にパワークランプトランジスタＣＴｒのソースに接続される接地配線ＧＮＤが配置される。そして、電源配線ＶＤＤはパワークランプトランジスタＣＴｒのドレインに接続される櫛状配線部分を有する。また、接地配線ＧＮＤは、パワークランプトランジスタＣＴｒのソースに接続される櫛状配線部分を有する。

なお、入出力パッドＰＡＤと内部回路とを接続する信号配線は、図４に示す電源配線ＶＤＤ及び接地配線ＧＮＤと干渉しないように配置される。また、図４において示す２本の接地配線ＧＮＤは、図４に示す以外の領域において接続されるものとする。

上記説明より、本実施の形態にかかる半導体装置１は、複数のスロットに隣接する辺を有するパワークランプ回路形成領域にパワークランプトランジスタＣＴｒを形成する。そして、複数のスロット間で一つのパワークランプトランジスタＣＴｒを共用する。つまり、スロットの間隔（又は入出力パッドＰＡＤの間隔）に制限されることなく高いサージ電流排出能力を有するパワークランプトランジスタＣＴｒを形成することができる。また、パワークランプトランジスタＣＴｒは、いずれのスロットに対しても同じように接続されるため、入出力パッドＰＡＤに印加される静電気に対していずれのスロットも高い保護能力を得ることができる。

また、従来の半導体装置では、スロット毎にパワークランプトランジスタＣＴｒを形成していた。そのため、従来の半導体装置では、隣接するパワークランプトランジスタＣＴｒの間に素子分離領域を設ける必要があった。一方、本実施の形態にかかる半導体装置１は、複数のスロットを跨ぐようにパワークランプ回路形成領域が形成される。つまり、本実施の形態にかかる半導体装置１は、従来の半導体装置において必要であったパワークランプトランジスタＣＴｒ間の素子分離領域が必要なく、半導体チップの面積効率を向上させることができる。また、パワークランプ回路形成領域は、幅を広くして、スロットの並び方向に直交する奥行き方向の長さを短くすることができる。つまり、本発明にかかる半導体装置１は、スロットが並べられる横方向に直交する奥行き方向の回路面積の増加を抑制することができる。つまり、本発明にかかる半導体装置１は、スロットが並べられる横方向に長い半導体チップを形成する場合に、より小さなチップサイズでより大きなパワークランプトランジスタＣＴｒを形成することができる。

また、本実施の形態にかかる半導体装置１では入出力パッドＰＡＤの間隔に依存することなく高い電流排出能力を有するパワークランプトランジスタＣＴｒを形成することができる。例えば、液晶表示装置の駆動回路（以下、ＬＣＤ（Liquid Crystal Display）ドライバチップ）は、半導体チップの一辺に非常に多くの出力端子が一列に配列され、パッド間の間隔も非常に狭い。つまり、本実施の形態にかかる半導体装置１をＬＣＤドライバチップのような半導体チップに適用することで、高い電流排出能力のパワークランプトランジスタＣＴｒを実装しながら、パッドピッチを極力小さくしたＬＣＤドライバチップを実現することができる。そのため、本実施の形態にかかる半導体装置１をＬＣＤドライバチップのような半導体チップに適用した場合、本実施の形態における面積効率向上の効果はより顕著になる。

さらに、本実施の形態にかかる半導体装置１では、電源配線ＶＤＤに接続される第１の保護ダイオードＤＰをスロット内においてパワークランプ回路形成領域に最も近い位置に配置する。これにより、第１の保護ダイオードＤＰとパワークランプトランジスタＣＴｒのドレインとを極めて短い配線で接続することができる。第１の保護ダイオードＤＰとパワークランプトランジスタＣＴｒとを接続する電源配線ＶＤＤの配線距離を短くすることで、電源配線ＶＤＤの寄生抵抗Ｒｖｄｄを極めて小さくすることができる。つまり、本実施形態にかかる半導体装置１は、電源配線ＶＤＤを含む放電経路の寄生抵抗Ｒｖｄｄが極めて小さいため、放電経路の損失を極めて小さくし、効率の高い放電経路を構成することができる。

実施の形態２
実施の形態２は、パワークランプトランジスタＣＴｒのゲートの接続先の変形例を示すものである。実施の形態２にかかる半導体装置２の回路図を図５に示す。図５に示すように、半導体装置２は、トリガ回路２０が削除され、パワークランプ回路の変形例を示すパワークランプ回路１１を有する。パワークランプ回路１１内のパワークランプトランジスタＣＴｒのゲートは、接地配線ＧＮＤに接続される。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

実施の形態１にかかる半導体装置の回路図である。実施の形態１にかかる半導体装置の保護動作を示す概念図である。実施の形態１にかかる半導体装置の半導体素子のレイアウトを示す模式図である。実施の形態１にかかる半導体装置の配線のレイアウトを示す模式図である。実施の形態２にかかる半導体装置の回路図である。従来の半導体装置の回路図である。

符号の説明

１、２半導体装置
１０、１１パワークランプ回路
２０トリガ回路
ＣＴｒパワークランプトランジスタ
ＤＰ、ＤＮ保護ダイオード
ＰＡＤ入出力パッド
ＩＮＶ１〜ＩＮＶ３インバータ
Ｃコンデンサ
Ｒ抵抗
Ｒｖｄｄ、Ｒｇｎｄ寄生抵抗

Claims

入出力パッドに接続される信号配線にアノードが接続され、電源配線にカソードが接続される第１の保護ダイオードと、前記電源配線と接地配線との間に接続されるパワークランプ回路とを有する半導体装置であって、
一組の前記入出力パッドと前記第１の保護ダイオードとが形成されるスロットと、
前記パワークランプ回路が形成されるパワークランプ回路形成領域と、を有し、
前記パワークランプ回路形成領域は、一辺が複数の前記スロットに隣接し、前記スロットよりも大きな幅を有する半導体装置。
前記第１の保護ダイオードは、前記スロット内において前記パワークランプ形成領域に最も近い位置に配置される請求項１に記載の半導体装置。
前記第１の保護ダイオードは、隣接する前記スロット内に設けられる前記第１の保護ダイオードと素子分離領域を介して隣接する請求項１又は２に記載の半導体装置。
前記パワークランプ回路は、ガードリング領域に囲まれた領域に形成されるパワークランプトランジスタを有し、前記ガードリング領域の幅は、前記スロットの幅よりも大きい請求項１乃至３のいずれか１項に記載の半導体装置。
前記半導体装置は、前記入出力パッドに静電気による異常が発生した場合に前記パワークランプトランジスタを導通した状態に制御するトリガ回路を有する請求項４に記載の半導体装置。
前記パワークランプトランジスタは、制御端子が前記接地配線に接続される請求項４に記載の半導体装置。
前記パワークランプトランジスタは、ＭＯＳトランジスタである請求項４乃至６のいずれか１項に記載の半導体装置。
前記スロットは、前記信号配線と前記接地配線との間に接続される第２の保護ダイオードが形成される請求項１乃至７のいずれか１項に記載の半導体装置。