JP2010010419A - 半導体装置 - Google Patents
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Abstract
【課題】従来の半導体装置では、静電破壊耐性の向上又は面積効率の向上に大きな制約が課される問題があった。
【解決手段】本発明にかかる半導体装置の一態様は、入出力パッドPADに接続される信号配線にアノードが接続され、電源配線VDDにカソードが接続される第1の保護ダイオードDPと、電源配線VDDと電源配線GNDとの間に接続されるパワークランプ回路10とを有する半導体装置であって、一組の入出力パッドPADと第1の保護ダイオードDPとが形成されるスロットと、パワークランプ回路10が形成されるパワークランプ回路形成領域と、を有し、パワークランプ回路形成領域は、一辺が複数のスロットに隣接し、スロットよりも大きな幅W2を有する。
【選択図】図3
【解決手段】本発明にかかる半導体装置の一態様は、入出力パッドPADに接続される信号配線にアノードが接続され、電源配線VDDにカソードが接続される第1の保護ダイオードDPと、電源配線VDDと電源配線GNDとの間に接続されるパワークランプ回路10とを有する半導体装置であって、一組の入出力パッドPADと第1の保護ダイオードDPとが形成されるスロットと、パワークランプ回路10が形成されるパワークランプ回路形成領域と、を有し、パワークランプ回路形成領域は、一辺が複数のスロットに隣接し、スロットよりも大きな幅W2を有する。
【選択図】図3
Description
本発明は半導体装置に関し、特に静電破壊保護素子を含む半導体装置に関する。
半導体装置の内部に形成されるトランジスタは、外部から静電気が印加されると破壊に至るおそれがある。このような故障モードを静電破壊と称す。半導体装置では、入出力パッド付近に静電破壊保護回路を設け、静電破壊に対する耐性を向上させることが行われる。静電破壊保護回路は、静電気によりサージ電流が印加された場合に、入出力パッド付近で外部に排出することでサージ電流が内部回路に達することを防止し、内部回路に異常電圧が印加されることを防ぐ。近年のトランジスタは、微細化が進み、静電破壊に対する耐性が低くなる傾向がある。そのため、半導体装置の破壊を防ぐ静電破壊保護回路の性能は非常に重要になる。
特許文献1に静電破壊保護回路の一例が開示されている。特許文献1に記載の半導体装置100のブロック図を図6に示す。図6に示すように、半導体装置100は、入出力回路101〜103、トリガ回路104、抵抗R1〜Rnを有する。
入出力回路101は、ESD保護回路111、入出力パッド112、NMOSトランジスタ123、PMOSトランジスタ124、保護ダイオード125、126を有する。なお、入出力回路102、103の構成は、入出力回路101と同じであるため説明を省略する。ESD保護回路111は、NMOSトランジスタ121、バッファ122を有する。また、トリガ回路104は抵抗素子133及びコンデンサ134から構成される検出回路132及びバッファ131を有する。
半導体装置100は、保護ダイオード125、126及びESD保護回路111によりNMOSトランジスタ123、PMOSトランジスタ124及び内部回路を保護する。入出力パッド112から印加される静電気がプラスサージ電流である場合、トリガ回路104によりESDバスの電圧上昇を検知してトリガ信号を生成する。トリガ信号はトリガバスを伝達してESD保護回路111のNMOSトランジスタ121を導通状態とする。これにより、プラスサージ電流は、保護ダイオード126及びESD保護回路111を経由して接地配線VSSに排出される。また、入出力パッド112から印加される静電気がマイナスサージ電流である場合、マイナスサージ電流は保護ダイオード125を介して接地配線VSSに排出される。
半導体装置100では、各入出力パッドの近傍にESD保護回路111をそれぞれ設けることで、静電気が印加された入出力パッド112からESD保護回路111までの配線距離を短くする。これにより、サージ電流は長い排出経路を通すことなく接地配線VSSに排出されるため、排出経路中のESDバスの配線抵抗(図中のR1〜Rn)を小さくすることができる。つまり、半導体装置100では、サージ電流の排出経路において発生する損失を小さくすることで、効率の高い排出経路を実現する。
米国特許6,385,021号公報
しかしながら、近年、半導体素子の微細化が進み入出力パッド間の間隔が狭くなる傾向がある。このように、狭いパッド間ピッチを有する半導体装置において、入出力パッド毎にESD保護回路を設けた場合、ESD保護回路を小さくする、又は、ESD保護回路を細長く(例えば奥行き方向に細長くする)する必要が生じる。ESD保護回路を小さくした場合、NMOSトランジスタ121のトランジスタサイズが小さくなり、サージ電流の排出能力が低下する問題がある。また、ESD保護回路を細長く形成した場合、半導体チップの面積が低下する問題がある。このようなことから、特許文献1に記載の半導体装置では、静電破壊耐性の向上又は面積効率の向上に大きな制約が課される問題がある。
本発明にかかる半導体装置の一態様は、入出力パッドに接続される信号配線にアノードが接続され、電源配線にカソードが接続される第1の保護ダイオードと、前記電源配線と接地配線との間に接続されるパワークランプ回路とを有する半導体装置であって、一組の前記入出力パッドと前記第1の保護ダイオードとが形成されるスロットと、前記パワークランプ回路が形成されるパワークランプ回路形成領域と、を有し、前記パワークランプ回路形成領域は、一辺が複数の前記スロットに隣接し、前記スロットよりも大きな幅を有する。
本発明にかかる半導体装置によれば、パワークランプ回路形成領域が複数のスロットに対して隣接する。このようなパワークランプ回路形成領域をこのような配置とすることで、入出力パッドの間隔に依存することなく、パワークランプ回路形成領域の大きさを大きく確保することができる。つまり、本発明にかかる半導体装置は、大きな電流排出能力を有するパワークランプ回路がいずれのスロットに対しても近接する保護回路を形成することができる。
本発明にかかる半導体装置によれば、入出力パッドの間隔に依存することなく高いサージ電流排出能力を有する保護回路を実現することができる。
実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。図1に本実施の形態にかかる半導体装置の回路図を示す。図1に示す回路図は、半導体装置1の入出力回路配置領域の回路図であって、内部回路の回路図は省略したものである。半導体装置1は、スロット1〜スロットn、パワークランプ回路10、トリガ回路20、第1の電源配線(例えば電源配線VDD)、第2の電源配線(例えば、接地配線VSS)を有する。
以下、図面を参照して本発明の実施の形態について説明する。図1に本実施の形態にかかる半導体装置の回路図を示す。図1に示す回路図は、半導体装置1の入出力回路配置領域の回路図であって、内部回路の回路図は省略したものである。半導体装置1は、スロット1〜スロットn、パワークランプ回路10、トリガ回路20、第1の電源配線(例えば電源配線VDD)、第2の電源配線(例えば、接地配線VSS)を有する。
スロット1〜nは、入出力パッドPAD、第1の保護ダイオードDP、第2の保護ダイオードDNを有する。入出力パッドPADは、半導体装置1の外部接続端子である。そして、入出力パッドPADには、内部回路に接続される信号配線が接続され、信号配線は内部回路に接続される。
第1のダイオードDPは、信号配線にアノードが接続され、電源配線VDDにカソードが接続される。第2のダイオードDNは、信号配線にカソードが接続され、接地配線GNDにアノードが接続される。
パワークランプ回路10は、パワークランプトランジスタCTrを有する。図1においては、パワークランプ回路10が複数のパワークランプトランジスタCTrを有する図としたが、本実施の形態では、パワークランプトランジスタCTrは一つのトランジスタとして形成される。パワークランプトランジスタCTrは、例えばNMOSトランジスタである。パワークランプトランジスタCTrは、ソースが接地配線GNDに接続され、ドレインが電源配線VDDに接続される。なお、本実施の形態では、パワークランプトランジスタCTrに接続される接地配線GNDと第2の保護ダイオードDNに接続される接地配線GNDとは、一つの接地配線として形成されるものとする。
トリガ回路20は、接地配線GNDと電源配線VDDとに接続され、パワークランプ回路10の動作状態を制御する。例えば、電源配線VDDに静電気によるパルスが発生した場合にトリガ回路20は、トリガ信号S1をハイレベルとし、パワークランプトランジスタCTrを導通状態とする。
トリガ回路20は、抵抗素子R、コンデンサC、インバータINV1〜INV3を有する。抵抗素子Rの一方の端子は電源配線VDDに接続され、他方の端子はコンデンサCの一方の端子に接続される。コンデンサCの他方の端子は、接地配線GNDに接続される。そして、抵抗素子RとコンデンサCとが互いに接続されるノードはインバータINV1の入力端子に接続される。インバータINV1〜INV3は、直列に接続される。インバータINV1〜INV3は、電源配線VDDと接地配線GNDとから動作電源を得て、入力端子に入力された論理レベルを反転させた信号を出力する。そして、最終段となるインバータINV3の出力は、トリガ信号S1となる。トリガ信号S1は、パワークランプトランジスタCTrの制御端子(例えば、ゲート)に入力される。
ここで、本実施の形態にかかる半導体装置1における保護動作について説明する。半導体装置1の入出力回路領域の回路の概念図を図2に示す。図2に示すように、電源配線VDDには配線の寄生抵抗Rvddが存在する。また、接地配線GNDには配線の寄生抵抗Rgndが存在する。そして、パワークランプ回路10及びトリガ回路10は、電源配線VDDと接地配線GNDとに接続される。
このような回路において入出力パッドPADに静電気が印加されると、プラスサージ電流又はマイナスサージ電流が発生する。プラスサージ電流が発生した場合、トリガ回路20がトリガ信号S1をハイレベルとし、パワークランプ回路10が導通状態となる。そのため、プラスサージ電流は、第1の保護ダイオードDP、寄生抵抗Rvdd及びパワークランプ回路10を介して接地配線GNDに排出される。このとき、寄生抵抗Rvddによりプラスサージ電流の排出経路に損失が生じる。一方、マイナスサージ電流が発生した場合、マイナスサージ電流は、第2の保護ダイオードDNを介して接地配線GNDに排出される。
次に、図1に示す回路に対応するパワークランプトランジスタCTr及びダイオードのレイアウトの一例を図3に示す。図3に示す例では、トリガ回路20に関する素子のレイアウトについては図面を簡略化するために不図示としたが、トリガ回路20はパワークランプ回路10と同じ領域に形成しても良く、別の領域に形成しても良い。
図3に示すように半導体装置1では、スロットのそれぞれが入出力パッドPAD、第1の保護ダイオードDP及び第2の保護ダイオードDNを有する。第1の保護ダイオードDPは、アノードとなるP+拡散領域(P型の半導体領域)の周囲をカソードとなるN+拡散領域(N型の半導体領域)が囲む形状を有する。また、第2の保護ダイオードDNは、カソードとなるN+拡散領域の周囲をアノードとなるP+拡散領域が囲む形状を有する。そして、第1の保護ダイオードDPは、第2の保護ダイオードDN及び入出力パッドPADよりもパワークランプトランジスタCTrが形成されるパワークランプ回路形成領域に近い位置に配置される。
また、各スロットは一列に配列される。そして、隣接するスロットの保護ダイオードは、間には素子分離領域を介して隣接する用に形成される。以下の説明では、スロットの幅をW1と称す。
パワークランプトランジスタCTrは、P+拡散領域で形成されるガードリング領域GRに囲まれたパワークランプ回路形成領域内に形成される。パワークランプトランジスタCTrは、N+型半導体で形成されるソース・ドレイン領域S/Dとゲート電極Gを有する。ゲート電極Gは分割して形成されるが、複数のゲート電極Gはトリガ回路20に接続される配線(不図示)により接続され、一つのゲート電極として機能する。
パワークランプ回路形成領域は、一辺に複数のスロットが隣接するように形成される。そのため、パワークランプ回路形成領域の幅は、スロットの幅W1よりも大きなW2となる。本実施の形態では、一つのパワークランプ回路形成領域にn個のスロットが隣接するため、W2=n×W1となる。
次いで、図3に示す素子のレイアウトに対応した電源配線VDD及び接地配線GNDのレイアウトの例を図4に示す。第2の保護ダイオードDNに接続される接地配線GNDは、第2の保護ダイオードDNを覆うように形成される。第1の保護ダイオードDPに接続される電源配線VDDは、第1の保護ダイオードDPを覆うように形成される。そして、図4では、パワークランプトランジスタCTrの下側に第1の保護ダイオードDPに接続される電源配線VDDが配置され、上側にパワークランプトランジスタCTrのソースに接続される接地配線GNDが配置される。そして、電源配線VDDはパワークランプトランジスタCTrのドレインに接続される櫛状配線部分を有する。また、接地配線GNDは、パワークランプトランジスタCTrのソースに接続される櫛状配線部分を有する。
なお、入出力パッドPADと内部回路とを接続する信号配線は、図4に示す電源配線VDD及び接地配線GNDと干渉しないように配置される。また、図4において示す2本の接地配線GNDは、図4に示す以外の領域において接続されるものとする。
上記説明より、本実施の形態にかかる半導体装置1は、複数のスロットに隣接する辺を有するパワークランプ回路形成領域にパワークランプトランジスタCTrを形成する。そして、複数のスロット間で一つのパワークランプトランジスタCTrを共用する。つまり、スロットの間隔(又は入出力パッドPADの間隔)に制限されることなく高いサージ電流排出能力を有するパワークランプトランジスタCTrを形成することができる。また、パワークランプトランジスタCTrは、いずれのスロットに対しても同じように接続されるため、入出力パッドPADに印加される静電気に対していずれのスロットも高い保護能力を得ることができる。
また、従来の半導体装置では、スロット毎にパワークランプトランジスタCTrを形成していた。そのため、従来の半導体装置では、隣接するパワークランプトランジスタCTrの間に素子分離領域を設ける必要があった。一方、本実施の形態にかかる半導体装置1は、複数のスロットを跨ぐようにパワークランプ回路形成領域が形成される。つまり、本実施の形態にかかる半導体装置1は、従来の半導体装置において必要であったパワークランプトランジスタCTr間の素子分離領域が必要なく、半導体チップの面積効率を向上させることができる。また、パワークランプ回路形成領域は、幅を広くして、スロットの並び方向に直交する奥行き方向の長さを短くすることができる。つまり、本発明にかかる半導体装置1は、スロットが並べられる横方向に直交する奥行き方向の回路面積の増加を抑制することができる。つまり、本発明にかかる半導体装置1は、スロットが並べられる横方向に長い半導体チップを形成する場合に、より小さなチップサイズでより大きなパワークランプトランジスタCTrを形成することができる。
また、本実施の形態にかかる半導体装置1では入出力パッドPADの間隔に依存することなく高い電流排出能力を有するパワークランプトランジスタCTrを形成することができる。例えば、液晶表示装置の駆動回路(以下、LCD(Liquid Crystal Display)ドライバチップ)は、半導体チップの一辺に非常に多くの出力端子が一列に配列され、パッド間の間隔も非常に狭い。つまり、本実施の形態にかかる半導体装置1をLCDドライバチップのような半導体チップに適用することで、高い電流排出能力のパワークランプトランジスタCTrを実装しながら、パッドピッチを極力小さくしたLCDドライバチップを実現することができる。そのため、本実施の形態にかかる半導体装置1をLCDドライバチップのような半導体チップに適用した場合、本実施の形態における面積効率向上の効果はより顕著になる。
さらに、本実施の形態にかかる半導体装置1では、電源配線VDDに接続される第1の保護ダイオードDPをスロット内においてパワークランプ回路形成領域に最も近い位置に配置する。これにより、第1の保護ダイオードDPとパワークランプトランジスタCTrのドレインとを極めて短い配線で接続することができる。第1の保護ダイオードDPとパワークランプトランジスタCTrとを接続する電源配線VDDの配線距離を短くすることで、電源配線VDDの寄生抵抗Rvddを極めて小さくすることができる。つまり、本実施形態にかかる半導体装置1は、電源配線VDDを含む放電経路の寄生抵抗Rvddが極めて小さいため、放電経路の損失を極めて小さくし、効率の高い放電経路を構成することができる。
実施の形態2
実施の形態2は、パワークランプトランジスタCTrのゲートの接続先の変形例を示すものである。実施の形態2にかかる半導体装置2の回路図を図5に示す。図5に示すように、半導体装置2は、トリガ回路20が削除され、パワークランプ回路の変形例を示すパワークランプ回路11を有する。パワークランプ回路11内のパワークランプトランジスタCTrのゲートは、接地配線GNDに接続される。
実施の形態2は、パワークランプトランジスタCTrのゲートの接続先の変形例を示すものである。実施の形態2にかかる半導体装置2の回路図を図5に示す。図5に示すように、半導体装置2は、トリガ回路20が削除され、パワークランプ回路の変形例を示すパワークランプ回路11を有する。パワークランプ回路11内のパワークランプトランジスタCTrのゲートは、接地配線GNDに接続される。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
1、2 半導体装置
10、11 パワークランプ回路
20 トリガ回路
CTr パワークランプトランジスタ
DP、DN 保護ダイオード
PAD 入出力パッド
INV1〜INV3 インバータ
C コンデンサ
R 抵抗
Rvdd、Rgnd 寄生抵抗
10、11 パワークランプ回路
20 トリガ回路
CTr パワークランプトランジスタ
DP、DN 保護ダイオード
PAD 入出力パッド
INV1〜INV3 インバータ
C コンデンサ
R 抵抗
Rvdd、Rgnd 寄生抵抗
Claims (8)
- 入出力パッドに接続される信号配線にアノードが接続され、電源配線にカソードが接続される第1の保護ダイオードと、前記電源配線と接地配線との間に接続されるパワークランプ回路とを有する半導体装置であって、
一組の前記入出力パッドと前記第1の保護ダイオードとが形成されるスロットと、
前記パワークランプ回路が形成されるパワークランプ回路形成領域と、を有し、
前記パワークランプ回路形成領域は、一辺が複数の前記スロットに隣接し、前記スロットよりも大きな幅を有する半導体装置。 - 前記第1の保護ダイオードは、前記スロット内において前記パワークランプ形成領域に最も近い位置に配置される請求項1に記載の半導体装置。
- 前記第1の保護ダイオードは、隣接する前記スロット内に設けられる前記第1の保護ダイオードと素子分離領域を介して隣接する請求項1又は2に記載の半導体装置。
- 前記パワークランプ回路は、ガードリング領域に囲まれた領域に形成されるパワークランプトランジスタを有し、前記ガードリング領域の幅は、前記スロットの幅よりも大きい請求項1乃至3のいずれか1項に記載の半導体装置。
- 前記半導体装置は、前記入出力パッドに静電気による異常が発生した場合に前記パワークランプトランジスタを導通した状態に制御するトリガ回路を有する請求項4に記載の半導体装置。
- 前記パワークランプトランジスタは、制御端子が前記接地配線に接続される請求項4に記載の半導体装置。
- 前記パワークランプトランジスタは、MOSトランジスタである請求項4乃至6のいずれか1項に記載の半導体装置。
- 前記スロットは、前記信号配線と前記接地配線との間に接続される第2の保護ダイオードが形成される請求項1乃至7のいずれか1項に記載の半導体装置。
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