JPWO2013121491A1 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JPWO2013121491A1 JPWO2013121491A1 JP2013526015A JP2013526015A JPWO2013121491A1 JP WO2013121491 A1 JPWO2013121491 A1 JP WO2013121491A1 JP 2013526015 A JP2013526015 A JP 2013526015A JP 2013526015 A JP2013526015 A JP 2013526015A JP WO2013121491 A1 JPWO2013121491 A1 JP WO2013121491A1
- Authority
- JP
- Japan
- Prior art keywords
- lead
- semiconductor device
- connection terminal
- external connection
- control board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/63—Connectors not provided for in any of the groups H01L24/10 - H01L24/50 and subgroups; Manufacturing methods related thereto
- H01L24/65—Structure, shape, material or disposition of the connectors prior to the connecting process
- H01L24/66—Structure, shape, material or disposition of the connectors prior to the connecting process of an individual connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
- H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
- H01L25/165—Containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/29111—Tin [Sn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/4501—Shape
- H01L2224/45012—Cross-sectional shape
- H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/4501—Shape
- H01L2224/45012—Cross-sectional shape
- H01L2224/45015—Cross-sectional shape being circular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
- H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85205—Ultrasonic bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
- H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
- H01L23/4334—Auxiliary members in encapsulations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10166—Transistor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/306—Lead-in-hole components, e.g. affixing or retention before soldering, spacing means
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Inverter Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
半導体装置は、外装体1と、ブロックモジュール2と、パワー半導体素子11aを制御する制御基板3とを備えている。ブロックモジュール2は、パワー半導体素子11aを内蔵し、第2リード4bおよび第1リード4aが引き出されている。外装体1は、載置されたブロックモジュール2の第1リード4aに当接する外部接続端子6aを有しており、第2リード4bは制御基板3に接続され、第1リード4aは外部接続端子6aに接合されている。
Description
本発明は、半導体装置およびその製造方法に関する。本発明は、特に、パワーデバイス又はインバータなどの電力変換用途で使用される半導体装置に関する。
太陽光発電システムのパワーコンディショナー又はモーターの回転制御には、半導体装置(パワーデバイス)が使用される。この半導体装置において、実装面積の削減、半導体素子間距離の短縮による性能向上、及びユーザー側の設計負荷低減を目的として、複数のパワーデバイスを一つのパッケージに収めてモジュール化された製品(1パッケージ化された半導体装置)が増加している(例えば、特許文献1〜3参照。)。
1パッケージ化された半導体装置は、パワーモジュールと呼ばれる。このパワーモジュールには、スイッチングを行うIGBT(insulated gate bipolar transistor)又はMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)のようなパワー半導体素子が、複数個内蔵されている。そのパワー半導体素子を駆動する複数のドライバ素子及び複数の受動素子をさらに内蔵することで、パワー半導体の駆動及び保護機能を持たせたパワーモジュールは、特にIPM(Intelligent Power Module)と呼称され、市場を伸ばしている。
従来の半導体装置は、図22に示すように、金属端子101がインサート成形された樹脂ケース102を用いる。そして、この樹脂ケース102の下面には、主にCuを材料とした金属プレート103が、接着剤104にて取り付けられている。
金属プレート103上には、セラミックの表面と裏面にCu箔が貼り付けられた配線パターンを有する絶縁基板105が、半田106aで接合されている。セラミックとしては、例えば、酸化アルミニウム(Al2O3)又は窒化アルミニウム(AlN)がある。
絶縁基板105上には、IGBT又は還流ダイオードなどのパワー半導体素子107が、半田106bで接合されている。パワー半導体素子107の表面に形成された電極と樹脂ケース102の中継電極108の間は、アルミ線109によって接続されている。
さらに、パワー半導体素子107の直上には、制御基板112が、配置されている。制御基板112には、パワー半導体素子107などを制御する制御素子110とコンデンサ又は抵抗などの受動部品111が、実装されている。制御基板112のピン孔115が中継電極108に挿入されることによって、パワー半導体素子107と制御素子110が電気的に接続されている。
また、これらパワー半導体素子107の周辺は、外部環境からの保護のため、樹脂ケース102の凹部114にシリコーンゲル113を充填して封止されている。
しかしながら、従来の半導体装置を製造するためには、多数の工程を実施する必要がある。具体的には、顧客の要求した形状の金属端子101を有した樹脂ケース102を製造し、この樹脂ケース102とパワー半導体素子107が実装された金属プレート103とを接合し、その後に、パワー半導体素子107の表面に形成された電極と樹脂ケース102の中継電極108の間をアルミ線109によって接続し、さらに、樹脂ケース102の側の中継電極108と制御基板112を電気接続する、一連の組み立て工程を実施する必要がある。
また、従来の半導体装置では、樹脂ケース102の凹部114に位置している多数の中継電極108を、制御基板112のピン孔115にそれぞれ挿入する必要があり、組み立ての作業性が悪くなる場合がある。
そこで、本発明は、高生産性を実現することができる構造の半導体装置およびその製造方法を提供することを目的とする。
上記課題を解決するための本発明の半導体装置は、パワー半導体素子を内蔵し、第1リード及び第2リードが引き出されたブロックモジュールと、前記パワー半導体素子を制御する制御基板と、載置された前記ブロックモジュールの前記第1リードに当接する外部接続端子を有する外装体と、を備え、前記第2リードは、前記制御基板に接続され、前記第1リードは、前記外部接続端子に接合されていることを特徴とする。
また、上記課題を解決するための本発明の半導体装置の製造方法は、パワー半導体素子を内蔵し、第1リードと第2リードとが引き出されたブロックモジュールを準備し、前記ブロックモジュールを前記制御基板に取り付けると共に、前記第2リードを前記制御基板に接続して実装構造体を形成し、前記第1リードと外装体の外部接続端子とが重なるように前記実装構造体と前記外装体とを位置合わせした状態で、前記第1リードと前記外部接続端子との当接面を接合することを特徴とする。
本発明によれば、従来の構造に比べて高生産性を実現することができる構造の半導体装置およびその製造方法を提供することができる。
以下、本発明の半導体装置およびその製造方法を、各実施の形態に基づいて説明する。本発明の半導体装置は、例えば、パワーデバイス又はパワーモジュールである。
なお、以下の説明において、同じ構成には同じ符号を付けて、適宜、説明を省略する。
また、スイッチング素子としてIGBTを用いた半導体装置について説明するが、本発明は、IGBTに限定されるものではなく、他のパワートランジスタを用いた半導体装置についても適用可能である。
(実施の形態1)
図1〜図10を用いて、本発明の実施の形態1の半導体装置及びその製造方法を説明する。なお、図1〜図10では、それぞれの図の対応関係を明確にするために、適宜、X方向、Y方向を図示している。
図1〜図10を用いて、本発明の実施の形態1の半導体装置及びその製造方法を説明する。なお、図1〜図10では、それぞれの図の対応関係を明確にするために、適宜、X方向、Y方向を図示している。
図1は、実施の形態1の製造方法を用いて製造された半導体装置100の構成を示す断面図である。
図1において、半導体装置100は、外装ケース1と、ブロックモジュール2と、制御基板3とを組み付けて構成される。
外装ケース1は、外装体の一例であり、樹脂で構成されている。外装ケース1を構成する樹脂には、例えば、トランスファーモールド用の熱硬化性のエポキシ樹脂を使用することができる。外装ケース1の凹部19には、開口20が形成されている。開口20の周囲には、薄肉部48が形成されている。この外装ケース1は、凹部19の底部で一端が露出した外部接続端子6aを有する。外部接続端子6aは、外装ケース1にインサート成形されている。
ブロックモジュール2は、パワー半導体素子11a、リードフレーム4、アルミ線14、絶縁層16、放熱板17を内蔵している。ブロックモジュール2からは、第1リード4aと、第2リード4bが引き出されている。第1リード4aは、パワー系入出力リードである。第2リード4bは、制御信号入力リードである。第2リード4bは、図6(b)に示すように、ブロックモジュール2から上方に向かって垂直に曲げて引き出されている。第1リード4aは、ブロックモジュール2から水平に引き出されている。第1リード4aと第2リード4bは、リードフレーム4の一部である。
制御基板3には、制御素子8と受動部品9とが実装されて、制御信号発生用の電気回路が構築されている。受動部品9は、例えば、抵抗又はコンデンサなどである。また、制御基板3には、図7に示すように、スルーホール18と貫通孔38とが形成されている。
第2リード4bは、制御基板3のスルーホール18に挿入した状態で、半田付けなどによって制御基板3に電気的に接合されている。この第2リード4bの形状は、ブロックモジュール2から離れる方向に曲げられた形状である。第2リード4bの途中には、突起7が形成されている。この突起7は、制御基板3の裏面に係合してブロックモジュール2と制御基板3との位置関係を規制し、ブロックモジュール2と制御基板3の間に所定の間隔を構成している。
第1リード4aは、外部接続端子6aの露出面に重ねた状態でカシメ処理されることで、外部接続端子6aと電気的に接合されている。
第1リード4aと外部接続端子6aを電気接続した状態のブロックモジュール2の底面2aaは、外装ケース1の底面1aの外部に、僅かに突出している。ブロックモジュール2の底面2aaの突出量tは、t=0.1mm程度である。
図1に示す本実施の形態1の半導体装置100では、その凹部19に、図22に示すシリコーンゲル113などは充填されていない。そのため、突起7によって間隔が保持されているブロックモジュール2と制御基板3の間には、空気層21が形成されている。また、凹部19の上部開口には、仮想線で示す蓋32を装着する場合がある。
本実施の形態1の半導体装置100では、制御基板3から第2リード4bを介してブロックモジュール2のパワー半導体素子11aのゲート端子に制御信号を供給することで、パワー半導体素子11aのソース端子−ドレイン端子間のオン−オフを制御している。
図2は、本発明の実施の形態1の半導体装置100の使用状態を示す回路図である。図2では、半導体装置100が、巻線L1,L2,L3を有する負荷33を運転する場合を示している。本実施の形態1の半導体装置100は、図2に示すように、一例として、3相用の半導体装置を用いて説明している。
図3は、外装ケース1の平面図を示し、図4は、外装ケース1の斜視図を示す。図3,図4では、外装ケース1のみを図示している。
図2では、3相用の半導体装置のブロックモジュール2は、3つのブロックモジュール2a,2b,2cから構成される。図2において、各ブロックモジュール2a,2b,2cには、IGBTのパワー半導体素子11a,11aが2つ直列接続されたハーフブリッジ回路が構成されている。各ブロックモジュール2a,2b,2cは、それぞれ、正極端子P、負極端子N、負荷接続端子Cを有する1相分のインバータとなっている。各ブロックモジュール2a,2b,2cには、ダイオード11bが設けられている。
図3,図4に示すように、外装ケース1の凹部19の底部には、端子T1に繋がっている負荷接続端子Cと、端子T2に繋がっている負荷接続端子Cと、端子T3に繋がっている負荷接続端子Cと、端子T4に繋がっている3つの正極端子Pと、端子T5に繋がっている3つの負極端子Nとが、設けられている。負荷接続端子C、正極端子P、負極端子Nは、外部接続端子6aの一例である。外装ケース1の四隅の取り付け孔34の内側には、補強用に金属製のリング35が挿入されている。それぞれの外部接続端子6a(負荷接続端子C、正極端子P、負極端子N)には、凹部40が設けられている。
本実施の形態1の半導体装置100は、図5(a)〜図5(g)に示す第1工程〜第7工程で製造することができる。以下、図5(a)〜図5(g)を用いて、本実施の形態1の半導体装置100の製造工程を説明する。
まず、第1工程として、図5(a)に示すように、リードフレーム4の表面に、パワー半導体素子11aとダイオード11b(図示せず)を搭載する。さらに、パワー半導体素子11aの表面電極とリードフレーム4をアルミ線14で電気的に接合する。パワー半導体素子11aとダイオード11bとは、逆並列に接続されている。
リードフレーム4の材質としては、放熱性の観点から、熱伝導率の良いCuを用いることが望ましい。また、パワー半導体素子11a,11aをリードフレーム4に接合する接合材としては、熱伝導性の良い材料を使用することが望ましい。この接合材には、具体的には、Sn−Ag−Cu系はんだなど、金属系の熱伝導性の良い接合材料を使用する。アルミ線14の接合は、常温で接合材を不要とするため、超音波接合にて接合されることが好ましい。また、パワー半導体素子11aのソース電極には数A(アンペア)〜数百A(アンペア)の大電流が流れるため、アルミ線14は、溶断しない程度に複数接合させる必要がある。アルミ線14は、図示したようなワイヤー形状である必要はなく、箔状のアルミリボンであっても良い。また、パワー半導体素子11aのゲート電極は、ソース電極と比較して小さい電流しか流れないため、電極面積が小さい。そのため、ゲート電極用のアルミ線14は、ソース電極用のものよりも細い形状でも良い。アルミ線14としては、例えば、150μm径のアルミ線を用いることができる。
次に、第2工程として、図5(b)に示すように、リードフレーム4の裏面に、絶縁層16と放熱板17を接着する。すなわち、放熱板17は、リードフレーム4及び絶縁層16を介して、パワー半導体素子11aと熱接続されている。絶縁層16は、接着性を持つ層である。予め絶縁層16と放熱板17とを接着させて所望の形状に加工した後、これらをリードフレーム4と接着させる。絶縁層16に熱硬化性の樹脂を用いる場合は、絶縁層16の被接着体が放熱板17とリードフレーム4の2つとなるため、予め接着する際に樹脂が完全硬化して接着性が失われないように、接着時の温度等の条件を調整する必要がある。この絶縁層16としては、放熱性と絶縁性を両立する樹脂を使用することが望ましい。絶縁層16としては、例えば、酸化アルミニウム(Al2O3)又は窒化ホウ素(BN)などの高熱伝導フィラーを用いることができる。
次に、第3工程として、図5(c)に示すように、パワー半導体素子11aが搭載されたリードフレーム4の周辺を、樹脂15にて封止して、ブロックモジュール2を形成する。樹脂15での封止は、例えば、熱硬化性エポキシ樹脂と封止金型を使用したトランスファーモールドにより行うことができる。この時、本実施の形態1では、放熱板17の裏面が封止金型と接触する設計にしておくことで、封止後に放熱板17の裏面がブロックモジュール2の外部に露出するようにしている。これは、封止時に樹脂15が放熱板17の裏面を覆うと、パワー半導体素子11aからの放熱経路が妨げられ、熱抵抗が上昇してしまうためである。また、特殊な形状の封止金型を用いることで、ブロックモジュール2の底部に溝37を形成している。図6(a)は、図5(c)の状態のブロックモジュール2を示す。図6(a)に示すように、第2リード4bは、その一端がブロックモジュール2の制御信号入力回路に接続されて、ブロックモジュール2から引き出されている。
次に、第4工程として、図5(d)に示すように、第2リード4bをブロックモジュール2から離れるように上方に90°曲げるフォーミング処理を施す。第2リード4bに、このフォーミング処理を施すことで、図6(b)に示す状態になる。
次に、第5工程として、図5(e)に示すように、制御基板3に3個のブロックモジュール2を実装した実装構造体36を作成する。具体的には、第5工程として、各ブロックモジュール2の第2リード4bを制御基板3のスルーホール18に挿入し、第2リード4bと制御基板3の間を半田付けなどの手段で電気的に接合して固定する。第2リード4bには突起7が形成されているため、制御基板3が突起7で支持され、ブロックモジュール2と制御基板3の間隔を所定の間隔にすることができる。また、第2リード4bの先端にテーパー形状を施しておくと、スルーホール18に挿入しやすくなる。このようにして作成された実装構造体36を、図7に示す。
次に、第6工程として、図5(f)に示すように、実装構造体36を外装ケース1の凹部19に挿入する。凹部19に挿入された実装構造体36のY方向(ブロックモジュール2の配列方向Xと直交する方向)における位置は、薄肉部48の先端がブロックモジュール2の溝37に当接して位置決めされている。具体的には、凹部19に挿入された実装構造体36のY方向における位置は、ブロックモジュール2の底部に形成された溝37に、外装ケース1の開口20の周囲の薄肉部48が係合して、位置決めされている。ここで、ブロックモジュール2の底部の溝37は、前述の封止金型により形成することも可能であり、封止後に削り取って形成することも可能である。半導体装置100の底面図を、図9に示す。また、図5(f)の状態では、図8に示すように、各ブロックモジュール2(2a,2b,2c)の第1リード4aが、外装ケース1に設けられた端子T1,T2,T3の外部接続端子6a(正極端子P,負極端子N,負荷接続端子C)の上に重なっている。第1リード4aの幅dと、外装ケース1の外部接続端子6aの幅Dとは、半導体装置100が75A(アンペア)仕様の場合には、何れも1mm〜10mmで、かつ“ d ≦ D ”が好ましい。
ここで、本実施の形態1では、図7,図8に示すように、各ブロックモジュール2の第1リード4aと外部接続端子6aとのそれぞれの重なり位置に対応して、制御基板3に複数の貫通孔38を予め形成している。このように制御基板3に貫通孔38を予め形成しておくことで、本実施の形態1の実装構造体36を構成した状態でも、第1リード4aと外部接続端子6aとを接合処理(例えば、カシメ処理)することができる。ここで、第1リード4aと外部接続端子6aとの重なり位置とは、XY平面において、第1リード4aと外部接続端子6aとが重なる位置である。
次に、第7工程として、図5(g)に示すように、制御基板3の貫通孔38から第1リード4aに向かって、接合ツールの一例としてのカシメツール39を挿入して、第1リード4aを外部接続端子6aに接合させる。ブロックモジュール2の第1リード4aと外装ケース1の外部接続端子6aとは、カシメツール39によりそれぞれカシメ処理が行われて接合することで、電気接続している。
ここで、本実施の形態1では、外部接続端子6aには凹部40が形成されているため、カシメツール39によるカシメ処理によって第1リード4aの一部が外部接続端子6aの凹部40に押し込まれている。そのため、本実施の形態1では、第1リード4aと外部接続端子6aとは、強固に接合されている。
以上の第1工程〜第7工程の組み立て工程によって、図1に示した半導体装置100を製造できる。
本実施の形態1では、各ブロックモジュール2の第2リード4bを制御基板3のスルーホール18に挿入し、第2リード4bと制御基板3の間を半田付けなどの手段で電気的に接合して固定する作業を、外装ケース1の外で実施することができる。そのため、本実施の形態1の半導体装置100の製造方法は、作業を容易で、作業性が良好である。
さらに、本実施の形態1の半導体装置100は、製造途中の実装構造体36の状態で通電して動作検査することができるため、さらに歩留まりを向上させることも可能である。
また、実装構造体36の状態で動作検査することが可能であると、外装ケース1の外部に突出している端子T1〜T5の形状に関わらずに、実装構造体36を準備しておくことができる。そのため、複数個及び複数種類の実装構造体36を予め準備しておき、ユニット構造のように外装ケース1に組み付けることができる。具体的には、外装ケース1の端子T1〜T5の形状が決まり次第、予め準備していた実装構造体36を図5(f)(g)の工程で外装ケース1に組み付けることができる。このように、本実施の形態1では、半導体装置100の製造途中で、実装構造体36を形成することにより、半導体装置100の生産性を向上させることができる。
本実施の形態1の半導体装置100は、対象装置に組み込まれて使用される。対象装置とは、半導体装置100の組み込み対象の装置であり、例えば、太陽光発電システム、又は家電やEV用モーターである。例えば、外装ケース1の底面1aを対象装置に向けた状態で外装ケース1の四隅を対象装置の筐体又は放熱板にネジ留めすることで、半導体装置100が対象装置に組み込まれる。このとき、外装ケース1から突出量tだけ突出していたブロックモジュール2は、対象装置によって外装ケース1の内側に向かって押し込まれて、第1リード4aが弾性変形又は塑性変形する。第1リード4aが弾性変形又は塑性変形することによって、ブロックモジュール2の放熱板17を対象装置の筐体又は放熱板に確実に接触させて、熱伝導性を良くすることができる。このとき、対象装置の筐体又は放熱板と放熱板17との間に、熱伝導性グリス又は熱伝導性シートを介在させると、さらに熱伝導性を向上させることができる。
なお、本実施の形態1では、カシメツール39を挿入するために制御基板3に形成された貫通孔38が、カシメ位置に対応して制御基板3に個別に形成した例を説明した。だが、図8に仮想線で示すように、近接した複数のカシメ位置に対応して1つの貫通孔41を形成しても、同様の効果を実現できる。複数の貫通孔38の代わりに1つの貫通孔41とすることで、制御基板3の剛性や弾性が低下する可能性はあるが、貫通孔を形成する際の手間を軽減することが可能である。
また、これらのカシメツール39を挿入するための貫通孔38,41は、図10に示すように、切り欠き42,43で構成しても、同様の効果を実現できる。
(実施の形態2)
図11は、本発明の実施の形態2の半導体装置に使用する実装構造体の要部断面図である。本実施の形態2は、前述の実施の形態1の実装構造体36を実装構造体56に置き換えた以外は実施の形態1と同様であるため、実装構造体56以外の説明は省略する。
図11は、本発明の実施の形態2の半導体装置に使用する実装構造体の要部断面図である。本実施の形態2は、前述の実施の形態1の実装構造体36を実装構造体56に置き換えた以外は実施の形態1と同様であるため、実装構造体56以外の説明は省略する。
前述の実施の形態1における実装構造体36は、ブロックモジュール2から引き出されて更に曲げた第2リード4bの先端に、制御基板3を実装して構成した。それに対し、本実施の形態2の実装構造体56は、図11に示すように、第2リード4bに電気接続されたJリード(J-leads)形状の中間部材44を介して、ブロックモジュール2と制御基板3を電気接続して構成している。
本実施の形態2の実装構造体56を用いることで、ブロックモジュール2と制御基板3との間の隙間の位置変動が大きい場合に、中間部材44によりその位置変動を吸収することができる。
(実施の形態3)
図12は、本発明の実施の形態3の半導体装置に使用する実装構造体の要部断面図である。本実施の形態3は、前述の実施の形態1の実装構造体36を実装構造体66に置き換えた以外は実施の形態1と同様であるため、実装構造体66以外の説明は省略する。
図12は、本発明の実施の形態3の半導体装置に使用する実装構造体の要部断面図である。本実施の形態3は、前述の実施の形態1の実装構造体36を実装構造体66に置き換えた以外は実施の形態1と同様であるため、実装構造体66以外の説明は省略する。
前述の実施の形態1における実装構造体36は、ブロックモジュール2から引き出されて更に曲げた第2リード4bの先端に、制御基板3を実装して構成した。それに対し、本実施の形態3の実装構造体66は、図12に示すように、第2リード4bに電気接続されたガルウィング(Gull wing)形状の中間部材45を介して、ブロックモジュール2と制御基板3を電気接続して構成している。
実施の形態3の実装構造体66を用いることで、ブロックモジュール2と制御基板3との間の隙間の変動が大きい場合に、中間部材44によりその変動を吸収することができると共に、ブロックモジュール2と制御基板3との相対位置を規制することができる。
(実施の形態4)
図13,図14,図15を用いて、本発明の実施の形態4の半導体装置およびその製造方法を説明する。
図13,図14,図15を用いて、本発明の実施の形態4の半導体装置およびその製造方法を説明する。
図13は、本実施の形態4の製造方法を用いて製造された半導体装置を示す断面図である。
前述の実施の形態1における外装ケース1は、凹部19が形成されていると共に外部接続端子6aがインサート成形されて構成されていた。これに対して本実施の形態4では、図13に示すように、外装ケース51が、外部接続端子6aを有した板状のベース部22と、この板状のベース部22に取り付けられて制御基板3などの周囲を取り囲むガード部23とで構成されている。すなわち、本実施の形態4の外装ケース51は、2つの部材(ベース部22、ガード部23)を組み合わせて構成されている。ブロックモジュール2と制御基板3の構成、ならびにブロックモジュール2と制御基板3の組み立てなどは実施の形態1と同じであるため、説明は省略する。
本実施の形態4の半導体装置は、以下に説明する第8工程〜第10工程で組み立てられる。
まず、第8工程として、図14(a)に示すように、ガード部23を取り付ける前のベース部22の開口50に、実装構造体36を設置する。このとき、実装構造体36の第1リード4aが、ベース部22の外部接続端子6aに重なるように配置する。
次に、第9工程として、図14(b)に示すように、カシメツール39を貫通孔38から挿入して第1リード4aと外部接続端子6aをカシメ処理する。このカシメ処理により、第1リード4aと外部接続端子6aを電気的に接合する。このとき、カシメツール39は、図14(b)の仮想線で示すように貫通孔38に挿入される。
次に、第10工程として、図14(c)に示すように、実装構造体36を取り囲むように、ベース部22にガード部23を取り付ける。
また、組み込み対象装置の一部で制御基板3の周囲を被うカバー26が形成できる場合は、第10工程として、図14(c)に代えて図15に示すようにカバー26を配置することで、ガード部23を不要とすることもできる。
このようにして、本実施の形態4でも、前述の実施の形態1の場合とほぼ同じ外観形状の半導体装置を得ることができる。
(実施の形態5)
図16を用いて、本発明の実施の形態5の半導体装置の製造方法を説明する。
図16を用いて、本発明の実施の形態5の半導体装置の製造方法を説明する。
前述の実施の形態1の半導体装置では、外装ケース1の内側寸法にほぼ等しい大きさの制御基板3を備えた実装構造体36を、外装ケース1の凹部19に収納して構成した。それに対して、本実施の形態5では、図16(a)と図16(b)に示すように、外装ケース1の凹部19との間に、カシメツール39を差し入れるのに必要な寸法の隙間46を設けることが可能な制御基板73を用いている。この場合、制御基板73には、前述の実施の形態1での貫通孔38が不要である。すなわち、本実施の形態5の制御基板73は、XY平面における第1リード4aと外部接続端子6aとの重なり位置において、制御基板73と第1リード4aが重ならない程度に、制御基板73の大きさを制限したものである。
本実施の形態5における制御基板73を用いて構成した実装構造体76を用いることで、図16(c)に示すように、隙間46からカシメツール39を差し入れてカシメ処理することができる。そして、このカシメ処理によって、前述の実施の形態1と同様の機能を有する半導体装置を得ることができる。
(実施の形態6)
上記の各実施の形態では、第1リード4aと外部接続端子6aとをカシメ処理によって電気接合したが、貫通孔38などを通して電気接合可能であれば、他の工法を選択することもできる。他の工法としては、例えば、貫通孔38を通過したレーザによるレーザ接合方法や、貫通孔38を通した工具による超音波接合方法、貫通孔38を通した工具による加熱接合、化学反応を利用して接合面を活性化することによる化学接合などがある。
上記の各実施の形態では、第1リード4aと外部接続端子6aとをカシメ処理によって電気接合したが、貫通孔38などを通して電気接合可能であれば、他の工法を選択することもできる。他の工法としては、例えば、貫通孔38を通過したレーザによるレーザ接合方法や、貫通孔38を通した工具による超音波接合方法、貫通孔38を通した工具による加熱接合、化学反応を利用して接合面を活性化することによる化学接合などがある。
−実施例1−
図17に示す実施例1は、超音波接合によって、外部接続端子6aと第1リード4aとを接合している例である。この実施例では、外部接続端子6aの材質と第1リード4aの材質が同一である。具体的には、外部接続端子6aと第1リード4aの材質が、共に銅である。
図17に示す実施例1は、超音波接合によって、外部接続端子6aと第1リード4aとを接合している例である。この実施例では、外部接続端子6aの材質と第1リード4aの材質が同一である。具体的には、外部接続端子6aと第1リード4aの材質が、共に銅である。
図17(a)に示すように、外部接続端子6a又は第1リード4aの表面に酸化膜77が形成されているような場合であっても、接合ツールとしての超音波ヘッド78によって、第1リード4aを外部接続端子6aに押圧すると共に、第1リード4aと外部接続端子6aの当接面に矢印79方向の超音波振動を印加することによって、図17(b)に示すように、当接面に介在していた酸化膜77を除去することができる。当接面の酸化膜77を除去することで、第1リード4aと外部接続端子6aの清浄な面が圧接され、第1リード4aと外部接続端子6aとを接合することができる。
なお、超音波ヘッド78の振動を第1リード4aに効率よく伝達するためには、超音波ヘッド78の先端形状を図17(a)に示すように、凹凸が形成されたアンビル形状(Anvil shape)78aにすることが好ましい。
−実施例2−
図18に示す実施例2は、加熱接合によって、外部接続端子6aと第1リード4aとを接合している例である。図18は、加熱すると共に加圧することによって、外部接続端子6aと第1リード4aとを接合している。この実施例2では、外部接続端子6aの材質と第1リード4aの材質が同一である。具体的には、外部接続端子6aと第1リード4aの材質が、共に銅である。
図18に示す実施例2は、加熱接合によって、外部接続端子6aと第1リード4aとを接合している例である。図18は、加熱すると共に加圧することによって、外部接続端子6aと第1リード4aとを接合している。この実施例2では、外部接続端子6aの材質と第1リード4aの材質が同一である。具体的には、外部接続端子6aと第1リード4aの材質が、共に銅である。
図18(a)に示すように、外部接続端子6a又は第1リード4aの表面に酸化膜77が形成されているような場合であっても、接合ツールとしての加熱ヘッド80によって、第1リード4aを加熱すると共に外部接続端子6aに押圧することによって、図18(b)に示すように、当接面に介在していた酸化膜77を除去することができ、第1リード4aと外部接続端子6aの清浄な面が圧接されることによって、第1リード4aと外部接続端子6aとを接合することができる。このとき、第1リード4a及び外部接続端子6aは加熱されているため、銅の結合反応を促進できる。
なお、加熱ヘッド80による押圧のために必要な圧力は、図17で説明した超音波接合の場合に比べて大きい。
−実施例3−
図19に示す実施例3は、化学接合によって、外部接続端子6aと第1リード4aとを接合している例である。図19は、化学反応を利用して接合面を活性化することによって、外部接続端子6aと第1リード4aとを接合している。この実施例では、外部接続端子6aの材質と第1リード4aの材質が同一である。具体的には、外部接続端子6aと第1リード4aの材質が、共に銅である。
図19に示す実施例3は、化学接合によって、外部接続端子6aと第1リード4aとを接合している例である。図19は、化学反応を利用して接合面を活性化することによって、外部接続端子6aと第1リード4aとを接合している。この実施例では、外部接続端子6aの材質と第1リード4aの材質が同一である。具体的には、外部接続端子6aと第1リード4aの材質が、共に銅である。
外部接続端子6a又は第1リード4aの表面に酸化膜77が形成されているような場合であっても、図19(a)に示すように、表面活性化剤81を外部接続端子6aに滴下する。これによって、還元反応によって酸化銅(CuO)を銅(Cu)に戻す。そして、外部接続端子6aの上に第1リード4aを載置すると共に、接合ツールとしての押圧ヘッド82によって、第1リード4aを外部接続端子6aに押圧することによって、図18(b)に示すように、第1リード4aと外部接続端子6aを接合することができる。
(実施の形態7)
上記の各実施の形態において、第1リード4aと第2リード4bは、図6(b)に示したように、樹脂モールドされているブロックモジュール2a,2b,2cの別々の辺から引き出されていたが、本実施の形態では、図20,図21に示すように、ブロックモジュール92a,92b,92cは、第1リード4aが引き出されている辺と同じ辺から第2リード4bが引き出されている。
上記の各実施の形態において、第1リード4aと第2リード4bは、図6(b)に示したように、樹脂モールドされているブロックモジュール2a,2b,2cの別々の辺から引き出されていたが、本実施の形態では、図20,図21に示すように、ブロックモジュール92a,92b,92cは、第1リード4aが引き出されている辺と同じ辺から第2リード4bが引き出されている。
本実施の形態7では、近接して配置された第1リード4aと第2リード4bとの間の絶縁耐圧の低下を防止するため、ブロックモジュール2の外形形状に凹部83,84を形成して沿面距離を大きくしている。
上記の各実施の形態では、外装ケース1に3個のブロックモジュール2,92を取り付けた半導体装置100の場合を例に挙げて説明したが、ブロックモジュール2の数は3に限定されるものではなく、1以上で有れば何れの場合も実施できる。
本発明の半導体装置は、太陽光発電システムのパワーコンディショナーや、モーターの回転制御に使用されるパワーデバイスなどに利用することができる。
1,51 外装ケース
1a,2aa 底面
2,2a,2b,2c,92a,92b,92c ブロックモジュール
3,73 制御基板
4 リードフレーム
4a パワー系入出力リード
4b 制御信号入力リード
6a 外部接続端子
7 突起
8 制御素子
9 受動部品
11a パワー半導体素子
11b ダイオード
14 アルミ線
15 樹脂
16 絶縁層
17 放熱板
18 スルーホール
19,40,59,83,84 凹部
20,50 開口
21 空気層
22 ベース部
23 ガード部
26 カバー
32 蓋
33 負荷
34 取り付け孔
35 リング
36,56,66,76 実装構造体
37 溝
38,41 貫通孔
39 カシメツール
42,43 切り欠き
44,45 中間部材
48 薄肉部
P 正極端子
N 負極端子
C 負荷接続端子
T1〜T5 端子
100 半導体装置
1a,2aa 底面
2,2a,2b,2c,92a,92b,92c ブロックモジュール
3,73 制御基板
4 リードフレーム
4a パワー系入出力リード
4b 制御信号入力リード
6a 外部接続端子
7 突起
8 制御素子
9 受動部品
11a パワー半導体素子
11b ダイオード
14 アルミ線
15 樹脂
16 絶縁層
17 放熱板
18 スルーホール
19,40,59,83,84 凹部
20,50 開口
21 空気層
22 ベース部
23 ガード部
26 カバー
32 蓋
33 負荷
34 取り付け孔
35 リング
36,56,66,76 実装構造体
37 溝
38,41 貫通孔
39 カシメツール
42,43 切り欠き
44,45 中間部材
48 薄肉部
P 正極端子
N 負極端子
C 負荷接続端子
T1〜T5 端子
100 半導体装置
本発明は、半導体装置およびその製造方法に関する。本発明は、特に、パワーデバイス又はインバータなどの電力変換用途で使用される半導体装置に関する。
太陽光発電システムのパワーコンディショナー又はモーターの回転制御には、半導体装置(パワーデバイス)が使用される。この半導体装置において、実装面積の削減、半導体素子間距離の短縮による性能向上、及びユーザー側の設計負荷低減を目的として、複数のパワーデバイスを一つのパッケージに収めてモジュール化された製品(1パッケージ化された半導体装置)が増加している(例えば、特許文献1〜3参照。)。
1パッケージ化された半導体装置は、パワーモジュールと呼ばれる。このパワーモジュールには、スイッチングを行うIGBT(insulated gate bipolar transistor)又はMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)のようなパワー半導体素子が、複数個内蔵されている。そのパワー半導体素子を駆動する複数のドライバ素子及び複数の受動素子をさらに内蔵することで、パワー半導体の駆動及び保護機能を持たせたパワーモジュールは、特にIPM(Intelligent Power Module)と呼称され、市場を伸ばしている。
従来の半導体装置は、図22に示すように、金属端子101がインサート成形された樹脂ケース102を用いる。そして、この樹脂ケース102の下面には、主にCuを材料とした金属プレート103が、接着剤104にて取り付けられている。
金属プレート103上には、セラミックの表面と裏面にCu箔が貼り付けられた配線パターンを有する絶縁基板105が、半田106aで接合されている。セラミックとしては、例えば、酸化アルミニウム(Al2O3)又は窒化アルミニウム(AlN)がある。
絶縁基板105上には、IGBT又は還流ダイオードなどのパワー半導体素子107が、半田106bで接合されている。パワー半導体素子107の表面に形成された電極と樹脂ケース102の中継電極108の間は、アルミ線109によって接続されている。
さらに、パワー半導体素子107の直上には、制御基板112が、配置されている。制御基板112には、パワー半導体素子107などを制御する制御素子110とコンデンサ又は抵抗などの受動部品111が、実装されている。制御基板112のピン孔115が中継電極108に挿入されることによって、パワー半導体素子107と制御素子110が電気的に接続されている。
また、これらパワー半導体素子107の周辺は、外部環境からの保護のため、樹脂ケース102の凹部114にシリコーンゲル113を充填して封止されている。
しかしながら、従来の半導体装置を製造するためには、多数の工程を実施する必要がある。具体的には、顧客の要求した形状の金属端子101を有した樹脂ケース102を製造し、この樹脂ケース102とパワー半導体素子107が実装された金属プレート103とを接合し、その後に、パワー半導体素子107の表面に形成された電極と樹脂ケース102の中継電極108の間をアルミ線109によって接続し、さらに、樹脂ケース102の側の中継電極108と制御基板112を電気接続する、一連の組み立て工程を実施する必要がある。
また、従来の半導体装置では、樹脂ケース102の凹部114に位置している多数の中継電極108を、制御基板112のピン孔115にそれぞれ挿入する必要があり、組み立ての作業性が悪くなる場合がある。
そこで、本発明は、高生産性を実現することができる構造の半導体装置およびその製造方法を提供することを目的とする。
上記課題を解決するための本発明の半導体装置は、パワー半導体素子を内蔵し、第1リード及び第2リードが引き出されたブロックモジュールと、前記パワー半導体素子を制御する制御基板と、その底部に開口が形成されると共に、前記底部に載置された前記ブロックモジュールの前記第1リードに当接する外部接続端子を前記底部に有する外装体と、を備え、前記第2リードは、前記制御基板に接続され、前記第1リードは、前記外部接続端子に接合されていることを特徴とする。
また、上記課題を解決するための本発明の半導体装置は、パワー半導体素子を内蔵し、第1リード及び第2リードが引き出されたブロックモジュールと、前記パワー半導体素子を制御する制御基板と、載置された前記ブロックモジュールの前記第1リードに当接する外部接続端子を有する外装体と、を備え、前記第2リードは、前記制御基板に接続され、前記第1リードは、前記外部接続端子に接合され、前記ブロックモジュールには、前記パワー半導体素子と熱接続する放熱板が、その一部を露出させた状態でモールドされ、前記外装体には、前記ブロックモジュールの表面に露出した前記放熱板を露出させる開口が底部に形成され、前記ブロックモジュールには溝が形成されており、前記溝が前記開口周囲の前記外装体の薄肉部に係合していることを特徴とする。
また、上記課題を解決するための本発明の半導体装置は、パワー半導体素子を内蔵し、第1リード及び第2リードが引き出されたブロックモジュールと、前記パワー半導体素子を制御する制御基板と、載置された前記ブロックモジュールの前記第1リードに当接する外部接続端子を有する外装体と、を備え、前記第2リードは、前記制御基板に接続され、前記第1リードは、前記外部接続端子に接合され、前記第2リードと前記制御基板とが、中間部材を介して接続されていることを特徴とする。
また、上記課題を解決するための本発明の半導体装置の製造方法は、パワー半導体素子を内蔵し、第1リードと第2リードとが引き出されたブロックモジュールを準備し、前記ブロックモジュールを前記制御基板に取り付けると共に、前記第2リードを前記制御基板に接続して実装構造体を形成し、前記第1リードと外装体の外部接続端子とが重なるように前記実装構造体と前記外装体とを位置合わせした状態で、前記第1リードと前記外部接続端子との当接面を接合することを特徴とする。
本発明によれば、従来の構造に比べて高生産性を実現することができる構造の半導体装置およびその製造方法を提供することができる。
以下、本発明の半導体装置およびその製造方法を、各実施の形態に基づいて説明する。本発明の半導体装置は、例えば、パワーデバイス又はパワーモジュールである。
なお、以下の説明において、同じ構成には同じ符号を付けて、適宜、説明を省略する。
なお、以下の説明において、同じ構成には同じ符号を付けて、適宜、説明を省略する。
また、スイッチング素子としてIGBTを用いた半導体装置について説明するが、本発明は、IGBTに限定されるものではなく、他のパワートランジスタを用いた半導体装置についても適用可能である。
(実施の形態1)
図1〜図10を用いて、本発明の実施の形態1の半導体装置及びその製造方法を説明する。なお、図1〜図10では、それぞれの図の対応関係を明確にするために、適宜、X方向、Y方向を図示している。
図1〜図10を用いて、本発明の実施の形態1の半導体装置及びその製造方法を説明する。なお、図1〜図10では、それぞれの図の対応関係を明確にするために、適宜、X方向、Y方向を図示している。
図1は、実施の形態1の製造方法を用いて製造された半導体装置100の構成を示す断面図である。
図1において、半導体装置100は、外装ケース1と、ブロックモジュール2と、制御基板3とを組み付けて構成される。
図1において、半導体装置100は、外装ケース1と、ブロックモジュール2と、制御基板3とを組み付けて構成される。
外装ケース1は、外装体の一例であり、樹脂で構成されている。外装ケース1を構成する樹脂には、例えば、トランスファーモールド用の熱硬化性のエポキシ樹脂を使用することができる。外装ケース1の凹部19には、開口20が形成されている。開口20の周囲には、薄肉部48が形成されている。この外装ケース1は、凹部19の底部で一端が露出した外部接続端子6aを有する。外部接続端子6aは、外装ケース1にインサート成形されている。
ブロックモジュール2は、パワー半導体素子11a、リードフレーム4、アルミ線14、絶縁層16、放熱板17を内蔵している。ブロックモジュール2からは、第1リード4aと、第2リード4bが引き出されている。第1リード4aは、パワー系入出力リードである。第2リード4bは、制御信号入力リードである。第2リード4bは、図6(b)に示すように、ブロックモジュール2から上方に向かって垂直に曲げて引き出されている。第1リード4aは、ブロックモジュール2から水平に引き出されている。第1リード4aと第2リード4bは、リードフレーム4の一部である。
制御基板3には、制御素子8と受動部品9とが実装されて、制御信号発生用の電気回路が構築されている。受動部品9は、例えば、抵抗又はコンデンサなどである。また、制御基板3には、図7に示すように、スルーホール18と貫通孔38とが形成されている。
第2リード4bは、制御基板3のスルーホール18に挿入した状態で、半田付けなどによって制御基板3に電気的に接合されている。この第2リード4bの形状は、ブロックモジュール2から離れる方向に曲げられた形状である。第2リード4bの途中には、突起7が形成されている。この突起7は、制御基板3の裏面に係合してブロックモジュール2と制御基板3との位置関係を規制し、ブロックモジュール2と制御基板3の間に所定の間隔を構成している。
第1リード4aは、外部接続端子6aの露出面に重ねた状態でカシメ処理されることで、外部接続端子6aと電気的に接合されている。
第1リード4aと外部接続端子6aを電気接続した状態のブロックモジュール2の底面2aaは、外装ケース1の底面1aの外部に、僅かに突出している。ブロックモジュール2の底面2aaの突出量tは、t=0.1mm程度である。
第1リード4aと外部接続端子6aを電気接続した状態のブロックモジュール2の底面2aaは、外装ケース1の底面1aの外部に、僅かに突出している。ブロックモジュール2の底面2aaの突出量tは、t=0.1mm程度である。
図1に示す本実施の形態1の半導体装置100では、その凹部19に、図22に示すシリコーンゲル113などは充填されていない。そのため、突起7によって間隔が保持されているブロックモジュール2と制御基板3の間には、空気層21が形成されている。また、凹部19の上部開口には、仮想線で示す蓋32を装着する場合がある。
本実施の形態1の半導体装置100では、制御基板3から第2リード4bを介してブロックモジュール2のパワー半導体素子11aのゲート端子に制御信号を供給することで、パワー半導体素子11aのソース端子−ドレイン端子間のオン−オフを制御している。
図2は、本発明の実施の形態1の半導体装置100の使用状態を示す回路図である。図2では、半導体装置100が、巻線L1,L2,L3を有する負荷33を運転する場合を示している。本実施の形態1の半導体装置100は、図2に示すように、一例として、3相用の半導体装置を用いて説明している。
図3は、外装ケース1の平面図を示し、図4は、外装ケース1の斜視図を示す。図3,図4では、外装ケース1のみを図示している。
図2では、3相用の半導体装置のブロックモジュール2は、3つのブロックモジュール2a,2b,2cから構成される。図2において、各ブロックモジュール2a,2b,2cには、IGBTのパワー半導体素子11a,11aが2つ直列接続されたハーフブリッジ回路が構成されている。各ブロックモジュール2a,2b,2cは、それぞれ、正極端子P、負極端子N、負荷接続端子Cを有する1相分のインバータとなっている。各ブロックモジュール2a,2b,2cには、ダイオード11bが設けられている。
図2では、3相用の半導体装置のブロックモジュール2は、3つのブロックモジュール2a,2b,2cから構成される。図2において、各ブロックモジュール2a,2b,2cには、IGBTのパワー半導体素子11a,11aが2つ直列接続されたハーフブリッジ回路が構成されている。各ブロックモジュール2a,2b,2cは、それぞれ、正極端子P、負極端子N、負荷接続端子Cを有する1相分のインバータとなっている。各ブロックモジュール2a,2b,2cには、ダイオード11bが設けられている。
図3,図4に示すように、外装ケース1の凹部19の底部には、端子T1に繋がっている負荷接続端子Cと、端子T2に繋がっている負荷接続端子Cと、端子T3に繋がっている負荷接続端子Cと、端子T4に繋がっている3つの正極端子Pと、端子T5に繋がっている3つの負極端子Nとが、設けられている。負荷接続端子C、正極端子P、負極端子Nは、外部接続端子6aの一例である。外装ケース1の四隅の取り付け孔34の内側には、補強用に金属製のリング35が挿入されている。それぞれの外部接続端子6a(負荷接続端子C、正極端子P、負極端子N)には、凹部40が設けられている。
本実施の形態1の半導体装置100は、図5(a)〜図5(g)に示す第1工程〜第7工程で製造することができる。以下、図5(a)〜図5(g)を用いて、本実施の形態1の半導体装置100の製造工程を説明する。
まず、第1工程として、図5(a)に示すように、リードフレーム4の表面に、パワー半導体素子11aとダイオード11b(図示せず)を搭載する。さらに、パワー半導体素子11aの表面電極とリードフレーム4をアルミ線14で電気的に接合する。パワー半導体素子11aとダイオード11bとは、逆並列に接続されている。
リードフレーム4の材質としては、放熱性の観点から、熱伝導率の良いCuを用いることが望ましい。また、パワー半導体素子11a,11aをリードフレーム4に接合する接合材としては、熱伝導性の良い材料を使用することが望ましい。この接合材には、具体的には、Sn−Ag−Cu系はんだなど、金属系の熱伝導性の良い接合材料を使用する。アルミ線14の接合は、常温で接合材を不要とするため、超音波接合にて接合されることが好ましい。また、パワー半導体素子11aのソース電極には数A(アンペア)〜数百A(アンペア)の大電流が流れるため、アルミ線14は、溶断しない程度に複数接合させる必要がある。アルミ線14は、図示したようなワイヤー形状である必要はなく、箔状のアルミリボンであっても良い。また、パワー半導体素子11aのゲート電極は、ソース電極と比較して小さい電流しか流れないため、電極面積が小さい。そのため、ゲート電極用のアルミ線14は、ソース電極用のものよりも細い形状でも良い。アルミ線14としては、例えば、150μm径のアルミ線を用いることができる。
次に、第2工程として、図5(b)に示すように、リードフレーム4の裏面に、絶縁層16と放熱板17を接着する。すなわち、放熱板17は、リードフレーム4及び絶縁層16を介して、パワー半導体素子11aと熱接続されている。絶縁層16は、接着性を持つ層である。予め絶縁層16と放熱板17とを接着させて所望の形状に加工した後、これらをリードフレーム4と接着させる。絶縁層16に熱硬化性の樹脂を用いる場合は、絶縁層16の被接着体が放熱板17とリードフレーム4の2つとなるため、予め接着する際に樹脂が完全硬化して接着性が失われないように、接着時の温度等の条件を調整する必要がある。この絶縁層16としては、放熱性と絶縁性を両立する樹脂を使用することが望ましい。絶縁層16としては、例えば、酸化アルミニウム(Al2O3)又は窒化ホウ素(BN)などの高熱伝導フィラーを用いることができる。
次に、第3工程として、図5(c)に示すように、パワー半導体素子11aが搭載されたリードフレーム4の周辺を、樹脂15にて封止して、ブロックモジュール2を形成する。樹脂15での封止は、例えば、熱硬化性エポキシ樹脂と封止金型を使用したトランスファーモールドにより行うことができる。この時、本実施の形態1では、放熱板17の裏面が封止金型と接触する設計にしておくことで、封止後に放熱板17の裏面がブロックモジュール2の外部に露出するようにしている。これは、封止時に樹脂15が放熱板17の裏面を覆うと、パワー半導体素子11aからの放熱経路が妨げられ、熱抵抗が上昇してしまうためである。また、特殊な形状の封止金型を用いることで、ブロックモジュール2の底部に溝37を形成している。図6(a)は、図5(c)の状態のブロックモジュール2を示す。図6(a)に示すように、第2リード4bは、その一端がブロックモジュール2の制御信号入力回路に接続されて、ブロックモジュール2から引き出されている。
次に、第4工程として、図5(d)に示すように、第2リード4bをブロックモジュール2から離れるように上方に90°曲げるフォーミング処理を施す。第2リード4bに、このフォーミング処理を施すことで、図6(b)に示す状態になる。
次に、第5工程として、図5(e)に示すように、制御基板3に3個のブロックモジュール2を実装した実装構造体36を作成する。具体的には、第5工程として、各ブロックモジュール2の第2リード4bを制御基板3のスルーホール18に挿入し、第2リード4bと制御基板3の間を半田付けなどの手段で電気的に接合して固定する。第2リード4bには突起7が形成されているため、制御基板3が突起7で支持され、ブロックモジュール2と制御基板3の間隔を所定の間隔にすることができる。また、第2リード4bの先端にテーパー形状を施しておくと、スルーホール18に挿入しやすくなる。このようにして作成された実装構造体36を、図7に示す。
次に、第6工程として、図5(f)に示すように、実装構造体36を外装ケース1の凹部19に挿入する。凹部19に挿入された実装構造体36のY方向(ブロックモジュール2の配列方向Xと直交する方向)における位置は、薄肉部48の先端がブロックモジュール2の溝37に当接して位置決めされている。具体的には、凹部19に挿入された実装構造体36のY方向における位置は、ブロックモジュール2の底部に形成された溝37に、外装ケース1の開口20の周囲の薄肉部48が係合して、位置決めされている。ここで、ブロックモジュール2の底部の溝37は、前述の封止金型により形成することも可能であり、封止後に削り取って形成することも可能である。半導体装置100の底面図を、図9に示す。また、図5(f)の状態では、図8に示すように、各ブロックモジュール2(2a,2b,2c)の第1リード4aが、外装ケース1に設けられた端子T1,T2,T3の外部接続端子6a(正極端子P,負極端子N,負荷接続端子C)の上に重なっている。第1リード4aの幅dと、外装ケース1の外部接続端子6aの幅Dとは、半導体装置100が75A(アンペア)仕様の場合には、何れも1mm〜10mmで、かつ“ d ≦ D ”が好ましい。
ここで、本実施の形態1では、図7,図8に示すように、各ブロックモジュール2の第1リード4aと外部接続端子6aとのそれぞれの重なり位置に対応して、制御基板3に複数の貫通孔38を予め形成している。このように制御基板3に貫通孔38を予め形成しておくことで、本実施の形態1の実装構造体36を構成した状態でも、第1リード4aと外部接続端子6aとを接合処理(例えば、カシメ処理)することができる。ここで、第1リード4aと外部接続端子6aとの重なり位置とは、XY平面において、第1リード4aと外部接続端子6aとが重なる位置である。
次に、第7工程として、図5(g)に示すように、制御基板3の貫通孔38から第1リード4aに向かって、接合ツールの一例としてのカシメツール39を挿入して、第1リード4aを外部接続端子6aに接合させる。ブロックモジュール2の第1リード4aと外装ケース1の外部接続端子6aとは、カシメツール39によりそれぞれカシメ処理が行われて接合することで、電気接続している。
ここで、本実施の形態1では、外部接続端子6aには凹部40が形成されているため、カシメツール39によるカシメ処理によって第1リード4aの一部が外部接続端子6aの凹部40に押し込まれている。そのため、本実施の形態1では、第1リード4aと外部接続端子6aとは、強固に接合されている。
以上の第1工程〜第7工程の組み立て工程によって、図1に示した半導体装置100を製造できる。
本実施の形態1では、各ブロックモジュール2の第2リード4bを制御基板3のスルーホール18に挿入し、第2リード4bと制御基板3の間を半田付けなどの手段で電気的に接合して固定する作業を、外装ケース1の外で実施することができる。そのため、本実施の形態1の半導体装置100の製造方法は、作業が容易で、作業性が良好である。
本実施の形態1では、各ブロックモジュール2の第2リード4bを制御基板3のスルーホール18に挿入し、第2リード4bと制御基板3の間を半田付けなどの手段で電気的に接合して固定する作業を、外装ケース1の外で実施することができる。そのため、本実施の形態1の半導体装置100の製造方法は、作業が容易で、作業性が良好である。
さらに、本実施の形態1の半導体装置100は、製造途中の実装構造体36の状態で通電して動作検査することができるため、さらに歩留まりを向上させることも可能である。
また、実装構造体36の状態で動作検査することが可能であると、外装ケース1の外部に突出している端子T1〜T5の形状に関わらずに、実装構造体36を準備しておくことができる。そのため、複数個及び複数種類の実装構造体36を予め準備しておき、ユニット構造のように外装ケース1に組み付けることができる。具体的には、外装ケース1の端子T1〜T5の形状が決まり次第、予め準備していた実装構造体36を図5(f)(g)の工程で外装ケース1に組み付けることができる。このように、本実施の形態1では、半導体装置100の製造途中で、実装構造体36を形成することにより、半導体装置100の生産性を向上させることができる。
また、実装構造体36の状態で動作検査することが可能であると、外装ケース1の外部に突出している端子T1〜T5の形状に関わらずに、実装構造体36を準備しておくことができる。そのため、複数個及び複数種類の実装構造体36を予め準備しておき、ユニット構造のように外装ケース1に組み付けることができる。具体的には、外装ケース1の端子T1〜T5の形状が決まり次第、予め準備していた実装構造体36を図5(f)(g)の工程で外装ケース1に組み付けることができる。このように、本実施の形態1では、半導体装置100の製造途中で、実装構造体36を形成することにより、半導体装置100の生産性を向上させることができる。
本実施の形態1の半導体装置100は、対象装置に組み込まれて使用される。対象装置とは、半導体装置100の組み込み対象の装置であり、例えば、太陽光発電システム、又は家電やEV用モーターである。例えば、外装ケース1の底面1aを対象装置に向けた状態で外装ケース1の四隅を対象装置の筐体又は放熱板にネジ留めすることで、半導体装置100が対象装置に組み込まれる。このとき、外装ケース1から突出量tだけ突出していたブロックモジュール2は、対象装置によって外装ケース1の内側に向かって押し込まれて、第1リード4aが弾性変形又は塑性変形する。第1リード4aが弾性変形又は塑性変形することによって、ブロックモジュール2の放熱板17を対象装置の筐体又は放熱板に確実に接触させて、熱伝導性を良くすることができる。このとき、対象装置の筐体又は放熱板と放熱板17との間に、熱伝導性グリス又は熱伝導性シートを介在させると、さらに熱伝導性を向上させることができる。
なお、本実施の形態1では、カシメツール39を挿入するために制御基板3に形成された貫通孔38が、カシメ位置に対応して制御基板3に個別に形成した例を説明した。だが、図8に仮想線で示すように、近接した複数のカシメ位置に対応して1つの貫通孔41を形成しても、同様の効果を実現できる。複数の貫通孔38の代わりに1つの貫通孔41とすることで、制御基板3の剛性や弾性が低下する可能性はあるが、貫通孔を形成する際の手間を軽減することが可能である。
また、これらのカシメツール39を挿入するための貫通孔38,41は、図10に示すように、切り欠き42,43で構成しても、同様の効果を実現できる。
(実施の形態2)
図11は、本発明の実施の形態2の半導体装置に使用する実装構造体の要部断面図である。本実施の形態2は、前述の実施の形態1の実装構造体36を実装構造体56に置き換えた以外は実施の形態1と同様であるため、実装構造体56以外の説明は省略する。
(実施の形態2)
図11は、本発明の実施の形態2の半導体装置に使用する実装構造体の要部断面図である。本実施の形態2は、前述の実施の形態1の実装構造体36を実装構造体56に置き換えた以外は実施の形態1と同様であるため、実装構造体56以外の説明は省略する。
前述の実施の形態1における実装構造体36は、ブロックモジュール2から引き出されて更に曲げた第2リード4bの先端に、制御基板3を実装して構成した。それに対し、本実施の形態2の実装構造体56は、図11に示すように、第2リード4bに電気接続されたJリード(J-leads)形状の中間部材44を介して、ブロックモジュール2と制御基板3を電気接続して構成している。
本実施の形態2の実装構造体56を用いることで、ブロックモジュール2と制御基板3との間の隙間の位置変動が大きい場合に、中間部材44によりその位置変動を吸収することができる。
(実施の形態3)
図12は、本発明の実施の形態3の半導体装置に使用する実装構造体の要部断面図である。本実施の形態3は、前述の実施の形態1の実装構造体36を実装構造体66に置き換えた以外は実施の形態1と同様であるため、実装構造体66以外の説明は省略する。
図12は、本発明の実施の形態3の半導体装置に使用する実装構造体の要部断面図である。本実施の形態3は、前述の実施の形態1の実装構造体36を実装構造体66に置き換えた以外は実施の形態1と同様であるため、実装構造体66以外の説明は省略する。
前述の実施の形態1における実装構造体36は、ブロックモジュール2から引き出されて更に曲げた第2リード4bの先端に、制御基板3を実装して構成した。それに対し、本実施の形態3の実装構造体66は、図12に示すように、第2リード4bに電気接続されたガルウィング(Gull wing)形状の中間部材45を介して、ブロックモジュール2と制御基板3を電気接続して構成している。
実施の形態3の実装構造体66を用いることで、ブロックモジュール2と制御基板3との間の隙間の変動が大きい場合に、中間部材44によりその変動を吸収することができると共に、ブロックモジュール2と制御基板3との相対位置を規制することができる。
(実施の形態4)
図13,図14,図15を用いて、本発明の実施の形態4の半導体装置およびその製造方法を説明する。
図13,図14,図15を用いて、本発明の実施の形態4の半導体装置およびその製造方法を説明する。
図13は、本実施の形態4の製造方法を用いて製造された半導体装置を示す断面図である。
前述の実施の形態1における外装ケース1は、凹部19が形成されていると共に外部接続端子6aがインサート成形されて構成されていた。これに対して本実施の形態4では、図13に示すように、外装ケース51が、外部接続端子6aを有した板状のベース部22と、この板状のベース部22に取り付けられて制御基板3などの周囲を取り囲むガード部23とで構成されている。すなわち、本実施の形態4の外装ケース51は、2つの部材(ベース部22、ガード部23)を組み合わせて構成されている。ブロックモジュール2と制御基板3の構成、ならびにブロックモジュール2と制御基板3の組み立てなどは実施の形態1と同じであるため、説明は省略する。
前述の実施の形態1における外装ケース1は、凹部19が形成されていると共に外部接続端子6aがインサート成形されて構成されていた。これに対して本実施の形態4では、図13に示すように、外装ケース51が、外部接続端子6aを有した板状のベース部22と、この板状のベース部22に取り付けられて制御基板3などの周囲を取り囲むガード部23とで構成されている。すなわち、本実施の形態4の外装ケース51は、2つの部材(ベース部22、ガード部23)を組み合わせて構成されている。ブロックモジュール2と制御基板3の構成、ならびにブロックモジュール2と制御基板3の組み立てなどは実施の形態1と同じであるため、説明は省略する。
本実施の形態4の半導体装置は、以下に説明する第8工程〜第10工程で組み立てられる。
まず、第8工程として、図14(a)に示すように、ガード部23を取り付ける前のベース部22の開口50に、実装構造体36を設置する。このとき、実装構造体36の第1リード4aが、ベース部22の外部接続端子6aに重なるように配置する。
まず、第8工程として、図14(a)に示すように、ガード部23を取り付ける前のベース部22の開口50に、実装構造体36を設置する。このとき、実装構造体36の第1リード4aが、ベース部22の外部接続端子6aに重なるように配置する。
次に、第9工程として、図14(b)に示すように、カシメツール39を貫通孔38から挿入して第1リード4aと外部接続端子6aをカシメ処理する。このカシメ処理により、第1リード4aと外部接続端子6aを電気的に接合する。このとき、カシメツール39は、図14(b)の仮想線で示すように貫通孔38に挿入される。
次に、第10工程として、図14(c)に示すように、実装構造体36を取り囲むように、ベース部22にガード部23を取り付ける。
また、組み込み対象装置の一部で制御基板3の周囲を被うカバー26が形成できる場合は、第10工程として、図14(c)に代えて図15に示すようにカバー26を配置することで、ガード部23を不要とすることもできる。
また、組み込み対象装置の一部で制御基板3の周囲を被うカバー26が形成できる場合は、第10工程として、図14(c)に代えて図15に示すようにカバー26を配置することで、ガード部23を不要とすることもできる。
このようにして、本実施の形態4でも、前述の実施の形態1の場合とほぼ同じ外観形状の半導体装置を得ることができる。
(実施の形態5)
図16を用いて、本発明の実施の形態5の半導体装置の製造方法を説明する。
(実施の形態5)
図16を用いて、本発明の実施の形態5の半導体装置の製造方法を説明する。
前述の実施の形態1の半導体装置では、外装ケース1の内側寸法にほぼ等しい大きさの制御基板3を備えた実装構造体36を、外装ケース1の凹部19に収納して構成した。それに対して、本実施の形態5では、図16(a)と図16(b)に示すように、外装ケース1の凹部19との間に、カシメツール39を差し入れるのに必要な寸法の隙間46を設けることが可能な制御基板73を用いている。この場合、制御基板73には、前述の実施の形態1での貫通孔38が不要である。すなわち、本実施の形態5の制御基板73は、XY平面における第1リード4aと外部接続端子6aとの重なり位置において、制御基板73と第1リード4aが重ならない程度に、制御基板73の大きさを制限したものである。
本実施の形態5における制御基板73を用いて構成した実装構造体76を用いることで、図16(c)に示すように、隙間46からカシメツール39を差し入れてカシメ処理することができる。そして、このカシメ処理によって、前述の実施の形態1と同様の機能を有する半導体装置を得ることができる。
(実施の形態6)
上記の各実施の形態では、第1リード4aと外部接続端子6aとをカシメ処理によって電気接合したが、貫通孔38などを通して電気接合可能であれば、他の工法を選択することもできる。他の工法としては、例えば、貫通孔38を通過したレーザによるレーザ接合方法や、貫通孔38を通した工具による超音波接合方法、貫通孔38を通した工具による加熱接合、化学反応を利用して接合面を活性化することによる化学接合などがある。
上記の各実施の形態では、第1リード4aと外部接続端子6aとをカシメ処理によって電気接合したが、貫通孔38などを通して電気接合可能であれば、他の工法を選択することもできる。他の工法としては、例えば、貫通孔38を通過したレーザによるレーザ接合方法や、貫通孔38を通した工具による超音波接合方法、貫通孔38を通した工具による加熱接合、化学反応を利用して接合面を活性化することによる化学接合などがある。
−実施例1−
図17に示す実施例1は、超音波接合によって、外部接続端子6aと第1リード4aとを接合している例である。この実施例では、外部接続端子6aの材質と第1リード4aの材質が同一である。具体的には、外部接続端子6aと第1リード4aの材質が、共に銅である。
図17に示す実施例1は、超音波接合によって、外部接続端子6aと第1リード4aとを接合している例である。この実施例では、外部接続端子6aの材質と第1リード4aの材質が同一である。具体的には、外部接続端子6aと第1リード4aの材質が、共に銅である。
図17(a)に示すように、外部接続端子6a又は第1リード4aの表面に酸化膜77が形成されているような場合であっても、接合ツールとしての超音波ヘッド78によって、第1リード4aを外部接続端子6aに押圧すると共に、第1リード4aと外部接続端子6aの当接面に矢印79方向の超音波振動を印加することによって、図17(b)に示すように、当接面に介在していた酸化膜77を除去することができる。当接面の酸化膜77を除去することで、第1リード4aと外部接続端子6aの清浄な面が圧接され、第1リード4aと外部接続端子6aとを接合することができる。
なお、超音波ヘッド78の振動を第1リード4aに効率よく伝達するためには、超音波ヘッド78の先端形状を図17(a)に示すように、凹凸が形成されたアンビル形状(Anvil shape)78aにすることが好ましい。
−実施例2−
図18に示す実施例2は、加熱接合によって、外部接続端子6aと第1リード4aとを接合している例である。図18は、加熱すると共に加圧することによって、外部接続端子6aと第1リード4aとを接合している。この実施例2では、外部接続端子6aの材質と第1リード4aの材質が同一である。具体的には、外部接続端子6aと第1リード4aの材質が、共に銅である。
図18に示す実施例2は、加熱接合によって、外部接続端子6aと第1リード4aとを接合している例である。図18は、加熱すると共に加圧することによって、外部接続端子6aと第1リード4aとを接合している。この実施例2では、外部接続端子6aの材質と第1リード4aの材質が同一である。具体的には、外部接続端子6aと第1リード4aの材質が、共に銅である。
図18(a)に示すように、外部接続端子6a又は第1リード4aの表面に酸化膜77が形成されているような場合であっても、接合ツールとしての加熱ヘッド80によって、第1リード4aを加熱すると共に外部接続端子6aに押圧することによって、図18(b)に示すように、当接面に介在していた酸化膜77を除去することができ、第1リード4aと外部接続端子6aの清浄な面が圧接されることによって、第1リード4aと外部接続端子6aとを接合することができる。このとき、第1リード4a及び外部接続端子6aは加熱されているため、銅の結合反応を促進できる。
なお、加熱ヘッド80による押圧のために必要な圧力は、図17で説明した超音波接合の場合に比べて大きい。
−実施例3−
図19に示す実施例3は、化学接合によって、外部接続端子6aと第1リード4aとを接合している例である。図19は、化学反応を利用して接合面を活性化することによって、外部接続端子6aと第1リード4aとを接合している。この実施例では、外部接続端子6aの材質と第1リード4aの材質が同一である。具体的には、外部接続端子6aと第1リード4aの材質が、共に銅である。
−実施例3−
図19に示す実施例3は、化学接合によって、外部接続端子6aと第1リード4aとを接合している例である。図19は、化学反応を利用して接合面を活性化することによって、外部接続端子6aと第1リード4aとを接合している。この実施例では、外部接続端子6aの材質と第1リード4aの材質が同一である。具体的には、外部接続端子6aと第1リード4aの材質が、共に銅である。
外部接続端子6a又は第1リード4aの表面に酸化膜77が形成されているような場合であっても、図19(a)に示すように、表面活性化剤81を外部接続端子6aに滴下する。これによって、還元反応によって酸化銅(CuO)を銅(Cu)に戻す。そして、外部接続端子6aの上に第1リード4aを載置すると共に、接合ツールとしての押圧ヘッド82によって、第1リード4aを外部接続端子6aに押圧することによって、図18(b)に示すように、第1リード4aと外部接続端子6aを接合することができる。
(実施の形態7)
上記の各実施の形態において、第1リード4aと第2リード4bは、図6(b)に示したように、樹脂モールドされているブロックモジュール2a,2b,2cの別々の辺から引き出されていたが、本実施の形態では、図20,図21に示すように、ブロックモジュール92a,92b,92cは、第1リード4aが引き出されている辺と同じ辺から第2リード4bが引き出されている。
上記の各実施の形態において、第1リード4aと第2リード4bは、図6(b)に示したように、樹脂モールドされているブロックモジュール2a,2b,2cの別々の辺から引き出されていたが、本実施の形態では、図20,図21に示すように、ブロックモジュール92a,92b,92cは、第1リード4aが引き出されている辺と同じ辺から第2リード4bが引き出されている。
本実施の形態7では、近接して配置された第1リード4aと第2リード4bとの間の絶縁耐圧の低下を防止するため、ブロックモジュール2の外形形状に凹部83,84を形成して沿面距離を大きくしている。
上記の各実施の形態では、外装ケース1に3個のブロックモジュール2,92を取り付けた半導体装置100の場合を例に挙げて説明したが、ブロックモジュール2の数は3に限定されるものではなく、1以上で有れば何れの場合も実施できる。
本発明の半導体装置は、太陽光発電システムのパワーコンディショナーや、モーターの回転制御に使用されるパワーデバイスなどに利用することができる。
1,51 外装ケース
1a,2aa 底面
2,2a,2b,2c,92a,92b,92c ブロックモジュール
3,73 制御基板
4 リードフレーム
4a パワー系入出力リード
4b 制御信号入力リード
6a 外部接続端子
7 突起
8 制御素子
9 受動部品
11a パワー半導体素子
11b ダイオード
14 アルミ線
15 樹脂
16 絶縁層
17 放熱板
18 スルーホール
19,40,59,83,84 凹部
20,50 開口
21 空気層
22 ベース部
23 ガード部
26 カバー
32 蓋
33 負荷
34 取り付け孔
35 リング
36,56,66,76 実装構造体
37 溝
38,41 貫通孔
39 カシメツール
42,43 切り欠き
44,45 中間部材
48 薄肉部
P 正極端子
N 負極端子
C 負荷接続端子
T1〜T5 端子
100 半導体装置
1a,2aa 底面
2,2a,2b,2c,92a,92b,92c ブロックモジュール
3,73 制御基板
4 リードフレーム
4a パワー系入出力リード
4b 制御信号入力リード
6a 外部接続端子
7 突起
8 制御素子
9 受動部品
11a パワー半導体素子
11b ダイオード
14 アルミ線
15 樹脂
16 絶縁層
17 放熱板
18 スルーホール
19,40,59,83,84 凹部
20,50 開口
21 空気層
22 ベース部
23 ガード部
26 カバー
32 蓋
33 負荷
34 取り付け孔
35 リング
36,56,66,76 実装構造体
37 溝
38,41 貫通孔
39 カシメツール
42,43 切り欠き
44,45 中間部材
48 薄肉部
P 正極端子
N 負極端子
C 負荷接続端子
T1〜T5 端子
100 半導体装置
上記課題を解決するための本発明の半導体装置は、パワー半導体素子を内蔵し、第1リード及び第2リードが引き出されたブロックモジュールと、前記パワー半導体素子を制御する制御基板と、その底部に開口が形成されると共に、前記底部に載置された前記ブロックモジュールの前記第1リードに当接する外部接続端子を前記底部に有する外装体と、を備え、前記第2リードは、前記制御基板に接続され、前記第1リードは、前記外部接続端子に接合され、前記第1リードと前記外部接続端子との重なり位置に対応する前記制御基板の領域に、貫通孔が形成されたことを特徴とする。
また、上記課題を解決するための本発明の半導体装置は、パワー半導体素子を内蔵し、第1リード及び第2リードが引き出されたブロックモジュールと、前記パワー半導体素子を制御する制御基板と、その底部に開口が形成されると共に、前記底部に載置された前記ブロックモジュールの前記第1リードに当接する外部接続端子を有する外装体と、を備え、前記第2リードは、前記制御基板に接続され、前記第1リードは、前記外部接続端子に接合され、前記第1リードと前記外部接続端子との重なり位置に対応する前記制御基板の領域に、切り欠きが形成されたことを特徴とする。
また、上記課題を解決するための本発明の半導体装置の製造方法は、パワー半導体素子を内蔵し、第1リードと第2リードとが引き出されたブロックモジュールを準備し、前記ブロックモジュールを前記制御基板に取り付けると共に、前記第2リードを前記制御基板に接続して実装構造体を形成し、前記第1リードと外装体の外部接続端子とが重なるように前記実装構造体と前記外装体とを位置合わせした状態で、前記第1リードと外装体の外部接続端子との重なり位置に対応して前記制御基板に形成されている貫通孔又は切り欠きから、接合ツールを挿入して前記第1リードと前記外部接続端子との当接面を接合することを特徴とする。
Claims (20)
- パワー半導体素子を内蔵し、第1リード及び第2リードが引き出されたブロックモジュールと、
前記パワー半導体素子を制御する制御基板と、
載置された前記ブロックモジュールの前記第1リードに当接する外部接続端子を有する外装体と、を備え、
前記第2リードは、前記制御基板に接続され、
前記第1リードは、前記外部接続端子に接合されている、
半導体装置。 - 前記第1リードと前記外部接続端子との重なり位置に対応する前記制御基板の領域に、貫通孔が形成された、
請求項1に記載の半導体装置。 - 前記第1リードと前記外部接続端子との重なり位置に対応する前記制御基板の領域に、切り欠きが形成された、
請求項1に記載の半導体装置。 - 前記第1リードと前記外部接続端子との重なり位置において、前記制御基板と前記第1リードとが重ならない、
請求項1に記載の半導体装置。 - 前記ブロックモジュールには、前記パワー半導体素子と熱接続する放熱板が、その一部を露出させた状態でモールドされており、
前記外装体には、前記ブロックモジュールの表面に露出した前記放熱板を露出させる開口が底部に形成されている、
請求項1〜請求項4の何れか1項に記載の半導体装置。 - 前記ブロックモジュールには溝が形成されており、前記溝が前記開口周囲の前記外装体の薄肉部に係合している、
請求項5に記載の半導体装置。 - 前記第1リードと前記外部接続端子とがカシメ接合されている、
請求項1〜請求項6の何れか1項に記載の半導体装置。 - 前記第2リードは、前記ブロックモジュールから離れる方向に曲げられた形状を有する、
請求項1〜請求項7の何れか1項に記載の半導体装置。 - 前記第2リードに設けられた突起により、前記ブロックモジュールと前記制御基板の位置関係が規制されている、
請求項1〜請求項8の何れか1項に記載の半導体装置。 - 前記ブロックモジュールと前記制御基板との間に空気層が形成されている、
請求項1〜請求項9の何れか1項に記載の半導体装置。 - 前記第2リードと前記制御基板とが、中間部材を介して接続されている、
請求項1〜請求項10の何れか1項に記載の半導体装置。 - 前記中間部材が、Jリード形状である、
請求項11に記載の半導体装置。 - 前記中間部材が、ガルウィング形状である、
請求項11に記載の半導体装置。 - 請求項1〜請求項13の何れか1項に記載の半導体装置を組み込んだ装置。
- パワー半導体素子を内蔵し、第1リードと第2リードとが引き出されたブロックモジュールを準備し、
前記ブロックモジュールを前記制御基板に取り付けると共に、前記第2リードを前記制御基板に接続して実装構造体を形成し、
前記第1リードと外装体の外部接続端子とが重なるように前記実装構造体と前記外装体とを位置合わせした状態で、前記第1リードと前記外部接続端子との当接面を接合する、
半導体装置の製造方法。 - 前記第1リードと前記外部接続端子との当接面をカシメ接合する、
請求項15に記載の半導体装置の製造方法。 - 前記第1リードと前記外部接続端子との重なり位置に対応して前記制御基板に形成されている貫通孔又は切り欠きから、接合ツールを挿入して前記第1リードと前記外部接続端子の当接面を接合する、
請求項15又は請求項16に記載の半導体装置の製造方法。 - 前記実装構造体を形成するに際し、前記第2リードに設けられた突起により、前記ブロックモジュールと前記制御基板の位置関係を規制する、
請求項15〜請求項17の何れか1項に記載の半導体装置の製造方法。 - 前記実装構造体と前記外装体との位置合わせを、前記ブロックモジュールに形成された溝を前記外装体に係合して行う、
請求項15〜請求項18の何れか1項に記載の半導体装置の製造方法。 - 前記実装構造体と前記外装体とを位置合わせするに際し、前記ブロックモジュールの放熱板を前記外装体の開口から突出させる、
請求項15〜請求項19の何れか1項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013526015A JP5661183B2 (ja) | 2012-02-13 | 2012-12-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012027895 | 2012-02-13 | ||
JP2012027895 | 2012-02-13 | ||
PCT/JP2012/007864 WO2013121491A1 (ja) | 2012-02-13 | 2012-12-10 | 半導体装置およびその製造方法 |
JP2013526015A JP5661183B2 (ja) | 2012-02-13 | 2012-12-10 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP5661183B2 JP5661183B2 (ja) | 2015-01-28 |
JPWO2013121491A1 true JPWO2013121491A1 (ja) | 2015-05-11 |
Family
ID=48983661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013526015A Active JP5661183B2 (ja) | 2012-02-13 | 2012-12-10 | 半導体装置およびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9136193B2 (ja) |
EP (1) | EP2816598B1 (ja) |
JP (1) | JP5661183B2 (ja) |
CN (1) | CN103430307B (ja) |
WO (1) | WO2013121491A1 (ja) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112013006852B4 (de) * | 2013-03-21 | 2023-06-29 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
DE102013104949B3 (de) * | 2013-05-14 | 2014-04-24 | Semikron Elektronik Gmbh & Co. Kg | Leistungselektronische Schalteinrichtung und Anordnung hiermit |
JP2015026820A (ja) * | 2013-06-18 | 2015-02-05 | 株式会社デンソー | 電子装置 |
JP6299120B2 (ja) * | 2013-09-05 | 2018-03-28 | 富士電機株式会社 | 半導体モジュール |
JP6154342B2 (ja) * | 2013-12-06 | 2017-06-28 | トヨタ自動車株式会社 | 半導体装置 |
JP2015220429A (ja) * | 2014-05-21 | 2015-12-07 | ローム株式会社 | 半導体装置 |
JP6451257B2 (ja) * | 2014-11-21 | 2019-01-16 | 富士電機株式会社 | 半導体装置 |
CN105990266B (zh) * | 2015-02-26 | 2018-12-07 | 台达电子工业股份有限公司 | 功率转换电路的封装模块及其制造方法 |
CN105990265B (zh) * | 2015-02-26 | 2019-04-05 | 台达电子工业股份有限公司 | 功率转换电路的封装模块及其制造方法 |
JP6515694B2 (ja) * | 2015-06-12 | 2019-05-22 | 富士電機株式会社 | 半導体装置 |
US9743531B2 (en) * | 2015-06-29 | 2017-08-22 | Denso Corporation | Electronic apparatus and manufacturing method of electronic apparatus |
JP6584333B2 (ja) * | 2016-01-28 | 2019-10-02 | 三菱電機株式会社 | パワーモジュール |
US10204886B2 (en) * | 2016-01-29 | 2019-02-12 | Mitsubishi Electric Corporation | Semiconductor device |
WO2017169134A1 (ja) * | 2016-03-30 | 2017-10-05 | 三菱電機株式会社 | パワーモジュール及びその製造方法並びにパワーエレクトロニクス機器及びその製造方法 |
JP6490027B2 (ja) * | 2016-06-10 | 2019-03-27 | 三菱電機株式会社 | 半導体装置 |
JP6546892B2 (ja) * | 2016-09-26 | 2019-07-17 | 株式会社 日立パワーデバイス | 半導体装置 |
JP6755197B2 (ja) * | 2017-01-19 | 2020-09-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP6988161B2 (ja) * | 2017-05-17 | 2022-01-05 | 富士電機株式会社 | パワー半導体モジュールおよびパワー半導体装置 |
JP6859860B2 (ja) * | 2017-06-13 | 2021-04-14 | 株式会社デンソー | 電力変換装置、及びその製造方法 |
JP7221930B2 (ja) | 2017-07-12 | 2023-02-14 | ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト | パワー半導体モジュール |
WO2019021507A1 (ja) * | 2017-07-28 | 2019-01-31 | 三菱電機株式会社 | 半導体装置及び半導体モジュール |
KR102445515B1 (ko) * | 2017-09-29 | 2022-09-21 | 현대자동차주식회사 | 차량용 전력모듈 |
JP6988345B2 (ja) * | 2017-10-02 | 2022-01-05 | 株式会社デンソー | 半導体装置 |
JP2019087636A (ja) * | 2017-11-07 | 2019-06-06 | 富士電機株式会社 | 半導体パッケージ |
US10667439B1 (en) * | 2018-11-01 | 2020-05-26 | Franklin Electric Company, Inc. | Discrete power component assembly |
FR3089749B1 (fr) * | 2018-12-05 | 2020-11-27 | Valeo Equip Electr Moteur | Module électronique |
CN109801900B (zh) * | 2019-01-15 | 2021-10-29 | 江苏双聚智能装备制造有限公司 | 一种电力用逆变电路装置 |
JP7190985B2 (ja) * | 2019-08-05 | 2022-12-16 | 三菱電機株式会社 | 半導体装置 |
US11387179B2 (en) * | 2019-12-10 | 2022-07-12 | Texas Instruments Incorporated | IC package with half-bridge power module |
JP7313302B2 (ja) * | 2020-03-18 | 2023-07-24 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
KR20210129483A (ko) * | 2020-04-20 | 2021-10-28 | 현대자동차주식회사 | 솔더링 구조, 이를 갖는 파워 모듈 및 파워 모듈의 제조 방법 |
CN111863763A (zh) * | 2020-06-30 | 2020-10-30 | 扬州国扬电子有限公司 | 一种结构紧凑型ipm功率模块 |
US20220396154A1 (en) * | 2021-06-14 | 2022-12-15 | Panasonic Intellectual Property Management Co., Ltd. | Vehicle mounted electric power converter |
US20230178460A1 (en) * | 2021-12-02 | 2023-06-08 | Infineon Technologies Ag | Lead Adapters for Semiconductor Package |
WO2024009753A1 (ja) * | 2022-07-05 | 2024-01-11 | ローム株式会社 | 半導体装置および半導体装置ユニット |
KR102645308B1 (ko) * | 2022-09-14 | 2024-03-08 | 주식회사 아모센스 | 파워 모듈 |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09102580A (ja) * | 1995-08-02 | 1997-04-15 | Matsushita Electron Corp | 樹脂封止型半導体装置およびその製造方法 |
JP2001189416A (ja) * | 1999-12-28 | 2001-07-10 | Mitsubishi Electric Corp | パワーモジュール |
JP2002076258A (ja) * | 2000-08-25 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置 |
JP2003100987A (ja) * | 2001-09-20 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置 |
JP2006303006A (ja) * | 2005-04-18 | 2006-11-02 | Yaskawa Electric Corp | パワーモジュール |
JP2007116172A (ja) * | 2005-10-21 | 2007-05-10 | Semikron Elektronik Gmbh & Co Kg | パワー半導体モジュール |
JP2008027993A (ja) * | 2006-07-18 | 2008-02-07 | Mitsubishi Electric Corp | 電力用半導体装置 |
JP2008042091A (ja) * | 2006-08-09 | 2008-02-21 | Honda Motor Co Ltd | 半導体装置 |
JP2008199022A (ja) * | 2007-02-12 | 2008-08-28 | Infineon Technologies Ag | パワー半導体モジュールおよびその製造方法 |
JP2010129795A (ja) * | 2008-11-28 | 2010-06-10 | Mitsubishi Electric Corp | 電力用半導体モジュール |
JP2011086889A (ja) * | 2009-10-19 | 2011-04-28 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4218193B2 (ja) | 2000-08-24 | 2009-02-04 | 三菱電機株式会社 | パワーモジュール |
JP3764687B2 (ja) | 2002-02-18 | 2006-04-12 | 三菱電機株式会社 | 電力半導体装置及びその製造方法 |
JP4969388B2 (ja) * | 2007-09-27 | 2012-07-04 | オンセミコンダクター・トレーディング・リミテッド | 回路モジュール |
JP4981848B2 (ja) | 2009-06-02 | 2012-07-25 | 三菱電機株式会社 | 電力変換装置及びその製造方法 |
-
2012
- 2012-12-10 JP JP2013526015A patent/JP5661183B2/ja active Active
- 2012-12-10 US US13/982,720 patent/US9136193B2/en active Active
- 2012-12-10 CN CN201280011342.2A patent/CN103430307B/zh active Active
- 2012-12-10 WO PCT/JP2012/007864 patent/WO2013121491A1/ja active Application Filing
- 2012-12-10 EP EP12866999.1A patent/EP2816598B1/en active Active
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09102580A (ja) * | 1995-08-02 | 1997-04-15 | Matsushita Electron Corp | 樹脂封止型半導体装置およびその製造方法 |
JP2001189416A (ja) * | 1999-12-28 | 2001-07-10 | Mitsubishi Electric Corp | パワーモジュール |
JP2002076258A (ja) * | 2000-08-25 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置 |
JP2003100987A (ja) * | 2001-09-20 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置 |
JP2006303006A (ja) * | 2005-04-18 | 2006-11-02 | Yaskawa Electric Corp | パワーモジュール |
JP2007116172A (ja) * | 2005-10-21 | 2007-05-10 | Semikron Elektronik Gmbh & Co Kg | パワー半導体モジュール |
JP2008027993A (ja) * | 2006-07-18 | 2008-02-07 | Mitsubishi Electric Corp | 電力用半導体装置 |
JP2008042091A (ja) * | 2006-08-09 | 2008-02-21 | Honda Motor Co Ltd | 半導体装置 |
JP2008199022A (ja) * | 2007-02-12 | 2008-08-28 | Infineon Technologies Ag | パワー半導体モジュールおよびその製造方法 |
JP2010129795A (ja) * | 2008-11-28 | 2010-06-10 | Mitsubishi Electric Corp | 電力用半導体モジュール |
JP2011086889A (ja) * | 2009-10-19 | 2011-04-28 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
EP2816598A1 (en) | 2014-12-24 |
EP2816598B1 (en) | 2020-03-18 |
WO2013121491A1 (ja) | 2013-08-22 |
EP2816598A4 (en) | 2015-06-24 |
US20140299982A1 (en) | 2014-10-09 |
CN103430307A (zh) | 2013-12-04 |
JP5661183B2 (ja) | 2015-01-28 |
US9136193B2 (en) | 2015-09-15 |
CN103430307B (zh) | 2016-04-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5661183B2 (ja) | 半導体装置およびその製造方法 | |
JP5696780B2 (ja) | 半導体装置およびその製造方法 | |
JP7204770B2 (ja) | 両面冷却型パワーモジュールおよびその製造方法 | |
WO2019107077A1 (ja) | パワー半導体装置及びその製造方法 | |
JP2017163135A (ja) | 半導体モジュール | |
JP5017332B2 (ja) | インバータ | |
JP4947135B2 (ja) | 半導体パッケージおよびその製造方法 | |
JP5895220B2 (ja) | 半導体装置の製造方法 | |
JP2011009410A (ja) | 半導体モジュール | |
JPWO2014122908A1 (ja) | 半導体装置およびその製造方法 | |
JP2012004543A (ja) | 半導体ユニットおよびそれを用いた半導体装置 | |
US11315850B2 (en) | Semiconductor device | |
JP2013171870A (ja) | 半導体モジュールとその製造方法 | |
JP2012182250A (ja) | 半導体装置 | |
KR101994727B1 (ko) | 전력 모듈 패키지 및 그 제조방법 | |
JP2013033874A (ja) | パワーモジュール | |
JP2013157485A (ja) | 半導体装置とその製造方法 | |
JP2012119488A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2020072094A (ja) | パワーユニット、パワーユニットの製造方法及びパワーユニットを有する電気装置 | |
WO2022202638A1 (ja) | 回路装置 | |
JPWO2019021507A1 (ja) | 半導体装置及び半導体モジュール | |
US20240071876A1 (en) | Semiconductor module, power converter, and power converter manufacturing method | |
JP4431193B2 (ja) | 絶縁型大電力用半導体装置 | |
JP2005217248A (ja) | 半導体装置 | |
CN117913059A (zh) | 引脚件、连接件及其制作方法以及功率模块的制作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141104 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141202 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5661183 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |