JP2005348095A - Ａ／ｄコンバータおよびａ／ｄ変換方法 - Google Patents

Abstract

【課題】アナログ入力電圧を常にコンパレータで閾値と比較するようにすると、Ａ／Ｄ変換に要する時間が常に一定となり、その変換時間の間は回路が常に動作することになるため消費電力を低減するのに限界がある。
【解決手段】逐次比較型８ｂｉｔＡ／Ｄコンバータにおいて、アナログ入力電圧Ｖinの今回値即ちサンプルホールド回路１１０の保持電圧と、前回値即ちサンプルホールド回路１１２の保持電圧との差を減算器１１３でとり、その差電圧Ｖsubtを比較器１１４で設定電圧Ｖconsと比較し、差電圧Ｖsubtが設定電圧Ｖcons以内であるときは、Ａ／Ｄ変換を行う必要がないと判断し、前回のＡ／Ｄ変換値を今回のＡ／Ｄ変換値として確定するようにする。
【選択図】図１

Description

本発明は、Ａ／Ｄ（アナログ／デジタル）コンバータおよびＡ／Ｄ変換方法に関し、特に逐次比較型あるいはパイプライン型のＡ／ＤコンバータおよびそのＡ／Ｄ変換方法に関する。

図５に、逐次比較型８ｂｉｔＡ／Ｄコンバータの従来例を示す。この従来例に係る逐次比較型８ｂｉｔＡ／Ｄコンバータは、サンプルホールド回路１１０、逐次比較型Ａ／Ｄ回路１１１、タイミングコントロール回路２００およびレジスタ２０２，２０３を有する構成となっている（例えば、特許文献１参照）。

続いて、上記構成の従来例に係る逐次比較型８ｂｉｔＡ／Ｄコンバータの回路動作について、図６のタイミングチャートを用いて説明する。時刻ｔ１でＡ／Ｄ変換開始信号（＝論理“１”）が入力端子１０からタイミングコントローラ２００に入力されると、その２サイクル後の時刻ｔ３にタイミングコントロール回路２００からサンプリング信号が出力され、サンプルホールド回路１１０に与えられる。すると、サンプルホールド回路１１０は、入力端子１１を介して入力されるアナログ入力電圧Ｖinを、サンプリング信号が論理“１”になるタイミングで保持する。

逐次比較型Ａ／Ｄ回路１１１は、Ａ／Ｄ変換に７サイクルの変換時間を要し、その変換時間にてサンプルホールド回路１１０に保持されたアナログ入力電圧Ｖinをデジタル信号に変換する。このデジタル信号は、Ａ／Ｄ変換開始信号に対して９サイクル遅れてタイミングコントロール回路２００から出力されるタイミング信号にてレジスタ２０３に取り込まれ、その後時刻ｔ１１に出力データＤout として出力端子２０から出力される。また、タイミングコントロール回路２００から出力されるタイミング信号は、レジスタ２０２を経由して、出力データＤout が有効か否かを示すデータ有効信号Ｄvalid として、出力データＤout と同じタイミングで出力端子２１から出力される。

上述した従来例に係る逐次比較型Ａ／Ｄコンバータでは、サンプルホールド回路１１０の機能により、時刻ｔ８にてアナログ入力電圧Ｖinが変化（Ａ→Ｂ）しても、ホールド値Ａはそのまま保持される。Ａ／Ｄ変換開始信号が論理“１”になる毎にこれら一連のＡ／Ｄ変換動作が実行され、１０サイクル後に出力データＤout とデータ有効信号Ｄvalid が出力される。すなわち、デジタル値の確定時間（レイテンシー）は一定であり、本例では常に１０サイクルの確定時間を要する。

この従来例に係る逐次比較型Ａ／Ｄコンバータにおいては、Ａ／Ｄ変換開始信号（＝論理“１”）が入力されると、アナログ入力電圧Ｖinの電圧値に関わらずＡ／Ｄ変換動作を行い、たとえ変換結果が同じであってもＡ／Ｄ変換を行うため、変換時間（データ確定時間）は変わらない。したがって、無駄な電力を消費することになるため、消費電力が大きいという問題がある。

図７に、パイプライン型４ｂｉｔＡ／Ｄコンバータの従来例を示す。この従来例に係るパイプライン型４ｂｉｔＡ／Ｄコンバータは、タイミングコントロール回路１０５、比較器１０１，１１１，１２１，１３１、レジスタ１１２，１２２，１３２、Ｄ／Ａコンバータ１１３，１２３，１３３、減算器１１４，１２４，１３４、サンプルホールド回路１１０，１１５，１２５，１３５、ライト（ｗｒｉｔｅ）カウンタ２１０，２２０，２３０、リード（ｒｅａｄ）カウンタ２１１，２２１，２３１、ＦＩＦＯレジスタ２１２，２２２，２３２、ライトセレクタ２１３，２２３，２３３、セレクタ２１４，２２４，２３４、レジスタ２０５，２１５，２２５，２３５を有する構成となっている（例えば、特許文献２参照）。

上記構成の従来例に係るパイプライン型４ｂｉｔＡ／Ｄコンバータでは、入力端子１０を介して入力されるＡ／Ｄ変換起動信号が論理“１”のときは常にＡ／Ｄ変換を実行していることになる。入力端子１１を介して入力されるアナログ入力電圧Ｖinは、サンプルホールド回路１１０にて１サイクル遅延で保持される。比較器１３１は、１／２ｖｄｄ(ｖｄｄ:電源電圧)とサンプルホールド回路１１０にて保持された電圧とを比較し、サンプルホールド回路１１０の保持電圧が１／２ｖｄｄよりも大きいときに“１”、それ以外のときに“０”を出力する。比較器１３１の比較結果は、レジスタ１３２を経た後、Ａ／Ｄ変換値のｂｉｔ３のデータreg3_dtとしてデジタル回路部へ入力される。

比較器１３１の比較出力は、Ｄ／Ａコンバータ１３３にも入力される。Ｄ／Ａコンバータ１３３は、当該比較出力が“０”のときに０レベル、“１”のときに１／２ｖｄｄを出力する。サンプルホールド回路１１０で保持された電圧はサンプルホールド回路１３５にて１サイクル後に保持され、減算器１３４にてサンプルホールド回路１３５の保持電圧とＤ／Ａコンバータ１３３の出力電圧との差がとられる。減算器１３４の減算出力は、比較器１２１とサンプルホールド回路１２５に入力される。

次に、比較器１２１は、１／４ｖｄｄと減算器１３４の出力電圧とを比較し、減算器１３４の出力電圧が１／４ｖｄｄよりも大きいときに“１”、それ以外のときに“０”を出力する。比較器１２１の比較結果は、１サイクル後レジスタ１２２を経た後、Ａ／Ｄ変換値のｂｉｔ２のデータreg2_dtとしてデジタル回路部へ入力される。比較器１２１の比較出力は、Ｄ／Ａコンバータ１２３にも入力される。Ｄ／Ａコンバータ１２３は、当該比較出力が“０”のときに０レベル、“１”のときに１／４ｖｄｄを出力する。減算器１２４は、サンプルホールド回路１２５の保持電圧とＤ／Ａコンバータ１２３の出力電圧との差をとる。減算器１２４の減算出力は、比較器１１１とサンプルホールド回路１１５に入力される。

次に、比較器１１１は、１／８ｖｄｄと減算器１２４の出力電圧とを比較し、減算器１２４の出力電圧が１／８ｖｄｄよりも大きいときに“１”、それ以外のときに“０”を出力する。比較器１１１の比較結果は、１サイクル後レジスタ１１２を経た後、Ａ／Ｄ変換値のｂｉｔ１のデータreg1_dtとしてデジタル回路部へ入力される。比較器１１１の比較出力は、Ｄ／Ａコンバータ１１３にも入力される。Ｄ／Ａコンバータ１１３は、当該比較出力が“０”のときに０レベル、“１”のときに１／８ｖｄｄを出力する。減算器１１４は、サンプルホールド回路１１５の保持電圧とＤ／Ａコンバータ１１３の出力電圧との差をとる。減算器１１４の減算出力は、比較器１０１に入力される。

次に、比較器１０１は、１／１６ｖｄｄと減算器１１４の出力電圧とを比較し、減算器１１４の出力電圧が１／１６ｖｄｄよりも大きいときに“１”、それ以外のときに“０”を出力する。比較器１０１の比較結果は、Ａ／Ｄ変換値のｂｉｔ０としてデジタル回路部へ入力される。

続いて、デジタル回路部へ入力された各ビットのＡ／Ｄ変換値が最終的に出力データとなるまでの回路動作について、図８のタイミングチャートを用いて説明する。

時刻ｔ１でＡ／Ｄ変換起動信号が論理“１”となり、Ａ／Ｄ変換が開始される。時刻ｔ２でサンプルホールド回路１１０にてアナログ入力電圧Ｖinが保持され、時刻ｔ３で比較器１３１より比較結果D0_3が出力される。時刻ｔ４で比較器１３１の比較結果D0_3がレジスタ１３２に保持され、同時にライト８進カウンタ２３０のカウント値が０に初期化される。時刻ｔ５でライト８進カウンタ２３０のカウント値により、比較器１３１の比較結果D0_3がライトセレクタ２３３を介してＦＩＦＯレジスタ２３２のreg3_n(n=0〜7)に書き込まれる。以下、１サイクル毎にライト８進カウンタ２３０のカウント値がカウントアップされ、ＦＩＦＯレジスタ２３２のreg3_n(n=0〜7)にＡ／Ｄ変換値のｂｉｔ３の値が順に書き込まれる。

時刻ｔ６で比較器１２１より比較結果D0_2が出力される。時刻ｔ7でレジスタ１２２に比較器１２１の比較結果D0_2が保持され、同時にライト５進カウンタ２２０のカウント値が０に初期化される。時刻ｔ８でライト５進カウンタ２２０のカウント値により、比較器１２１の比較結果D0_2がライトセレクタ２２３を介してＦＩＦＯレジスタ２２２のreg2_n(n=0〜4)に書き込まれる。以下、１サイクル毎にライト５進カウンタ２２０のカウント値がカウントアップされ、ＦＩＦＯレジスタ２２２のreg2_n(n=0〜4)にＡ／Ｄ変換値のｂｉｔ２の値が順に書き込まれる。

時刻ｔ９で比較器１１１より比較結果D0_1が出力される。時刻ｔ１０で比較器１１１の比較結果D0_1がレジスタ１１２に保持され、同時にライト２進カウンタ２１０のカウント値が０に初期化される。時刻ｔ１１でライト２進カウンタ２１０のカウント値により、比較器１１１の比較結果D0_1がライトセレクタ２１３を介してＦＩＦＯレジスタ２１２のreg1_n(n=0,1)に書き込まれる。以下、１サイクル毎にライト２進カウンタ２１０のカウント値がカウントアップされ、ＦＩＦＯレジスタ２１２のreg1_n(n=0,1)にＡ／Ｄ変換値のｂｉｔ１の値が順に書き込まれる。

時刻ｔ１２で比較器１０１より比較結果D0_0が出力される。同時にライト８進カウンタ２３１、リード５進カウンタ２２１、リード２進カウンタ２１１の各カウント値が０に初期化される。そして、各リードカウンタ２３１，２２１，２１１のカウント値により、ＦＩＦＯレジスタ２３２，２２２，２１２の各出力がセレクタ２３４，２２４，２１４にて選択される。時刻ｔ１３でＡ／Ｄ変換値のｂｉｔ３，２，１，０は、レジスタ２３５，２２５，２１５，２０５を介して出力される。

以上のようにして、Ａ／Ｄ変換起動信号が論理“１”のときに、Ａ／Ｄ変換値のｂｉｔ３，２，１，０は、レイテンシー１２サイクルで出力端子２３，２２，２１，２０から出力される。

この従来例に係るパイプライン型Ａ／Ｄコンバータにおいても、Ａ／Ｄ変換起動信号が論理“１”になると、アナログ入力電圧Ｖinの電圧値に関わらず、パイプライン処理するデジタル回路部が動作し続けるため、消費電力が大きいという問題がある。

上述したＡ／Ｄコンバータの消費電力についての問題点を解決するために、動作源となるクロック信号を停止させて低消費電力状態にするとともに、低消費電力状態においてアナログ入力電圧に対して閾値を設定して当該アナログ入力電圧の変化を検出するようにした逐次比較型Ａ／Ｄコンバータが提案されている（例えば、特許文献３参照）。

特開平０４−２７４６１８号公報 特開平０５−０１４１９９号公報 特開２００３−６９４３０号公報

しかしながら、特許文献３記載の従来技術では、アナログ入力電圧を常にコンパレータで閾値と比較し、その比較結果からＡ／Ｄ変換が必要か否かをＣＰＵへ知らせるようにしているため、Ａ／Ｄ変換に要する時間は常に一定となり、その変換時間の間は常に回路が動作することになるため、消費電力を低減するのに限界がある。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、Ａ／Ｄ変換に要する時間を可能な限り短縮し、デジタル回路部の低消費電力化を可能にしたＡ／ＤコンバータおよびＡ／Ｄ変換方法を提供することにある。

上記目的を達成するために、本発明では、アナログ入力電圧の今回値と前回値との差をとり、その差電圧が設定電圧以内であるときは、前回のＡ／Ｄ変換値を今回のＡ／Ｄ変換値として確定する構成を採っている。

逐次比較型あるいはパイプライン型のＡ／Ｄコンバータにおいて、アナログ入力電圧の今回値と前回値との差が設定電圧以内であるときには、Ａ／Ｄ変換を行う必要がないと判断し、前回のＡ／Ｄ変換値を今回のＡ／Ｄ変換値として用いることで、その判断時点でＡ／Ｄ変換値を確定できるため、逐次比較型Ａ／Ｄコンバータにあっては、Ａ／Ｄ変換に要する時間（データ確定時間）を短縮でき、パイプライン型Ａ／Ｄコンバータにあっては、パイプライン処理するデジタル回路部を停止できる。

本発明によれば、逐次比較型Ａ／Ｄコンバータにあっては、Ａ／Ｄ変換に要する時間を短縮でき、パイプライン型Ａ／Ｄコンバータにあっては、パイプライン処理するデジタル回路部を停止できるため、デジタル回路部の低消費電力化を図ることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係るＡ／Ｄコンバータ、例えば逐次比較型８ｂｉｔＡ／Ｄコンバータの回路構成を示すブロック図である。

図１から明らかなように、本実施形態に係る逐次比較型８ｂｉｔＡ／Ｄコンバータは、サンプルホールド回路１１０、逐次比較型Ａ／Ｄ回路１１１、タイミングコントロール回路２００およびレジスタ２０２，２０３に加えて、サンプルホールド回路１１２、減算器１１３、比較器１１４、レジスタ１１５、ＡＮＤ回路１１６、カウンタ１１７およびセレクタ２０１を新たに有する構成となっている。

サンプルホールド回路１１２は、サンプルホールド回路１１０で保持した電圧をデータ有効信号Ｄvalid にて変換した際のアナログ入力電圧Ｖinを保持する。減算器１１３は、今回Ａ／Ｄ変換する電圧、即ちサンプルホールド回路１１０で保持した電圧Ｖsampと、前回Ａ／Ｄ変換を行った電圧、即ちサンプルホールド回路１１２で保持した電圧Ｖref との差（絶対値）Ｖsubtを算出する。比較器１１４は、減算器１１３の差電圧Ｖsubtを設定電圧Ｖcons（例えば、Ａ／Ｄ変換の１／８ＬＳＢに相当する電圧）と比較し、減算器１１３の差電圧Ｖsubtが設定電圧Ｖcons未満であれば、前回Ａ／Ｄ変換した電圧と今回Ａ／Ｄ変換する電圧は同電圧とみなして論理“１”の比較信号Ｖcompを出力する。

タイミングコントロール回路２００ではあらかじめ、Ａ／Ｄ変換開始信号に対して９サイクル遅延された信号と３サイクル遅延された信号とが生成され、これら２つの信号はセレクタ２０１に入力される。セレクタ２０１は、比較器１１４の比較信号Ｖcomp、具体的にはレジスタ１１５を経た信号Ｖcomp_1d をセレクト信号として用い、前回Ａ／Ｄ変換した電圧と今回Ａ／Ｄ変換する電圧が同電圧のとき、即ち比較信号Ｖcompが論理“１”のときは、Ａ／Ｄ変換開始信号に対して３サイクル遅延された信号を選択し、Ａ／Ｄ変換に７サイクル要する逐次比較型Ａ／Ｄ回路１１１の出力を待たずに、出力データＤout が有効か否かを示すデータ有効信号Ｄvalid （＝１）として出力する。ここでは、Ａ／Ｄ変換開始信号が入力されてから４サイクル後に、論理“１”のデータ有効信号Ｄvalid が出力されることになる。

次に、上記構成の第１実施形態に係る逐次比較型８ｂｉｔＡ／Ｄコンバータの回路動作について、図２のタイミングチャートを用いて説明する。

時刻ｔ１でＡ／Ｄ変換開始信号が入力端子１０を介して入力されると、その２サイクル後の時刻ｔ３にタイミングコントロール回路２００から論理“１”のサンプリング信号が出力される。すると、サンプルホールド回路１１０は、このサンプリング信号のタイミングで、入力端子１１を介して入力されるアナログ入力電圧Ｖin（ここでは、このときのＶinをＡとする）を保持する。本Ａ／Ｄコンバータが最初のＡ／Ｄ変換動作を行う際は、前回の電圧が存在しないため、レジスタ１１５は初期化される。その結果、時刻ｔ４では、セレクタ２０１のセレクト信号となるレジスタ１１５の出力信号Ｖcomp_1d が論理“０”となる。

このＶcomp_1d ＝０のときは、セレクタ２０１ではタイミングコントロール回路２００により９サイクル遅延させた信号が選択されることになるため、従来例と同様に、時刻ｔ１１に逐次比較型Ａ／Ｄ回路１１１でＡ／Ｄ変換されたデジタル信号が、タイミングコントロール回路２００により９サイクル遅延させた信号にてレジスタ２０３に取り込まれ、出力データＤout として出力端子２１から出力される。出力データＤout が有効か否かを示すデータ有効信号Ｄvalid も論理“１”となり、出力データＤoutと同時に出力端子２０から出力される。

時刻ｔ１２では時刻ｔ１１のＤvalid ＝１をトリガとして、サンプルホールド回路１１２で前回の入力電圧、即ちサンプルホールド回路１１０の保持が保持される。このとき、減算器１１３にてサンプルホールド回路１１０の保持電圧Ｖsampとサンプルホールド回路１１２の保持電圧Ｖref との差（絶対値）Ｖsubtが算出される。そして、減算器１１３の差電圧Ｖsubtが比較器１１４にて設定電圧Ｖconsと比較され、当該設定電圧Ｖconsよりも減算器１１３の差電圧Ｖsubtが小さいとき、比較器１１４の比較出力Ｖcompが論理“１”となる。このとき、サンプルホールド回路１１０、サンプルホールド回路１１２共に保持している電圧はＡであるためＶsubt＝０、Ｖcomp＝1となる。

時刻ｔ１４でＡ／Ｄ変換開始信号を受けることで、次のＡ／Ｄ変換動作が開始される。この２サイクル後の時刻ｔ１６でサンプルホールド回路１１０に新しいアナログ入力電圧Ｖin（ここでは、このときのＶinをＢとする）が保持される。このとき同時に、減算器１１３にてサンプルホールド回路１１０に保持されている今回の電圧Ｖsampとサンプルホールド回路１１２に保持されている前回の電圧Ｖref との差（絶対値）Ｖsubtが算出され、次いでその差電圧Ｖsubtが比較器１１４にて設定電圧Ｖcons（ここでは、ＶconsをＣとする）と比較される。本例の場合には、|Ｂ−Ａ|≧Ｃとすると、比較器１１４の比較出力Ｖcompが論理“０”となり、その結果、時刻ｔ１７にレジスタ１１５の出力Ｖcomp_1d が論理“０”となる。Ｖcomp_1d ＝０のときは、通常通り、逐次比較型Ａ／Ｄ回路１１１の変換結果を使用するため、時刻ｔ２４にＤvalid ＝１、Ｄout ＝Ｄ１となる。

時刻ｔ２５に時刻ｔ２４のＤvalid ＝１をトリガとして、サンプルホールド回路１１２にサンプルホールド回路１１０の前回の変換電圧が保持される。同時に、減算器１１３の差電圧Ｖsub が０となり、その結果比較器１１４の比較出力Ｖcompが論理“１”となる。このとき、Ａ／Ｄ変換開始信号の論理“１”への遷移タイミングから２サイクル後の時刻ｔ２７にサンプルホールド回路１１０に新しいアナログ入力電圧Ｖinが保持される。このとき同時に、減算器１１３にてサンプルホールド回路１１０に保持されている今回の電圧Ｖsampと、サンプルホールド回路１１２に保持されている前回の電圧Ｖref との差（絶対値）が算出される。ここでは、Ｖsubt＝|Ｂ−Ｂ|＝０とする。

そして、比較器１１４にて減算器１１３の差電圧Ｖsubtが設定電圧Ｖconsと比較され、Ｖcons＞Ｖsubtであるため、比較器１１４の比較出力Ｖcompが論理“１”となる。このとき、レジスタ１１５には比較出力Ｖcompの論理“１”が取り込まれ、時刻ｔ２８にレジスタ１１５の出力Ｖcomp_1d が論理“１”になる。このＶcomp_1d ＝１のときは、セレクタ２０１ではタイミングコントロール回路２００により３サイクル遅延された信号が選択されることになるため、Ａ／Ｄ変換に７サイクル要する逐次比較型Ａ／Ｄ回路１１１の出力を待たずに、論理“１”のデータ有効信号Ｄvalid が出力され、Ａ／Ｄ変換データＤout として前回の値Ｄ１を有効データとする。

但し、アナログ入力電圧ＶinがＡ／Ｄ変換の閾値付近の際は、比較器１１４の設定電圧Ｖcons内であればアナログ入力電圧Ｖinと同値と見なされるため、そのときの確定した出力データＤout は±１ＬＳＢの誤差を含むことになる。Ａ／Ｄ変換の誤差精度を±１ＬＳＢ以内に保つためにも、Ａ／Ｄ変換する際に比較器１１４の比較出力Ｖcompを１サイクル遅延した信号Ｖcompn_1dがｎ回（ｎ：自然数、例えば８回）連続して１となったときは、当該Ｖcomp_1dの値に関わらず、通常通り逐次比較型Ａ／Ｄ変換器１１１を動作させ、タイミングコントロール回路２００により９サイクル遅延させた信号にてレジスタ２０３に取り込み、その出力データを有効とする必要がある。

このときの動作は、次のような補正動作によって実現できる。すなわち、タイミングコントロール回路２００より２サイクル遅延させた信号とレジスタ１１５の出力Ｖcomp_1d との論理積をＡＮＤ回路１１６でとり、当該ＡＮＤ回路１１６の出力をカウンタ１１７でカウントする。そして、カウンタ１１７のカウント値が８回となったときにクリア信号を出力し、当該クリア信号によってカウンタ１１７自身のカウント値をクリアする補正動作を行うようにする。これにより、次のＡ／Ｄ変換時は必ずレジスタ１１５とカウンタ１１７の各値が０にクリアされ、通常動作が行われることになる。

なお、誤差精度を満たすための通常動作へ移行するカウンタ１１７のカウンタ値については、比較器１１４の設定電圧Ｖconsの大小に応じて変更する必要がある。

上述したように、第１実施形態に係る逐次比較型８ｂｉｔＡ／Ｄコンバータでは、アナログ入力電圧Ｖinの今回値と前回値との差をとり、その差電圧Ｖsubtが設定電圧Ｖcons以内であるときは、Ａ／Ｄ変換を行う必要がないと判断し、前回のＡ／Ｄ変換値を今回のＡ／Ｄ変換値として確定することにより、その判断時点でＡ／Ｄ変換値を確定し、Ａ／Ｄ変換に要する時間（データ確定時間）を短縮できるため、デジタル回路部の低消費電力化を図ることができる。

［第２実施形態］
図３は、本発明の第２実施形態に係るＡ／Ｄコンバータ、例えばパイプライン型４ｂｉｔＡ／Ｄコンバータの回路構成を示すブロック図である。

図３から明らかなように、本実施形態に係るパイプライン型４ｂｉｔＡ／Ｄコンバータは、従来例に係るパイプライン型４ｂｉｔＡ／Ｄコンバータ（図７を参照）の構成要素に加えて、減算器１４０、比較器１４１およびカウンタ１４２を新たに有する構成となっている。なお、図３において、回路部Ｘについては、図７の従来型の回路部Ｘと同じ構成となっている。

減算器１４０は、今回Ａ／Ｄ変換する電圧、即ちサンプルホールド回路１１０で保持した電圧と、前回Ａ／Ｄ変換を行った電圧、即ちサンプルホールド回路１１２で保持した電圧との差（絶対値）Ｖsubtを算出する。比較器１４１は、減算器１４０の差電圧Ｖsubtを設定電圧Ｖcons（例えば、Ａ／Ｄ変換の１／８ＬＳＢに相当する電圧）と比較し、減算器１４０の差電圧Ｖsubtが設定電圧Ｖcons未満であれば、前回Ａ／Ｄ変換した電圧と今回Ａ／Ｄ変換する電圧は同電圧とみなして論理“１”の比較信号Ｖcompを出力する。この比較信号Ｖcompは、ライトカウンタ２３０，２２０，２１０およびリードカウンタ（Ａ／Ｄカウンタ）２３１，２２１，２１１に入力されることで、Ａ／Ｄ変換の動作を制御する。

次に、上記構成の第２実施形態に係るパイプライン型４ｂｉｔＡ／Ｄコンバータの回路動作について、図４のタイミングチャートを用いて説明する。なお、Ａ／Ｄ変換の基本的な動作は、従来例に係るパイプライン型４ｂｉｔＡ／Ｄコンバータの場合と同じであり、ここでは重複するのでその説明は省略するものとする。

時刻ｔ５で比較器１４１の比較出力Ｖcompが論理“１”となり、時刻ｔ７でライト８進カウンタ２３０、時刻ｔ１２でリード８進カウンタ２３１、時刻ｔ１０でライト５進カウンタ２２０、時刻ｔ１３でリード５進カウンタ２２１およびライト２進カウンタ２１０、時刻ｔ１５でリード２進カウンタ２１１が前回の値を保持する。この制御により、同じＡ／Ｄ変換値をＦＩＦＯレジスタ２３２，２２２，２１２で冗長に書き込まない。

但し、アナログ入力電圧ＶinがＡ／Ｄ変換の閾値付近の際は、比較器１４１の設定電圧Ｖcons内であればアナログ入力電圧Ｖinと同値と見なされるため、そのときの確定した出力データは±１ＬＳＢの誤差を含むことになる。Ａ／Ｄ変換の誤差精度を±１ＬＳＢ以内に保つためにも、Ａ／Ｄ変換する際に、比較器１４１の比較出力Ｖcompがｎ回（ｎ：自然数、例えば８回）連続して１となったときは、当該比較出力Ｖcompの値に関わらず、ライトカウンタ２３０，２２０，２１０およびリードカウンタ（Ａ／Ｄカウンタ）２３１，２２１，２１１を動作させ、ＦＩＦＯレジスタ２３２，２２２，２１２にＡ／Ｄ変換値を新たに書き込む必要がある。

そのために、Ｖcomp＝１の連続性をカウンタ１４２でカウントする。カウンタ１４２のカウント値がｎ回（本例では、８回）になると、カウンタ１４２がクリア信号を出力することにより、通常動作が行われることになる。なお、誤差精度を満たすための通常動作へ移行するカウンタ１４２のカウンタ値については、比較器１４１の設定電圧Ｖconsの大小に応じて変更する必要がある。

上述したように、第２実施形態に係るパイプライン型４ｂｉｔＡ／Ｄコンバータでは、アナログ入力電圧Ｖinの今回値と前回値との差をとり、その差電圧Ｖsubtが設定電圧Ｖcons以内であるときは、Ａ／Ｄ変換を行う必要がないと判断し、前回のＡ／Ｄ変換値を今回のＡ／Ｄ変換値として確定することにより、その判断時点でＡ／Ｄ変換値を確定し、パイプライン処理するデジタル回路部を停止できるため、デジタル回路部の低消費電力化を図ることができる。

本発明の第１実施形態に係る逐次比較型Ａ／Ｄコンバータの回路構成を示すブロック図である。 第１実施形態に係る逐次比較型Ａ／Ｄコンバータの回路動作の説明に供するタイミングチャートである。 本発明の第２実施形態に係るパイプライン型Ａ／Ｄコンバータの回路構成を示すブロック図である。 第２実施形態に係るパイプライン型Ａ／Ｄコンバータの回路動作の説明に供するタイミングチャートである。 逐次比較型Ａ／Ｄコンバータの従来例を示すブロック図である。 従来例に係る逐次比較型Ａ／Ｄコンバータの回路動作の説明に供するタイミングチャートである。 パイプライン型Ａ／Ｄコンバータの従来例を示すブロック図である。 従来例に係るパイプライン型Ａ／Ｄコンバータの回路動作の説明に供するタイミングチャートである。

符号の説明

１１０，１１２，１１１，１３５…サンプルホールド回路、１１１…逐次比較型Ａ／Ｄ回路、１１３，１３４，１４０…減算器、１１４，１４１…比較器、１１５，１３２，２０２，２０３，２０５，２１５，２２５，２３５…レジスタ、１１６…ＡＮＤ回路、１１７，１４２…カウンタ、２００…タイミングコントロール回路、２０１，２１４，２２４，２３４…セレクタ、２１０，２２０，２３０…ライト（ｗｒｉｔｅ）カウンタ、２１１，２２１，２３１…リード（ｒｅａｄ）カウンタ、２１２，２２２，２３２…ＦＩＦＯレジスタ、２１３，２２３，２３３…ライトセレクタ

Claims (4)

1. アナログ入力電圧の今回値と前回値との差をとる減算手段と、
   前記減算手段で求めた差電圧が設定電圧以内であるときは、前回のＡ／Ｄ変換値を今回のＡ／Ｄ変換値として確定する確定手段と
   を備えたことを特徴とするＡ／Ｄコンバータ。
2. 前記確定手段の確定結果が所定回数連続して同じときは、Ａ／Ｄ変換を行わせる補正手段をさらに備えた
   ことを特徴とする請求項１記載のＡ／Ｄコンバータ。
3. アナログ入力電圧の今回値と前回値との差をとる第１のステップと、
   前記第１のステップで求めた差電圧が設定電圧以内であるときは、前回のＡ／Ｄ変換値を今回のＡ／Ｄ変換値として確定する第２のステップと
   を有することを特徴とするＡ／Ｄ変換方法。
4. 前記第２のステップでの確定結果が所定回数連続して同じときは、Ａ／Ｄ変換を行わせる第３のステップをさらに有する
   ことを特徴とする請求項３記載のＡ／Ｄ変換方法。
   

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