JP5092475B2 - 遅延信号発生回路 - Google Patents
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Description
遅延データ、遅延トリガ信号、基準クロックが入力され、これらのデータおよび信号に基づいて最大N(N>0)個の信号を発生させ、これらN個の信号を合成して遅延信号を生成する遅延信号発生回路において、
前記遅延データが入力され、この遅延データ以下であり、かつm(m>0)以下のデータを出力する第2の選択部と、
前記遅延データが入力され、(遅延データ−第2の選択部の出力)のデータを出力する第1の選択部と、
前記遅延トリガ信号および基準クロックが入力され、この遅延トリガ信号が有効な期間、基準クロックに同期した、最大N個のロード信号を順次出力するインターリーブ制御部と、
前記第1および第2の選択部の出力、前記基準クロック、および前記N個のロード信号の1つが入力され、
入力されたロード信号が有効な期間に前記第1の選択部の出力を取り込み、前記基準クロックに同期してダウンカウントすると共に、所定のタイミングで有効になる信号を出力するカウンタと、
前記ロード信号が有効な期間に前記第2の選択部の出力を取り込み、この取り込んだデータを保持するシフト制御レジスタと、
前記シフト制御レジスタの出力、前記カウンタの出力および前記基準クロックが入力され、前記シフト制御レジスタの出力によってそのシフト段数を変化させ、かつ前記カウンタの出力を基準クロックに同期してシフトする可変段数シフトレジスタと、
を具備した、N個の遅延信号生成部と、
前記N個の遅延信号生成部の出力が入力され、これらの出力の論理和を出力する第1のORゲートと、
を具備したものである。レジスタの増加を抑えて、連続して遅延トリガ信号を与えることができる遅延データを(N+m)に拡大することができる。
前記第1の選択部は入力される遅延データが1より大きいときは(遅延データ−m)を、それ以外のときは0を出力し、前記第2の選択部は入力される遅延データが1より大きいときはmを、それ以外のときは入力された遅延データを出力するようにしたものである。可変段数シフトレジスタの構成を簡単にできる。
前記カウンタは、前記第1の選択部から取り込んだ値が1以上のときはカウント値が1になる次の基準クロックのサイクルで、取り込んだ値が0のときは取り込んだ次の基準クロックのサイクルで出力を有効にするようにしたものである。従来と同じカウンタを使用できる。
前記可変段数シフトレジスタは、前記シフト制御レジスタの出力によって、シフト段数をm段から0段まで変化させるようにしたものである。従来と同じカウンタを使用できる。
前記可変段数シフトレジスタは、
前記シフト制御レジスタの出力が入力され、この入力値によって1本の出力が有効になる(m+1)本の出力を有するエンコーダと、
前記カウンタの出力および前記エンコーダの最上位出力が入力される第1のANDゲートと、
基準クロックに同期してこの第1のANDゲートの出力を保持する第1のレジスタと、
前記カウンタの出力および前記エンコーダの出力が入力される第2のANDゲートと、この第2のANDゲートの出力および前段ブロック(初段ブロックでは前記第1のレジスタ)の出力が入力される第2のORゲートと、前記基準クロックに同期して前記第2のORゲートの出力を保持する第2のレジスタで構成され、この第2のレジスタの出力を出力とする(m−1)個のブロックと、
前記カウンタの出力および前記エンコーダの最下位出力が入力される第3のANDゲートと、
この第3のANDゲートおよび前記ブロックのうち最終ブロック(m=1では前記第1のレジスタ)の出力が入力される第3のORゲートと、
で構成するようにしたものである。可変段数シフトレジスタの構成を簡単にできる。
前記シフト制御レジスタは、前記第1の選択部の出力が0でないか、または入力される前記インターリーブ制御部の出力が有効でないときに、前記第2の選択部の出力を1基準クロック遅延させるようにしたものである。カウンタにロードされるデータが連続してNであっても、誤動作しない。
前記mの値を1としたものである。連続して遅延トリガ信号を与えることができる遅延データを1拡大できる。
請求項1,2、3、4、5、6、および7の発明によれば、遅延データ、遅延トリガ信号、基準クロックが入力され、これらのデータおよび信号に基づいて最大N(N>0)個の信号を発生させ、これらN個の信号を合成して遅延信号を生成する遅延信号発生回路において、信号を発生させるカウンタの出力を、遅延データの値によってシフト段数が変化する可変段数シフトレジスタに入力し、この可変段数シフトレジスタでカウンタの出力をシフトさせるようにした。
12 ORゲート
20、21、40、41 選択部
30a〜30n、50a〜50n 遅延信号生成部
31 カウンタ
32、51 シフト制御レジスタ
33a、52a ANDゲート
32a、32c、33b、51a、51c、52b レジスタ
32b、51b セレクタ
33c、52p ANDORゲート
33d、52q エンコーダ
52c〜52n ブロック
lda〜ldn インターリーブ制御部11の出力
enda〜endn 遅延信号生成部の出力
Claims (7)
- 遅延データ、遅延トリガ信号、基準クロックが入力され、これらのデータおよび信号に基づいて最大N(N>0)個の信号を発生させ、これらN個の信号を合成して遅延信号を生成する遅延信号発生回路において、
前記遅延データが入力され、この遅延データ以下であり、かつm(m>0)以下のデータを出力する第2の選択部と、
前記遅延データが入力され、(遅延データ−第2の選択部の出力)のデータを出力する第1の選択部と、
前記遅延トリガ信号および基準クロックが入力され、この遅延トリガ信号が有効な期間、基準クロックに同期した、最大N個のロード信号を順次出力するインターリーブ制御部と、
前記第1および第2の選択部の出力、前記基準クロック、および前記N個のロード信号の1つが入力され、
入力されたロード信号が有効な期間に前記第1の選択部の出力を取り込み、前記基準クロックに同期してダウンカウントすると共に、所定のタイミングで有効になる信号を出力するカウンタと、
前記ロード信号が有効な期間に前記第2の選択部の出力を取り込み、この取り込んだデータを保持するシフト制御レジスタと、
前記シフト制御レジスタの出力、前記カウンタの出力および前記基準クロックが入力され、前記シフト制御レジスタの出力によってそのシフト段数を変化させ、かつ前記カウンタの出力を基準クロックに同期してシフトする可変段数シフトレジスタと、
を具備した、N個の遅延信号生成部と、
前記N個の遅延信号生成部の出力が入力され、これらの出力の論理和を出力する第1のORゲートと、
を具備したことを特徴とする遅延信号発生回路。 - 前記第1の選択部は入力される遅延データが1より大きいときは(遅延データ−m)を、それ以外のときは0を出力し、前記第2の選択部は入力される遅延データが1より大きいときはmを、それ以外のときは入力された遅延データを出力するようにしたことを特徴とする請求項1記載の遅延信号発生回路。
- 前記カウンタは、前記第1の選択部から取り込んだ値が1以上のときはカウント値が1になる次の基準クロックのサイクルで、取り込んだ値が0のときは取り込んだ次の基準クロックのサイクルで出力を有効にするようにしたことを特徴とする請求項1若しくは請求項2記載の遅延信号発生回路。
- 前記可変段数シフトレジスタは、前記シフト制御レジスタの出力によって、シフト段数をm段から0段まで変化させることを特徴とする請求項1乃至請求項3いずれかに記載の遅延信号発生回路。
- 前記可変段数シフトレジスタは、
前記シフト制御レジスタの出力が入力され、この入力値によって1本の出力が有効になる(m+1)本の出力を有するエンコーダと、
前記カウンタの出力および前記エンコーダの最上位出力が入力される第1のANDゲートと、
基準クロックに同期してこの第1のANDゲートの出力を保持する第1のレジスタと、
前記カウンタの出力および前記エンコーダの出力が入力される第2のANDゲートと、この第2のANDゲートの出力および前段ブロック(初段ブロックでは前記第1のレジスタ)の出力が入力される第2のORゲートと、前記基準クロックに同期して前記第2のORゲートの出力を保持する第2のレジスタで構成され、この第2のレジスタの出力を出力とする(m−1)個のブロックと、
前記カウンタの出力および前記エンコーダの最下位出力が入力される第3のANDゲートと、
この第3のANDゲートおよび前記ブロックのうち最終ブロック(m=1では前記第1のレジスタ)の出力が入力される第3のORゲートと、
で構成されることを特徴とする請求項1乃至請求項4いずれかに記載の遅延信号発生回路。 - 前記シフト制御レジスタは、前記第1の選択部の出力が0でないか、または入力される前記インターリーブ制御部の出力が有効でないときに、前記第2の選択部の出力を1基準クロック遅延させるようにしたことを特徴とする請求項1乃至請求項5いずれかに記載の遅延信号発生回路。
- 前記mの値を1としたことを特徴とする請求項1乃至請求項6いずれかに記載の遅延信号発生回路。
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