JPWO2007032213A1 - プリント配線基板および半導体パッケージ - Google Patents

プリント配線基板および半導体パッケージ Download PDF

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真司 渡邉
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伸弘 三上
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篤昌 澤田
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Abstract

本発明の目的は、曲面化する際に発生する各種応力によるビア−基板間剥れ、ビアクラック等による信号断線等の電気的障害の発生を防止することである。プリント配線基板において、第1の配線層11と、第1の配線層11上に形成されるとともに、第1の配線層11に通ずるビア用下穴12aを有する電気絶縁性基材12と、電気絶縁性基材12上に形成されるとともに、ビア用下穴12aを通じて第1の配線層11と電気的に接続する第2の配線層16と、を備え、第2の配線層16には、少なくともビア用下穴12aの近傍に配された部位に、電気絶縁性基材12を曲面化する際に発生する曲げ応力、引張応力、圧縮応力、せん断応力を緩和する応力緩和部17が形成されている。

Description

本発明は、複数の配線層を電気的に接続するためのビアを有するプリント配線基板および半導体パッケージに関し、特に、プリント配線基板を曲面化した際にビア単体およびビアと層間絶縁層間およびスタックビア間に発生する応力を緩和する構造を有するプリント配線基板および半導体パッケージに関する。
従来、携帯電話装置やPDA(Personal Digital Assistant)端末、あるいはその他多くの電子機器では、限られたスペースの中に多くの電子部品を実装したプリント配線基板を搭載しており、電子機器の小型化・高性能化に伴い、LSI等の半導体装置を高密度に実装できるプリント配線基板(特に、多層プリント配線基板)が用いられるようになってきた。このような多層プリント配線基板においては、微細な配線ピッチで形成された複数層の配線パターン間を高い接続信頼性で電気的に接続できる層間接続技術が重要であり、特に多層プリント配線基板の層間接続に用いられているビア構造においては、微細化、高信頼性化のための様々な提案がなされている。
ところが、近年、電子機器には外観の美しさおよび操作性や運搬性向上を目的とした人間工学に基づくデザイン性が求められてきていることから、プリント配線基板の形状自由度の向上、特に曲面化への要求が高くなってきている。
ここで、従来のプリント配線基板における複数層の配線パターン間を電気的に接続する方法として、(A)下穴に沿って銅メッキを施しコンフォーマルビア(中空ビア)を形成する方法、(B)下穴に導電材を充填しフィルドビア(中実ビア)を形成する方法等がある。
まず、コンフォーマルビアを形成する方法の一例として、例えば、特許文献1に示される方法がある(従来例1)。これは、図26に示すように、その両面に配線層101、102が形成された合成樹脂材料からなる絶縁層104で構成されたベース103に、一端が絶縁層104の一方の面に開口されると共に、他端が絶縁層104のもう一方の面上の配線層102で閉じられたビア105を形成し、第一のメッキ処理によりビア105の内部およびビア105内に露出された他方の面の配線層101ならびに絶縁層の一方の面上の配線層102をメッキ層106で覆った後、第二のメッキ処理を施すことでビア105内の第一のメッキ層106の上に第二のメッキ層107を積層し、これらメッキ層を介して絶縁層104の両面の配線層を電気的に接続する方法である。
次に、フィルドビアを形成する方法の一例として、例えば、特許文献2に示される方法がある(従来例2−1)。これは、図27に示すように、表面に銅回路201を設けた両面銅張積層板202上にエポキシ樹脂層203をラミネートした後レーザ加工によりビアホール204を形成し、銅回路201の表面を活性化処理し無電解銅メッキ処理を施すことにより銅回路201の表面の活性化領域205上に無電解銅メッキ層206を形成し、銅回路201およびエポキシ樹脂層203の露出表面にPd触媒207を付着させ無電解銅メッキ処理を施すことにより銅回路201およびエポキシ樹脂層203の露出表面にメッキシード層208を形成し、電解銅メッキ処理を施すことによりメッキシード層208上に電解銅メッキ層209を形成してビアホールを埋め込む方法である。
また、特許文献2には、一般的なフィルドビアを利用したビルドアップ多層配線基板構造も提示されている(従来例2−2)。これは、図28に示すように、両面に銅回路221を設けるとともに、内部に貫通導体222、電源層223、および、GND層224等を設けた両面銅張積層板225上にエポキシ樹脂層226からなる層間絶縁膜を介して電子回路パターンを構成する銅配線層227を多層に設けるものであり、この多層の銅配線層227間をビアホールを埋め込むビア228によって相互接続する方法である。
別のフィルドビアを形成する方法として、例えば、特許文献3に示される方法がある(従来例3)。これは、図29に示すように、離形性フィルム301を備えた被圧縮性の多孔質基材302に貫通孔303を設け、前記貫通孔303に導電性ペースト304を充填してペースト中のバインダ成分を多孔質基材302中に浸透させてペースト中のバインダに対する導電物質の構成比を増大させる工程と、離形性フィルム301を剥離した基材面に金属箔305を張り合わせて加熱加圧し、積層基材を圧縮する工程と、によって導電物質を緻密化させて金属箔間の電気的接続を図る方法である。
特開2002−26515号公報(段落[0042]〜[0061]、図1〜図9) 特許第3596476号公報(段落[0005]、[0058]〜[0068]、図3、図4、図8) 特許第2601128号公報(段落[0018]〜[0019]、図1)
ところが、近年、電子機器に外観の美しさ、操作性、運搬性の向上を目的とした人間工学に基づくデザイン性が求められてきていることから、プリント配線基板の形状自由度の向上、特に曲面化への要求が高くなってきており、従来の多層プリント配線基板の層間接続に用いられてきたビア構造の微細化、高信頼性化等の施策のみでは、プリント配線基板を曲げる際に発生するビア内壁面、ビア内壁面−電気絶縁性基材間、ビアランド−電気絶縁性基材間、ビア内壁面−ビア底間、ビア底−表層回路を構成する導電体層間に発生する曲げ応力、引張応力、圧縮応力、せん断応力により、ビア−基板間剥れ、ビアクラック等による信号断線等の電気的障害が発生するという課題を解決することは不可能であり、プリント配線基板の曲面化は困難であった。
本発明の目的は、このような従来の技術が有する課題を解決するために提案されたものであり、プリント配線基板を曲面化する際に発生するビア内壁面、ビア内壁面−電気絶縁性基材間、ビアランド−電気絶縁性基材間、ビア内壁面−ビア底間、ビア底−表層回路を構成する導電体層間の曲げ応力、引張応力、圧縮応力、せん断応力を低減し、各種応力が主要因となり引き起こされるビア−基板間剥れ、ビアクラック等による信号断線等の電気的障害を発生させることなく、曲面化に適したプリント配線基板および半導体パッケージを提供することである。
本発明の第1の視点においては、プリント配線基板において、第1の配線層と、前記第1の配線層上に形成されるとともに、前記第1の配線層に通ずるビア用下穴を有する電気絶縁性基材と、前記電気絶縁性基材上に形成されるとともに、前記ビア用下穴を通じて前記第1の配線層と電気的に接続する第2の配線層と、を備え、前記第2の配線層には、少なくとも前記ビア用下穴の近傍に配された部位に、前記電気絶縁性基材を曲面化する際に発生する曲げ応力、引張応力、圧縮応力、せん断応力を緩和する応力緩和部が形成されていることを特徴とする。
本発明の前記プリント配線基板において、前記応力緩和部は、少なくとも前記ビア用下穴の近傍に配された前記第2の配線層の一部が削除された空所であることが好ましい。
本発明の前記プリント配線基板において、前記応力緩和部は、少なくとも前記空所にて前記第2の配線層に用いられる材料よりもヤング率の低い材料が埋め込まれていることが好ましい。
本発明の前記プリント配線基板において、前記第2の配線層は、前記ビア用下穴の表面に沿って均一な厚さで形成されたコンフォーマルビア接続部と、前記ビア用下穴の周囲に配されたビアランド部と、を有することが好ましい。
本発明の前記プリント配線基板において、前記応力緩和部は、前記コンフォーマルビア接続部および前記ビアランド部の一方又は両方に形成されることが好ましい。
本発明の前記プリント配線基板において、前記応力緩和部は、前記電気絶縁性基材の平面に対し鉛直方向から見て前記電気絶縁性基材の曲げ方向に対応して1又は2個以上の略多角形状に形成されていることが好ましい。
本発明の前記プリント配線基板において、前記応力緩和部は、少なくとも前記ビア用下穴及び前記電気絶縁性基材の一方又は両方の表面に接することが好ましい。
本発明の前記プリント配線基板において、前記応力緩和部は、メッシュ状に形成されていることが好ましい。
本発明の前記プリント配線基板において、前記第2の配線層は、前記ビア用下穴の内部を充填して形成されたフィルドビア接続部と、前記ビア用下穴の周囲に配されたビアランド部と、を有することが好ましい。
本発明の前記プリント配線基板において、前記応力緩和部は、少なくとも前記フィルドビア接続部に形成され、かつ、前記電気絶縁性基材の平面に対し鉛直方向から見て少なくとも前記フィルドビア接続部の中心軸を通るように形成されることが好ましい。
本発明の前記プリント配線基板において、前記応力緩和部は、少なくとも前記ビア用下穴および前記第1の配線層の一方又は両方の表面に接することが好ましい。
本発明の前記プリント配線基板において、前記応力緩和部は、前記フィルドビア接続部の表面側にて開口していることが好ましい。
本発明の前記プリント配線基板において、前記応力緩和部は、前記フィルドビア接続部の表面側又は前記第1の配線層側に向けて先鋭化されていることが好ましい。
本発明の第2の視点においては、プリント配線基板において、前記第1の配線層上にて前記電気絶縁性基材と前記第2配線層が交互に積層され、各前記第2配線層間が互いに前記ビア用下穴を通じて電気的に接続されていることを特徴とする。
本発明の前記プリント配線基板において、各前記電気絶縁性基材の前記ビア用下穴は、前記第1の配線層の表面に対する鉛直方向から見て、重なる位置に配設されていることが好ましい。
本発明の第3の視点においては、半導体パッケージにおいて、前記プリント配線基板と、前記プリント配線基板上に実装された半導体チップと、を備えることを特徴とする。
本発明(請求項1−16)によれば、プリント配線基板を曲面化する際に発生するビア内壁面、ビア内壁面−電気絶縁性基材間、ビアランド−電気絶縁性基材間、ビア内壁面−ビア底間、ビア底−表層回路を構成する導電体層間の曲げ応力、引張応力、圧縮応力、せん断応力を緩和することが可能となるため、各種応力が主要因となり引き起こされるビア−基板間剥れ、ビアクラック等による信号断線等の電気的障害を発生させることなくプリント配線基板を容易に曲面化することができる。
本発明(請求項2、3)によれば、応力緩和部として第2の配線層の一部を削除した構造にすることにより、プリント配線基板を曲面化する際に導体層に発生する応力を緩和することができ、プリント配線基板を曲面化することが可能となる。
本発明の実施形態1に係るプリント配線基板(コンフォーマルビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。 本発明の実施形態1に係るプリント配線基板(コンフォーマルビア型)の製造方法を説明するための工程部分断面図である。 本発明の実施形態1に係るプリント配線基板(コンフォーマルビア型)の製造方法において用いられる配線層形成用のマスクの構成を模式的に示した部分平面図である。 本発明の実施形態1に係るプリント配線基板(コンフォーマルビア型)の曲面化実施時の状態を模式的に示した(a)部分平面図、及び、(b)C−C'間の部分断面図である。 本発明の実施形態2に係るプリント配線基板(コンフォーマルビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。 本発明の実施形態2に係るプリント配線基板(コンフォーマルビア型)の曲面化実施時の状態を模式的に示した(a)部分平面図、及び、(b)C−C'間の部分断面図である。 本発明の実施形態3に係るプリント配線基板(コンフォーマルビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。 本発明の実施形態3に係るプリント配線基板(コンフォーマルビア型)の曲面化実施時の状態を模式的に示した(a)部分平面図、及び、(b)C−C'間の部分断面図である。 本発明の実施形態4に係るプリント配線基板(フィルドビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。 本発明の実施形態4に係るプリント配線基板(フィルドビア型)の製造方法を説明するための工程部分断面図である。 本発明の実施形態4に係るプリント配線基板(フィルドビア型)の製造方法において用いられる配線層形成用のマスクの構成を模式的に示した部分平面図である。 本発明の実施形態4に係るプリント配線基板(フィルドビア型)の曲面化実施時の状態を模式的に示した(a)部分平面図、及び、(b)C−C'間の部分断面図である。 本発明の実施形態4に係るプリント配線基板(フィルドビア型)を積層し多層プリント配線基板とした場合の(a)断面図、および(b)その曲面化実施時の断面図である。 本発明の実施形態5に係るプリント配線基板(フィルドビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。 本発明の実施形態5に係るプリント配線基板(フィルドビア型)の曲面化実施時の状態を模式的に示した(a)部分平面図、及び、(b)C−C'間の部分断面図である。 本発明の実施形態6に係るプリント配線基板(フィルドビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。 本発明の実施形態6に係るプリント配線基板(フィルドビア型)の製造方法を説明するための工程部分断面図である。 本発明の実施形態6に係るプリント配線基板(フィルドビア型)の曲面化実施時の状態を模式的に示した(a)部分平面図、及び、(b)C−C'間の部分断面図である。 本発明の実施形態7に係るプリント配線基板(フィルドビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。 本発明の実施形態7に係るプリント配線基板(フィルドビア型)の曲面化実施時の状態を模式的に示した(a)部分平面図、及び、(b)C−C'間の部分断面図である。 本発明の実施形態8に係るプリント配線基板(フィルドビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。 本発明の実施形態8に係るプリント配線基板(フィルドビア型)の曲面化実施時の状態を模式的に示した(a)部分平面図、及び、(b)C−C'間の部分断面図である。 本発明の実施形態9に係るプリント配線基板(フィルドビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。 本発明の実施形態9に係るプリント配線基板(フィルドビア型)の曲面化実施時の状態を模式的に示した(a)部分平面図、及び、(b)C−C'間の部分断面図である。 本発明の実施形態10に係る半導体パッケージの構成を模式的に示した断面図である。 従来例1(特許文献1)に係るプリント配線基板(コンフォーマルビア型)の構成を模式的に示した断面図である。 従来例2−1(特許文献2)に係るプリント配線基板(フィルドビア型)の製造方法を説明するための工程部分断面図である。 従来例2−2(特許文献2)に係るプリント配線基板(フィルドビア型)を積層した多層配線基板の構成を模式的に示した断面図である。 従来例3(特許文献3)に係るプリント配線基板(フィルドビア型)の製造方法を説明するための工程部分断面図である。
符号の説明
1 プリント配線基板
2 半導体パッケージ
11 金属箔(Cu箔、第1の配線層)
12 電気絶縁性基材
12a ビア用下穴
13 無電解Cu層
14 フォトレジスト層
14a 応力緩和部形成用フォトレジスト層
15 マスク
15a 配線パターン
15b 応力緩和部パターン
16 配線層(電解Cu層、第2の配線層)
16a コンフォーマルビア接続部
16b ビア内壁部
16c ビア底部
16d ビアランド部
16e 配線部
17 応力緩和部
26 配線層(電解Cu層)
26a フィルドビア接続部
26b ビア内壁部
26c ビア底部
26d ビアランド部
26e 配線部
27 応力緩和用スペーサ
28 接着剤層
30 半導体チップ(LSI)
31 ボンディングワイヤ(Auワイヤ)
32 封止樹脂(エポキシ樹脂)
101、102 配線層
103 ベース
104 絶縁層
105 ビア
106、107 メッキ層
201 銅回路
202 両面銅張積層板
203 エポキシ樹脂層
204 ビアホール
205 活性化領域
206 無電解銅メッキ層
207 Pd触媒
208 メッキシード層
209 電解銅メッキ層
221 銅回路
222 貫通導体
223 電源層
224 GND層
225 両面銅張積層板
226 エポキシ樹脂層
227 銅配線層
228 ビア
301 離形性フィルム
302 多孔質基材
303 貫通孔
304 導電性ペースト
305 金属箔
(実施形態1)
本発明の実施形態1に係るプリント配線基板(コンフォーマルビア型)について図面を用いて説明する。図1は、本発明の実施形態1に係るプリント配線基板(コンフォーマルビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。
プリント配線基板1は、コンフォーマルビア型のプリント配線基板であり、金属箔11と、電気絶縁性基材12と、配線層16と、応力緩和部17と、を有する。ここで、コンフォーマルビアとは、一般的に、ビア用下穴の表面に沿って配線部16eと同時に形成された金属メッキ(例えば、銅メッキ)が施されたビアで、ビアには配線層と同じ厚さ(均一な厚さ)の金属メッキ層のみが形成される。そのため、ビア内部には導電体は完全には充填されない。
金属箔11は、板状の電気絶縁性基材12の片側の面(第1面)の全面に形成(貼付)されており、例えば、Cu箔を用いることができる。金属箔11は、第1面にて電気絶縁性基材12のビア用下穴12aを塞いでいる。金属箔11は、配線層16のビア底部16cと密着している。なお、図示されていないが、金属箔11は、エッチングにより一部を残して配線層としたり、全部を除去する場合がある。
電気絶縁性基材12は、電気絶縁性の材料よりなる板状の基材であり、例えば、熱可塑性樹脂、熱硬化性樹脂、液晶ポリマー等を用いることができる。電気絶縁性基材12は、第1の面の全面に金属箔11が形成(貼付)されている。電気絶縁性基材12は、所定の位置に配線層16の配線部16e側の面(第2面)側から第1面まで貫通するビア用下穴12aが形成されている。なお、ビア用下穴12aは、金属箔11を貫通していない。電気絶縁性基材12は、第2面乃至ビア用下穴12aの所定の位置に配線層16が形成されている。
配線層16は、電気絶縁性基材12の第2面乃至ビア用下穴12aの所定の位置、及びビア用下穴12aから表れる金属箔11の表面に形成された導電体層であり、例えば、電解Cuメッキ等を用いることができる。配線層16は、コンフォーマルビア接続部16a、ビアランド部16d、及び配線部16eが一体となったものである。コンフォーマルビア接続部16aは、ビア用下穴12aを介して配線部16eを金属箔11(下層の配線層)とビア接続するための部分であり、ビア用下穴12aおよび金属箔11の表面から配線部16eと同じ厚さの導電体層のみが形成さており、ビア内部には導電体は完全には充填されていない。コンフォーマルビア接続部16aは、ビア内壁部16bとビア底部16cを有する。ビア内壁部16bは、コンフォーマルビア接続部16aのうちビア用下穴12aの表面の所定の位置に形成された部分である。なお、ビア内壁部16bは、ビア用下穴12aの表面のうち応力緩和部17の部分に形成されていない。ビア底部16cは、コンフォーマルビア接続部16aのうちビア用下穴12a内の金属箔11の表面に形成された部分である。ビアランド部16dは、電気絶縁性基材12の第2面であってビア用下穴12aの周囲に形成された部分である。配線部16eは、電気絶縁性基材12の第2面の所定の位置に形成されており、表層回路を構成する。
応力緩和部17は、ビア近傍の曲げ応力、引張応力、圧縮応力、せん断応力等の応力を緩和する部分であり、ビア用下穴12aの表面のうち配線層16(ビア内壁部16b)が形成されていない空所部分である。応力緩和部17は、平面に対し鉛直方向から見て、プリント配線基板1の曲げ方向に対応して一対の略四角形状に形成されている。
次に、本発明の実施形態1に係るプリント配線基板(コンフォーマルビア型)の製造方法について図面を用いて説明する。図2は、本発明の実施形態1に係るプリント配線基板(コンフォーマルビア型)の製造方法を説明するための工程部分断面図である。図3は、本発明の実施形態1に係るプリント配線基板(コンフォーマルビア型)の製造方法において用いられる配線層形成用のマスクの構成を模式的に示した部分平面図である。なお、図2は、図1のB−B'間の断面に相当するものである。
まず、予め片面に金属箔11が貼付けられた電気絶縁性基材12にビア用下穴12aを形成し、電気絶縁性基材12表面およびビア用下穴12a内壁面にPd触媒を含む溶液を付着させ、無電解メッキ法によりPd触媒を触媒として作用させ無電解Cu層13を形成する(図2(a)参照)。ここで、ビア用下穴12aは、フォトエッチング、COレーザ、UV−YAGレーザ等を用いて形成することができる。
次に、フォトレジスト層14を電気絶縁性基材12上に形成し、マスク15(図3参照;応力緩和部パターン15bが除去された配線パターン15aを有するマスク)を介してフォトレジスト層14に対して露光、現像を行い、配線パターン(図3の15a)に対応する部分のフォトレジスト層14を取り除く(図2(b)参照)。このとき、応力緩和部パターン15bに対応する応力緩和部形成用フォトレジスト層14aが残る。
次に、電解メッキ法により配線層16(電解Cu層)を形成する(図2(c)参照)。
次に、残存しているフォトレジスト層(図2(c)の14)および(フォトレジスト層14直下の)無電解Cu層(図2(c)の13)を除去する(図2(d))。これにより、応力緩和部17を有するコンフォーマルビア接続部(図1の16a)を形成することができる。
実施形態1によれば、プリント配線基板1を一対の応力緩和部17形成方向と略直角の方向に曲率を持たせて曲げた際に、ビア内壁部16b、ビア内壁部16b−電気絶縁性基材12間、ビアランド部16d−電気絶縁性基材12間、ビア内壁部16b−ビア底部16c間、ビア底部16c−金属箔11間に発生する曲げ応力、引張応力、圧縮応力、せん断応力を緩和することができ、前記各種応力が主要因となり引き起こされるビア−基板間剥れ、ビアクラック等による信号断線等の電気的障害を発生させることなくプリント配線基板1を容易に曲面化することが可能となる(図4参照)。
なお、実施形態1では、応力緩和部17は略四角形状に形成されているが、これに限定されるものではなく、略長方形、略平行四辺形、略三角形等の略多角形状を選択しても差し支えない。その際、略平行四辺形の場合はビア内壁部16bのせん断方向の応力に対して応力緩和効果が増大する。略三角形の場合は三角形底辺方向が伸長する方向の曲げ方向に対して応力緩和効果が増大する。すなわち、略三角形の場合は、応力緩和部17をビア底部16c側が三角形の底辺側となるように配置した場合には、プリント配線基板1を図1(a)の電気絶縁性基材12の表面が凹となる曲面形状に曲げる際に特に大きな応力緩和効果が得られ、応力緩和部17をビア底部16c側が三角形の頂点側となるように配置した場合には、プリント配線基板1を図1(a)の電気絶縁性基材12の表面が凸となる曲面形状に曲げる際に特に大きな応力緩和効果が得られる。また、応力緩和部17が略長方形、略平行四辺形、略三角形のときプリント配線基板1の曲げ方向を考慮して、各辺の長さが異なる形状としてもよい。
また、実施形態1では、コンフォーマルビア接続部16aのビア内壁部16bに一対の応力緩和部17を、プリント配線基板1の平面に対する鉛直方向から見て、対面する領域に形成したが、これに限定されるものではなく、例えば、応力緩和部17を4箇所形成し、各々をプリント配線基板1の平面に対する鉛直方向から見て、対面する領域上に設けることによりプリント配線基板1の曲面化自由度を1自由度から2自由度に上げることができる。すなわち、応力緩和部17を複数箇所形成し各々をプリント配線基板1の主面から見て対面する領域上に設けることにより前記プリント配線基板1の曲面化自由度を任意に設定することが可能である。
また、プリント配線基板1の曲げ方向も図4(b)にあるように配線部16e側の面が凸になる曲面形状に限定されるものではなく、配線部16e側の面が凹になる曲面形状、もしくは凹凸を任意に組み合わせた曲面形状を形成しても何ら問題はない。
また、コンフォーマルビア接続部16aに設けた応力緩和部17の形状を、プリント配線基板1の曲げ方向や曲率半径の大きさに応じて、例えば、プリント配線基板1内に曲率半径が大きい曲げ形状と小さい曲げ形状が混在している場合、曲率半径が大きい領域は略三角形の頂点を曲げ中心に近い方に配置した応力緩和部17を形成し、曲率半径が小さい領域は略長方形や略平行四辺形の応力緩和部17を形成する等、同一プリント配線基板1内で適宜選択して配置することで、各所での応力緩和効果を得ることができ、プリント配線基板1全体として応力を緩和することができる。
ここで、プリント配線基板1を2枚以上積層し、多層プリント配線基板として用いることも可能である。その際、コンフォーマルビア接続部16a内側の空間(応力緩和部17を含む)にエポキシ樹脂等の絶縁性樹脂を充填してもよい。なお、一般的に電解Cu層のヤング率はおよそ160GPaで、エポキシ系樹脂のヤング率1.5〜2GPaと比べて100倍程度大きいことから、本発明の応力緩和効果を何ら妨げるものではない。
(実施形態2)
本発明の実施形態2に係るプリント配線基板(コンフォーマルビア型)について図面を用いて説明する。図5は、本発明の実施形態2に係るプリント配線基板(コンフォーマルビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。図6は、本発明の実施形態2に係るプリント配線基板(コンフォーマルビア型)の曲面化実施時の状態を模式的に示した(a)部分平面図、及び、(b)C−C'間の部分断面図である。
実施形態2に係るプリント配線基板は、応力緩和部17がコンフォーマルビア接続部16aのビア内壁部16bに加えてビアランド部16dにも形成されている点が実施形態1と異なる(図5参照)。実施形態2における応力緩和部17は、ビア用下穴12a、及び、その周囲の電気絶縁性基材12の表面(第2面)のうち配線層16(ビア内壁部16b)が形成されていない部分である。応力緩和部17は、プリント配線基板1の曲げ方向に対応して一対の略多角形状(例えば略四角形状)に形成されている。その他の構成については実施形態1と同様である。また、実施形態2に係るプリント配線基板の製造方法については、応力緩和部17に伴う部分(マスク(図3の15)の応力緩和部パターン(図3の15b)、応力緩和部形成用フォトレジスト層(図2の14a))を除いて実施形態1と同様である。
実施形態2によれば、実施形態1と同様に、プリント配線基板1を一対の応力緩和部17形成方向と略直角方向に曲率を持たせて曲げた際に、ビア内壁部16b、ビア内壁部16b−電気絶縁性基材12間、ビアランド部16d−電気絶縁性基材12間、ビア内壁部16b−ビア底部16c間、ビア底部16c−金属箔11間に発生する曲げ応力、引張応力、圧縮応力、せん断応力を緩和することができ、各種応力が主要因となり引き起こされるビア−基板間剥れ、ビアクラック等による信号断線等の電気的障害を発生させることなくプリント配線基板1を容易に曲面化することが可能となる(図6参照)。
また、応力緩和部17がビア内壁部16bに加えてビアランド部16dにも形成されていることにより、実施形態1よりも、ビアランド部16d−電気絶縁性基材12間の応力の低減に効果的である。
なお、実施形態2では、応力緩和部17はコンフォーマルビア接続部16aの内壁面に加えてビアランド部16dにも形成されているが、ビアランド部16dのみに形成してもよい。このような、ビアランド部16dのみに応力緩和部17を形成する構造は、プリント配線基板1を曲げる際の曲率が小さい場合のように、発生する応力が小さい場合に適用することができる。
(実施形態3)
本発明の実施形態3に係るプリント配線基板(コンフォーマルビア型)について図面を用いて説明する。図7は、本発明の実施形態3に係るプリント配線基板(コンフォーマルビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。図8は、本発明の実施形態3に係るプリント配線基板(コンフォーマルビア型)の曲面化実施時の状態を模式的に示した(a)部分平面図、及び、(b)C−C'間の部分断面図である。
実施形態3に係るプリント配線基板は、応力緩和部17がメッシュ状に形成されている点が実施形態1、2と異なる(図7参照)。ここでメッシュ状とは、応力緩和部17が網の目状(島状)に複数個に分割されていることをいう。例えば、正方形状の応力緩和部17が碁盤の目状に形成されているものであったり、円形状の応力緩和部17が格子状に配置されているものである。なお、各応力緩和部17の間には、網状の配線層16(ビア内壁部16b)が形成されることになる。その他の構成については実施形態1、2と同様である。また、実施形態3に係るプリント配線基板の製造方法については、応力緩和部17に伴う部分(マスク(図3の15)の応力緩和部パターン(図3の15b)、応力緩和部形成用フォトレジスト層(図2の14a))を除いて実施形態1、2と同様である。
実施形態3によれば、プリント配線基板1に曲率を持たせて曲げた際に、ビア内壁部16b、ビア内壁部16b−電気絶縁性基材12間、ビアランド部16d−電気絶縁性基材12間、ビア内壁部16b−ビア底部16c間、ビア底部16c−金属箔11間に発生する曲げ応力、引張応力、圧縮応力、せん断応力を緩和することができ、各種応力が主要因となり引き起こされるビア−基板間剥れ、ビアクラック等による信号断線等の電気的障害を発生させることなくプリント配線基板1を容易に曲面化することが可能となる(図8参照)。
また、応力緩和部17がメッシュ状であるため、プリント配線基板1の曲げ方向が図8(a)の電気絶縁性基材12表面が凸になる曲面形状だけでなく、電気絶縁性基材12表面が凹になる曲面形状、もしくは凹凸を任意に組み合わせた曲面形状に対して、実施形態1、2よりも応力緩和効果が大きくなり、かつ、プリント配線基板1の曲げ方向の自由度に依存しない応力緩和効果を実施形態1、2よりも簡単な構造で得ることができる。
(実施形態4)
本発明の実施形態4に係るプリント配線基板(フィルドビア型)について図面を用いて説明する。図9は、本発明の実施形態4に係るプリント配線基板(フィルドビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。
本発明の実施形態4に係るプリント配線基板1は、フィルドビア型のプリント配線基板であり、配線層26と応力緩和部17の構成が実施形態1〜3と異なる。その他の構成については実施形態1〜3と同様である。ここで、フィルドビアとは、一般的に、ビア用下穴12aに導電材を充填して形成されたビアで、ビア上にビアを重ねるスタックビア構造適用に有利なビア構造である。
配線層26は、電気絶縁性基材12の第2面乃至ビア用下穴12aの所定の位置、及びビア用下穴12aから表れる金属箔11の表面に形成された導電体層であり、例えば、電解Cuメッキ、Cu粒子およびエポキシ樹脂等を主成分とする導電性ペースト等を用いることができる。配線層26は、フィルドビア接続部26a、ビアランド部26d、及び配線部26eが一体となったものである。フィルドビア接続部26aは、ビア用下穴12aを介して配線部26eを金属箔11(下層の配線層)とビア接続するための部分であり、ビア用下穴12aの内部には導電体が充填され、応力緩和部17では導電体が除去されている。ビアランド部26dは、電気絶縁性基材12の第2面であってビア用下穴12aの周囲に形成された部分である。配線部26eは、電気絶縁性基材12の第2面の所定の位置に形成されており、表層回路を構成する。
応力緩和部17は、ビア近傍の曲げ応力、引張応力、圧縮応力、せん断応力等の応力を緩和する部分であり、フィルドビア接続部26aの表面側の所定の部位から導電体を除去した部分である。応力緩和部17は、プリント配線基板1の平面に対する鉛直方向から見て、プリント配線基板1の曲げ方向に対応して略長方形となるように形成されており、略長方形の長手方向の両端にビア用下穴12aの一部が露出し、底部が平坦面になっている。
次に、本発明の実施形態4に係るプリント配線基板(フィルドビア型)の製造方法について図面を用いて説明する。図10は、本発明の実施形態4に係るプリント配線基板(フィルドビア型)の製造方法を説明するための工程部分断面図である。図11は、本発明の実施形態4に係るプリント配線基板(フィルドビア型)の製造方法において用いられる配線層形成用のマスクの構成を模式的に示した部分平面図である。なお、図10は、図9のB−B'間の断面に相当するものである。
まず、予め片面に金属箔11が貼付けられた電気絶縁性基材12にビア用下穴12aを形成し、電気絶縁性基材12表面およびビア用下穴12a内壁面にPd触媒を含む溶液を付着させ、無電解メッキ法によりPd触媒を触媒として作用させ無電解Cu層13を形成する(図10(a)参照)。ここで、ビア用下穴12aは、フォトエッチング、COレーザ、UV−YAGレーザ等を用いて形成することができる。
次に、フォトレジスト層14を電気絶縁性基材12上に形成し、マスク15(図11参照;配線パターン15aを有するマスク)を介してフォトレジスト層14に対して露光、現像を行い、配線パターン(図11の15a)に対応する部分のフォトレジスト層14を取り除く(図10(b)参照)。
次に、電解メッキ法により配線層26(電解Cu層)を形成した後、残存しているフォトレジスト層(図10(b)の14)および(フォトレジスト層14直下の)無電解Cu層(図10(b)の13)を除去する(図10(c)参照)。このとき、図示しないフォトレジスト層を形成し、図示しないマスクを介してフォトレジスト層を露光・現像し、再度電解メッキを施すことで、配線層26はビア内部が完全に充填される厚さまで形成され、フィルドビア接続部(図9の26a)が形成される。なお、図10(c)では、ビア用下穴12aの内部を電解Cu層で充填しているが、Cu粒子およびエポキシ樹脂等を主成分とする導電性ペーストを充填してもよい。
次に、フォトエッチング、COレーザ、UV−YAGレーザ等の手段を用いて、配線層26に応力緩和部17を形成する(図10(d)参照)。
なお、実施形態4では、応力緩和部17形成後は応力緩和部17を空間としたままであるが、応力緩和部17の空間にエポキシ樹脂等の絶縁性樹脂を充填してもよい。一般的に、電解Cuのヤング率はおよそ160GPaでエポキシ系樹脂のヤング率1.5〜2GPaと比べて100倍程度大きいことから、本発明の応力緩和効果を何ら妨げるものではない。
実施形態4によれば、プリント配線基板1を応力緩和部17の長手方向と略直角の方向に曲率を持たせて曲げた際に、ビア内壁部26b、ビア内壁部26b−電気絶縁性基材12間、ビアランド部26d−電気絶縁性基材12間、ビア内壁部26b−ビア底部26c間、ビア底部26c−金属箔11間に発生する曲げ応力、引張応力、圧縮応力、せん断応力を緩和することができ、各種応力が主要因となり引き起こされるビア−基板間剥れ、ビアクラック等による信号断線等の電気的障害を発生させることなくプリント配線基板1を容易に曲面化することが可能となる(図12参照)。
また、実施形態4では、ビア用下穴12a内部のフィルドビア接続部26aに1箇所の応力緩和部17をフィルドビアの中心を通るように形成したが、これに限定されるものではなく、例えば、応力緩和部17を2箇所形成し各々を、プリント配線基板1の平面に対し鉛直方向から見て、交差するように設けることにより、プリント配線基板1の曲面化自由度を1自由度から2自由度に上げることができる。すなわち、応力緩和部17を複数箇所形成し各々を、プリント配線基板1の平面に対し鉛直方向から見て、交差するように設けることによりプリント配線基板1の曲面化自由度を任意に設定することが可能である。
また、プリント配線基板1の曲げ方向も図12(a)の電気絶縁性基材12の表面が凸になる曲面形状に限定されるものではなく、電気絶縁性基材12の表面が凹になる曲面形状、もしくは凹凸を任意に組み合わせた曲面形状を形成しても何ら問題はない。
なお、フィルドビア接続部26aを有するプリント配線基板1を2枚以上積層し、多層プリント配線基板として用いることも可能である(図13参照)。また、応力緩和部17の(平面に対し鉛直方向から見たときの)短手方向の幅を、フィルドビア接続部26aの底面(小径側の面)の直径よりも小さくすることで、ビア上にビアを形成するスタックビアに適用することが可能で、その際も本発明の応力緩和効果を得ることができる(図13参照)。
(実施形態5)
本発明の実施形態5に係るプリント配線基板(フィルドビア型)について図面を用いて説明する。図14は、本発明の実施形態5に係るプリント配線基板(フィルドビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。図15は、本発明の実施形態5に係るプリント配線基板(フィルドビア型)の曲面化実施時の状態を模式的に示した(a)部分平面図、及び、(b)C−C'間の部分断面図である。
実施形態5に係るプリント配線基板は、応力緩和部17の形状が実施形態4と異なる。応力緩和部17は、プリント配線基板1の平面に対する鉛直方向から見て、表面側がプリント配線基板1の曲げ方向に対応して略長方形となるように形成されており、略長方形の長手方向の両端にビア用下穴12aの一部が露出し、底部が先鋭化(先端が丸まっていてもよい)されている。その他の構成については実施形態4と同様である。また、実施形態5に係るプリント配線基板の製造方法については、応力緩和部17の形状に伴う部分を除いて実施形態4と同様である。
実施形態5によれば、プリント配線基板1を応力緩和部17の長手方向と略直角の方向に曲率を持たせて曲げた際に、ビア内壁部26b、ビア内壁部26b−電気絶縁性基材12間、ビアランド部26d−電気絶縁性基材12間、ビア内壁部26b−ビア底部26c間、ビア底部26c−金属箔11間に発生する曲げ応力、引張応力、圧縮応力、せん断応力を緩和することができ、前記各種応力が主要因となり引き起こされるビア−基板間剥れ、ビアクラック等による信号断線等の電気的障害を発生させることなくプリント配線基板1を容易に曲面化することが可能となる(図15参照)。
また、実施形態5は、実施形態4よりも、プリント配線基板1の曲げ方向が図15(a)の電気絶縁性基材12の表面が凸になる曲面形状に対して特に応力緩和効果が大きくなる。
(実施形態6)
本発明の実施形態6に係るプリント配線基板(フィルドビア型)について図面を用いて説明する。図16は、本発明の実施形態6に係るプリント配線基板(フィルドビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。
本発明の実施形態6に係るプリント配線基板1は、フィルドビア型のプリント配線基板であり、配線層26の構成と、応力緩和部として応力緩和用スペーサ27が埋め込まれた点と、が実施形態4、5と異なる。その他の構成については実施形態4、5と同様である。
配線層26は、電気絶縁性基材12の第2面乃至ビア用下穴12aの所定の位置、及びビア用下穴12aから表れる金属箔11の表面に形成された導電体層であり、例えば、電解Cuメッキ、Cu粒子およびエポキシ樹脂等を主成分とする導電性ペースト等を用いることができる。配線層26は、フィルドビア接続部26a、ビアランド部26d、及び配線部26eが一体となったものである。フィルドビア接続部26aは、ビア用下穴12aを介して配線部26eを金属箔11(下層の配線層)とビア接続するための部分であり、ビア用下穴12aの内部には応力緩和用スペーサ27が配設された部分を除いて導電体が充填されている。ビアランド部26dは、電気絶縁性基材12の第2面であってビア用下穴12aの周囲に形成された部分である。配線部26eは、電気絶縁性基材12の第2面の所定の位置に形成されており、表層回路を構成する。
応力緩和用スペーサ27は、ビア近傍の曲げ応力、引張応力、圧縮応力、せん断応力等の応力を緩和する応力緩和部であり、フィルドビア接続部26aの底面側の所定の部位に配設された部分である。応力緩和用スペーサ27は、ビア用下穴12a内であって金属箔11上に配設されており、底部が金属箔11と接する平坦面であり、先端が先鋭化(先端が丸まっていてもよい)されており、プリント配線基板1の表面から見えずフィルドビア接続部26aに埋め込まれたような状態となっている。応力緩和用スペーサ27の先端の稜線は、プリント配線基板1の曲げ方向に対応するように配されている。応力緩和用スペーサ27には、例えば、エポキシ系樹脂等を用いることができる。
次に、本発明の実施形態6に係るプリント配線基板(フィルドビア型)の製造方法について図面を用いて説明する。図17は、本発明の実施形態6に係るプリント配線基板(フィルドビア型)の製造方法を説明するための工程部分断面図である。なお、図17は、図16のB−B'間の断面に相当するものである。
まず、電着法により金属箔11上に応力緩和用スペーサ27を形成する。一方で、電気絶縁性基材12にビア用下穴12aを形成し、電気絶縁性基材12の底面に接着剤層28を形成する。そして、応力緩和用スペーサ27がビア用下穴12aに挿入して、接着剤層28を介して電気絶縁性基材12と金属箔11を貼り合せる(図17(a)参照)。
次に、電気絶縁性基材12表面、ビア用下穴12a内壁面および応力緩和用スペーサ27表面にPd触媒を含む溶液を付着させ、無電解メッキ法によりPd触媒を触媒として作用させ無電解Cu層13を形成した後、フォトレジスト層14を電気絶縁性基材12上に形成し、マスク15(図11参照;配線パターン15aを有するマスク)を介してフォトレジスト層14に対して露光、現像を行い、配線パターン(図11の15a)に対応する部分のフォトレジスト層14を取り除く(図17(b)参照)。
次に、電解メッキ法により配線層26(電解Cu層)を形成する(図17(c)参照)。このとき、図示しないフォトレジスト層を形成し、図示しないマスクを介してフォトレジスト層を露光・現像し、再度電解メッキを施すことで、配線層26はビア内部が完全に充填される厚さまで形成され、フィルドビア接続部26aが形成される。なお、図17(c)では、ビア用下穴12aの内部を電解Cu層で充填しているが、Cu粒子およびエポキシ樹脂等を主成分とする導電性ペーストを充填してもよい。
次に、残存しているフォトレジスト層(図17(c)の14)および(フォトレジスト層14直下の)無電解Cu層(図17(c)の13)を除去する(図17(d)参照)。
実施形態6によれば、プリント配線基板1を応力緩和用スペーサ27の頂部稜線方向と略直角の方向に曲率を持たせて曲げた際に、ビア内壁部26b、ビア内壁部26b−電気絶縁性基材12間、ビアランド部26d−電気絶縁性基材12間、ビア内壁部26b−ビア底部26c間、ビア底部26c−金属箔11間に発生する曲げ応力、引張応力、圧縮応力、せん断応力を緩和することができ、各種応力が主要因となり引き起こされるビア−基板間剥れ、ビアクラック等による信号断線等の電気的障害を発生させることなくプリント配線基板1を容易に曲面化することが可能となる(図18参照)。また、実施形態4、5よりも、プリント配線基板1の曲げ方向が電気絶縁性基材12の表面が凹になる曲面形状に対して特に応力緩和効果が大きくなる。
なお、実施形態6は、実施形態4の図13と同様にプリント配線基板1を2枚以上積層し、多層プリント配線基板として用いることも可能であり、本発明の応力緩和効果を何ら妨げるものではない。また、ビア上にビアを形成するスタックビアに適用することが可能で、その際も本発明の応力緩和効果を得ることができる。
また、プリント配線基板1の曲げ方向も図18(b)のように電気絶縁性基材12の表面が凸になる曲面形状に限定されるものではなく、電気絶縁性基材12の表面が凹になる曲面形状、もしくは凹凸を任意に組み合わせた曲面形状を形成しても何ら問題はない。
(実施形態7)
本発明の実施形態7に係るプリント配線基板(フィルドビア型)について図面を用いて説明する。図19は、本発明の実施形態7に係るプリント配線基板(フィルドビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。図20は、本発明の実施形態7に係るプリント配線基板(フィルドビア型)の曲面化実施時の状態を模式的に示した(a)部分平面図、及び、(b)C−C'間の部分断面図である。
実施形態7に係るプリント配線基板は、応力緩和部17の形状が実施形態4、5と異なる。応力緩和部17は、フィルドビアの中心軸を通るように、フィルドビア接続部26aの表面から金属箔11の表面において円柱状に形成されている。その他の構成については実施形態4、5と同様である。また、実施形態7に係るプリント配線基板の製造方法については、応力緩和部17の形状に伴う部分を除いて実施形態4、5と同様である。
実施形態7によれば、プリント配線基板1を曲率を持たせて曲げた際に、ビア内壁部26b、ビア内壁部26b−電気絶縁性基材12間、ビアランド部26d−電気絶縁性基材12間、ビア内壁部26b−ビア底部26c間、ビア底部26c−金属箔11間に発生する曲げ応力、引張応力、圧縮応力、せん断応力を緩和することができ、前記各種応力が主要因となり引き起こされるビア−基板間剥れ、ビアクラック等による信号断線等の電気的障害を発生させることなくプリント配線基板1を容易に曲面化することが可能となる(図20参照)。
また、円柱状の応力緩和部17がフィルドビアの中心軸を通るように形成されているため、応力緩和部17を複数個形成することなくプリント配線基板1の曲げ方向の自由度に依存しない応力緩和効果を、実施形態4〜6より簡単な構造で得ることができる。
なお、実施形態7は、実施形態4の図13と同様にプリント配線基板1を2枚以上積層し、多層プリント配線基板として用いることも可能であり、本発明の応力緩和効果を何ら妨げるものではない。また、ビア上にビアを形成するスタックビアに適用することが可能で、その際も本発明の応力緩和効果を得ることができる。
また、プリント配線基板1の曲げ方向も図20(a)の電気絶縁性基材12の表面が凸になる曲面形状に限定されるものではなく、電気絶縁性基材12の表面が凹になる曲面形状、もしくは凹凸を任意に組み合わせた曲面形状を形成しても何ら問題はない。
(実施形態8)
本発明の実施形態8に係るプリント配線基板(フィルドビア型)について図面を用いて説明する。図21は、本発明の実施形態8に係るプリント配線基板(フィルドビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。図22は、本発明の実施形態8に係るプリント配線基板(フィルドビア型)の曲面化実施時の状態を模式的に示した(a)部分平面図、及び、(b)C−C'間の部分断面図である。
実施形態8に係るプリント配線基板は、応力緩和部17の形状が実施形態4と異なる。応力緩和部17は、フィルドビア接続部26aにおいて、フィルドビアの中心軸を通るように、先端が金属箔11側に向いた円錐状(先端が丸まっていてもよい)に形成されている。応力緩和部17の(金属箔11側の)先端部が金属箔11に達しているか否かは問わない。その他の構成については実施形態4、5と同様である。また、実施形態8に係るプリント配線基板の製造方法については、応力緩和部17の形状に伴う部分を除いて実施形態4と同様である。
実施形態8によれば、プリント配線基板1を曲率を持たせて曲げた際に、ビア内壁部26b、ビア内壁部26b−電気絶縁性基材12間、ビアランド部26d−電気絶縁性基材12間、ビア内壁部26b−ビア底部26c間、ビア底部26c−金属箔11間に発生する曲げ応力、引張応力、圧縮応力、せん断応力を緩和することができ、前記各種応力が主要因となり引き起こされるビア−基板間剥れ、ビアクラック等による信号断線等の電気的障害を発生させることなくプリント配線基板1を容易に曲面化することが可能となる(図22参照)。
また、円錐状の応力緩和部17がフィルドビアの中心軸を通るように形成されているため、応力緩和部17を複数個形成することなくプリント配線基板1の曲げ方向の自由度に依存しない応力緩和効果を、実施形態4〜6より簡単な構造で得ることができ、かつ、実施形態7よりも、プリント配線基板1の曲げ方向が図22(a)の電気絶縁性基材12の表面が凸になる曲面形状に対して特に応力緩和効果が大きくなる。
(実施形態9)
本発明の実施形態9に係るプリント配線基板(フィルドビア型)について図面を用いて説明する。図23は、本発明の実施形態9に係るプリント配線基板(フィルドビア型)の構成を模式的に示した(a)部分平面図、(b)A−A'間の部分断面図、及び、(c)B−B'間の部分断面図である。図24は、本発明の実施形態9に係るプリント配線基板(フィルドビア型)の曲面化実施時の状態を模式的に示した(a)部分平面図、及び、(b)C−C'間の部分断面図である。
実施形態9に係るプリント配線基板は、応力緩和用スペーサ27の形状が実施形態6と異なる。応力緩和用スペーサ27は、ビア用下穴12a内であって金属箔11上に配設されており、フィルドビアの中心軸を通るように、先端がフィルドビア接続部26aの表面側に向いた円錐状に形成されており(先端が丸まっていてもよい)、プリント配線基板1の表面から見えずフィルドビア接続部26aに埋め込まれたような状態となっている。応力緩和用スペーサ27には、例えば、エポキシ系樹脂等を用いることができる。応力緩和用スペーサ27の(フィルドビア接続部26aの表面側の)先端部はフィルドビア接続部26aの表面に達しているか否かは問わない。その他の構成については実施形態6と同様である。また、実施形態9に係るプリント配線基板の製造方法については、実施形態6と同様である。
実施形態9によれば、プリント配線基板1を曲率を持たせて曲げた際に、ビア内壁部26b、ビア内壁部26b−電気絶縁性基材12間、ビアランド部26d−電気絶縁性基材12間、ビア内壁部26b−ビア底部26c間、ビア底部26c−金属箔11間に発生する曲げ応力、引張応力、圧縮応力、せん断応力を緩和することができ、前記各種応力が主要因となり引き起こされるビア−基板間剥れ、ビアクラック等による信号断線等の電気的障害を発生させることなくプリント配線基板1を容易に曲面化することが可能となる(図24参照)。
また、円錐状の応力緩和用スペーサ27がフィルドビアの中心軸を通るように形成されているため、応力緩和用スペーサ27を複数個形成することなくプリント配線基板1の曲げ方向の自由度に依存しない応力緩和効果を、実施形態4〜6より簡単な構造で得ることができ、かつ、実施形態7、8よりも、プリント配線基板1の曲げ方向が図24(a)の電気絶縁性基材12の表面が凸になる曲面形状に対して特に応力緩和効果が大きくなる。
(実施形態10)
本発明の実施形態10に係る半導体パッケージについて図面を用いて説明する。図25は、本発明の実施形態10に係る半導体パッケージの構成を模式的に示した断面図である。なお、実施形態10では、実施形態1に係るプリント配線基板(コンフォーマルビア型)を用いた半導体パッケージを例に説明する。また、図25のプリント配線基板1は、図1のB−B'間の断面に相当するものである。
半導体パッケージ2は、プリント配線基板1(図1と同様なもの)上に半導体チップ30(例えば、LSI(大規模集積回路))が搭載され、半導体チップ30(の端子)とプリント配線基板1(の端子)とがボンディングワイヤ31にて電気的に接続されており、半導体チップ30およびボンディングワイヤ31を覆うように封止樹脂32を用いて封止されている。プリント配線基板1のコンフォーマルビア接続部16aは、図示されていない配線層を介して、対応するボンディングワイヤ31と電気的に接続される。なお、半導体パッケージ2は、ボンディングワイヤ31を用いずにバンプ(図示せず)を介して半導体チップ30とプリント配線基板1とを電気的に接続した構成であってもよい。
実施形態10によれば、バンプ(ハンダ材料;図示せず)を介して半導体パッケージ2と実装基板(図示せず)とを電気的・機械的に接続した際、実装基板(図示せず)の変形に伴い図25中の矢印方向にプリント配線基板1が変形しても、コンフォーマルビア接続部16aに応力緩和部17が形成されているため、ビア内壁面、ビア内壁面−電気絶縁性基材間、ビアランド−電気絶縁性基材間、ビア内壁面−ビア底間、ビア底−配線層間の曲げ応力、引張応力、圧縮応力、せん断応力が主要因となり引き起こされるビア−基板間剥れ、ビアクラック等による信号断線等の電気的障害を発生させることがない。
なお、実施形態10では、実施形態1に係るプリント配線基板1を例に用いたが、これに限定されるものではなく、実施形態2〜9のいずれのプリント配線基板を選択しても、同様の効果を得ることができる。

Claims (16)

  1. 第1の配線層と、
    前記第1の配線層上に形成されるとともに、前記第1の配線層に通ずるビア用下穴を有する電気絶縁性基材と、
    前記電気絶縁性基材上に形成されるとともに、前記ビア用下穴を通じて前記第1の配線層と電気的に接続する第2の配線層と、
    を備え、
    前記第2の配線層には、少なくとも前記ビア用下穴の近傍に配された部位に、前記電気絶縁性基材を曲面化する際に発生する曲げ応力、引張応力、圧縮応力、せん断応力を緩和する応力緩和部が形成されていることを特徴とするプリント配線基板。
  2. 前記応力緩和部は、少なくとも前記ビア用下穴の近傍に配された前記第2の配線層の一部が削除された空所であることを特徴とする請求項1記載のプリント配線基板。
  3. 前記応力緩和部は、少なくとも前記空所にて前記第2の配線層に用いられる材料よりもヤング率の低い材料が埋め込まれていることを特徴とする請求項2記載のプリント配線基板。
  4. 前記第2の配線層は、前記ビア用下穴の表面に沿って均一な厚さで形成されたコンフォーマルビア接続部と、前記ビア用下穴の周囲に配されたビアランド部と、を有することを特徴とする請求項1乃至3のいずれか一に記載のプリント配線基板。
  5. 前記応力緩和部は、前記コンフォーマルビア接続部および前記ビアランド部の一方又は両方に形成されることを特徴とする請求項4記載のプリント配線基板。
  6. 前記応力緩和部は、前記電気絶縁性基材の平面に対し鉛直方向から見て前記電気絶縁性基材の曲げ方向に対応して1又は2個以上の略多角形状に形成されていることを特徴とする請求項5記載のプリント配線基板。
  7. 前記応力緩和部は、少なくとも前記ビア用下穴及び前記電気絶縁性基材の一方又は両方の表面に接することを特徴とする請求項5又は6記載のプリント配線基板。
  8. 前記応力緩和部は、メッシュ状に形成されていることを特徴とする請求項4乃至7のいずれか一に記載のプリント配線基板。
  9. 前記第2の配線層は、前記ビア用下穴の内部を充填して形成されたフィルドビア接続部と、前記ビア用下穴の周囲に配されたビアランド部と、を有することを特徴とする請求項1乃至3のいずれか一に記載のプリント配線基板。
  10. 前記応力緩和部は、少なくとも前記フィルドビア接続部に形成され、かつ、前記電気絶縁性基材の平面に対し鉛直方向から見て少なくとも前記フィルドビア接続部の中心軸を通るように形成されることを特徴とする請求項9記載のプリント配線基板。
  11. 前記応力緩和部は、少なくとも前記ビア用下穴および前記第1の配線層の一方又は両方の表面に接することを特徴とする請求項9又は10記載のプリント配線基板。
  12. 前記応力緩和部は、前記フィルドビア接続部の表面側にて開口していることを特徴とする請求項9乃至11のいずれか一に記載のプリント配線基板。
  13. 前記応力緩和部は、前記フィルドビア接続部の表面側又は前記第1の配線層側に向けて先鋭化されていることを特徴とする請求項9乃至12のいずれか一に記載のプリント配線基板。
  14. 前記第1の配線層上にて前記電気絶縁性基材と前記第2配線層が交互に積層され、
    各前記第2配線層間が互いに前記ビア用下穴を通じて電気的に接続されていることを特徴とする請求項1乃至13のいずれか一に記載のプリント配線基板。
  15. 各前記電気絶縁性基材の前記ビア用下穴は、前記第1の配線層の表面に対する鉛直方向から見て、重なる位置に配設されていることを特徴とする請求項14記載のプリント配線基板。
  16. 請求項1乃至15のいずれか一に記載のプリント配線基板と、
    前記プリント配線基板上に実装された半導体チップと、
    を備えることを特徴とする半導体パッケージ。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008047918A1 (fr) * 2006-10-20 2008-04-24 Nec Corporation Structure de paquet de dispositifs électroniques et procédé de fabrication correspondant
US7923645B1 (en) * 2007-06-20 2011-04-12 Amkor Technology, Inc. Metal etch stop fabrication method and structure
JP5248084B2 (ja) * 2007-10-26 2013-07-31 新光電気工業株式会社 シリコンインターポーザとこれを用いた半導体装置用パッケージおよび半導体装置
US8258410B2 (en) * 2008-01-26 2012-09-04 International Business Machines Corporation Construction of reliable stacked via in electronic substrates—vertical stiffness control method
TWI468093B (zh) * 2008-10-31 2015-01-01 Princo Corp 多層基板之導孔結構及其製造方法
JP2010259000A (ja) * 2009-04-28 2010-11-11 Murata Mfg Co Ltd 弾性表面波素子の製造方法
US8436252B2 (en) * 2009-06-30 2013-05-07 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
CN101965097B (zh) * 2009-07-23 2012-07-25 揖斐电株式会社 印刷线路板及其制造方法
KR101089986B1 (ko) * 2009-12-24 2011-12-05 삼성전기주식회사 캐리어기판, 그의 제조방법, 이를 이용한 인쇄회로기판 및 그의 제조방법
US8952519B2 (en) * 2010-01-13 2015-02-10 Chia-Sheng Lin Chip package and fabrication method thereof
US8404978B2 (en) * 2010-02-12 2013-03-26 Ibiden Co., Ltd. Flex-rigid wiring board and method for manufacturing the same
TWI553805B (zh) * 2012-07-23 2016-10-11 矽品精密工業股份有限公司 半導體封裝件之製法
US9860985B1 (en) 2012-12-17 2018-01-02 Lockheed Martin Corporation System and method for improving isolation in high-density laminated printed circuit boards
US20140174793A1 (en) * 2012-12-26 2014-06-26 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
KR101474642B1 (ko) * 2013-05-23 2014-12-17 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
US9397048B1 (en) * 2015-03-23 2016-07-19 Inotera Memories, Inc. Semiconductor structure and manufacturing method thereof
EP3088931A1 (en) * 2015-04-30 2016-11-02 LG Innotek Co., Ltd. Lens moving apparatus and camera module and optical device including the same
WO2018035536A2 (en) * 2016-08-19 2018-02-22 Nextgin Technology Bv Method for producing a printed circuit board
US10535585B2 (en) 2017-08-23 2020-01-14 Semiconductor Components Industries, Llc Integrated passive device and fabrication method using a last through-substrate via
JP2019067937A (ja) 2017-10-02 2019-04-25 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
JP7063095B2 (ja) * 2018-05-07 2022-05-09 住友電気工業株式会社 プリント配線板及びプリント配線板の製造方法
CN111552405A (zh) * 2020-04-26 2020-08-18 业成科技(成都)有限公司 触控面板及微发光二极管显示模组的制备方法
CN116033267B (zh) * 2022-10-13 2023-10-24 荣耀终端有限公司 防抖机构、摄像模组及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000101247A (ja) * 1998-09-17 2000-04-07 Ibiden Co Ltd 多層ビルドアップ配線板
JP2001144441A (ja) * 1999-11-05 2001-05-25 Three M Innovative Properties Co 多層両面配線基板とその製造方法
JP2004022600A (ja) * 2002-06-12 2004-01-22 Sharp Corp テープキャリアおよびそれを用いた電子機器
JP2004087551A (ja) * 2002-08-23 2004-03-18 Toppan Printing Co Ltd 多層配線基板の製造方法およびこれを用いた多層配線基板
JP2004221433A (ja) * 2003-01-16 2004-08-05 Fujikura Ltd 回路基板および多層配線回路基板の層間接続方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3452149A (en) * 1967-10-30 1969-06-24 Fred J Rinaldi Flexible electrical connector
JP2601128B2 (ja) 1992-05-06 1997-04-16 松下電器産業株式会社 回路形成用基板の製造方法および回路形成用基板
US6803528B1 (en) * 1999-11-05 2004-10-12 3M Innovative Properties Company Multi-layer double-sided wiring board and method of fabricating the same
US6555908B1 (en) * 2000-02-10 2003-04-29 Epic Technologies, Inc. Compliant, solderable input/output bump structures
JP2002026515A (ja) 2000-07-07 2002-01-25 Toshiba Corp プリント配線板およびその製造方法
US7319265B1 (en) * 2000-10-13 2008-01-15 Bridge Semiconductor Corporation Semiconductor chip assembly with precision-formed metal pillar
WO2008047928A1 (en) * 2006-10-19 2008-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000101247A (ja) * 1998-09-17 2000-04-07 Ibiden Co Ltd 多層ビルドアップ配線板
JP2001144441A (ja) * 1999-11-05 2001-05-25 Three M Innovative Properties Co 多層両面配線基板とその製造方法
JP2004022600A (ja) * 2002-06-12 2004-01-22 Sharp Corp テープキャリアおよびそれを用いた電子機器
JP2004087551A (ja) * 2002-08-23 2004-03-18 Toppan Printing Co Ltd 多層配線基板の製造方法およびこれを用いた多層配線基板
JP2004221433A (ja) * 2003-01-16 2004-08-05 Fujikura Ltd 回路基板および多層配線回路基板の層間接続方法

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