JP5224845B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

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Description

本発明は、半導体装置の製造方法及び半導体装置に係り、特に半導体チップの端子電極の間隔を配線基板の端子電極の間隔に対応させるための半導体装置の製造方法及び半導体装置に関する。
ユビキタス・ネットワーク社会の到来とともに、電子機器は高速化、高性能化に加え、小型軽量化が要求されるようになってきている。中でも、半導体の微細化技術の進歩と相まって、システムＬＳＩ等のＩＣを構成する半導体チップは、ますます高集積化が進んでいる。高集積化に伴って、半導体チップの端子電極（ピン）の数は増大（多ピン化）する。
このように、半導体チップの多ピン化が進むにつれて、半導体チップの端子電極の間隔（ピッチ）は狭くなる。例えば、デザインルール０．３５μｍ世代においては、６０μｍ程度の狭ピッチが必要になるなど、１００μｍ、７０μｍ、５０μｍ等の狭ピッチが一般的になってきている。
一方で、このような半導体チップが実装される配線基板においては、従来の端子電極の隣接する端子電極同士の間隔は、Ｃ４バンプピッチに代表されるように、１００μｍ〜２００μｍ程度と大きい。前述した１００μｍ、７０μｍ、５０μｍ等の狭ピッチに対応できる配線基板の製造は困難である。従って、前記した多ピン化に伴って狭ピッチ化した端子電極を有する半導体チップを配線基板に実装し、電気的な接続を行うための技術が重要になってきている。
一般的に、多ピン化された半導体チップを配線基板に実装し、配線基板との電気的接続をとる実装方法として重要な方法は、フリップチップ接続である。従来の一般的な実装技術は、半導体チップの回路面を上にして、金の細線を使って端子と配線するワイヤボンディングであった。しかしフリップチップ接続では、半導体チップの回路面を下にし、はんだや金の端子（バンプ）を用い、半導体チップを配線基板に接続することで、電気的な接続を行う。フリップチップ接続は、ワイヤボンディングより配線の長さが短いため、電気特性に優れ、高速化や高密度化に対応できる。また、半導体チップの真下にも端子を二次元的に配置できるため、数千ピンという多ピン化（多端子化）が容易、といった特長を備えている。さらに、構造上、半導体チップ背面から熱を逃がすことが可能なため、放熱性にも優れている。
このうち、半導体チップの端子電極の間隔が、配線基板の端子電極の間隔と比べて小さい場合には、直接配線基板に実装することは困難である。図１に、半導体チップ１２０の端子電極１４０の間隔Ｄ１が、配線基板１７０の端子電極１５０の間隔Ｄ２と比べて小さい場合の半導体チップ１２０及び配線基板１７０の模式的な断面図を示す。このような場合、半導体チップと配線基板との間に、絶縁層と配線層を複雑に積層した高密度多層配線基板を介し、半導体チップをフリップチップにより高密度多層配線基板に実装し、半導体チップを実装した高密度多層配線基板をＢＧＡ接合により一般配線基板（マザーボード）に実装する実装方法が行われる。これがＦＣＢＧＡ（Flip Chip Ball Grid Array）である。ＦＣＢＧＡにおいては、高密度多層配線基板を一般配線基板に実装する実装方法がＢＧＡであるが、ＢＧＡではなくＰＧＡ（Pin Grid Array）、ＬＧＡ（Land Grid Array）の場合もあり、それぞれＦＣＰＧＡ、ＦＣＬＧＡ、と呼ばれる。
しかしながら、上記のようなＦＣＢＧＡ等の場合、絶縁層と配線層を複雑に積層した高密度多層配線基板を用いなくてはならないという問題があった。
このような複雑な積層構造を有する高密度多層配線基板を用いずに、半導体チップを直接配線基板と電気的に接続することができる半導体装置の製造方法としては、半導体チップを直接配線基板に埋め込み、内部に実装する方法と、半導体チップを機械的に支持し、発熱した熱を熱伝導する機能を有する基板に実装した半導体装置を、はんだボール等により配線基板に実装する方法と、がある。
半導体チップを直接配線基板に埋め込む方法であるが、配線基板の内部に半導体チップを内蔵するための凹部を形成する方法である。特許文献１には、多層配線基板の内部に半導体チップが内蔵され、半導体チップの端子電極がトランジション層を介して配線基板内に配線される方法が開示されている。
また、半導体チップを機械的に支持し、発熱した熱を熱伝導する機能を有する基板に実装した半導体装置を、はんだボール等により配線基板に実装する方法であるが、所定の基板に所定の実装方法を用いて実装し、従来の配線基板の端子電極に対応した外部端子電極を形成し、はんだボール等の実装方法を用いて半導体チップを配線基板に実装する方法である。特許文献２には、金属からなる底板と樹脂複合材からなる枠材とで凹部を形成し、前記凹部に半導体チップを埋め込み、絶縁層を設け、従来の配線基板の端子電極に対応した外部端子電極を形成する半導体装置の製造方法の例が開示されている。また、特許文献３には、機械的に安定で高熱伝導率を有する基板を選択し、前記基板に空洞を儲け、半導体チップを取り付け、半導体チップの端子電極と接続される配線と絶縁層からなる薄膜オーバレイを設け、半導体チップと配線基板を接続する半導体装置の製造方法の例が開示されている。
特開２００３−７８９６号公報 特開２００２−１６１７３号公報 特開平６−２３６９４１号公報
ところが、従来用いられてきた半導体装置の製造方法、半導体装置及び配線基板には、以下のような問題があった。
まず、特許文献１に開示されている方法であるが、任意の配線基板を用いることができなくなるという問題があった。具体的には、半導体チップを内蔵するための凹部を、配線基板表面にザグリ加工等により形成しなければならず、構造上凹部加工がし易い材質及び構造の配線基板を用意しなくてはならないため、任意の配線基板を用いることができないという問題があった。
また、特許文献２に開示されている方法であるが、枠材を設ける工程が必要になるという問題があった。具体的には、樹脂複合材よりなるパッケージング材に半導体チップの形状に対応した孔を開け、該孔を開けたパッケージング材よりなる枠材を金属板よりなる底板にプレス積層する、という工程が必要になる。加えて、その後上面に絶縁膜を設けるため、枠材の厚さを半導体チップの厚さと等しくしなくてはならない。これらの加工工程の安定性、信頼性に課題があり、その結果、半導体チップを支持する機械的強度や半導体チップからの発熱を放散させるための熱伝導性が低下するという問題があった。
更に、特許文献３に開示されている方法であるが、空洞の形成方法が考慮されていないという問題があった。具体的には、空洞は半導体チップより僅かに大きい寸法にフライス加工される方法が開示されているだけであり、加工精度、信頼性に欠け、Ｃ４バンプピッチ等の一般的な端子間隔を有する従来の配線基板に応じて自由に接続端子を設計することは困難である。
本発明は上記の点に鑑みてなされたものであり、複雑な構造の高密度配線基板を用いずに、半導体チップの端子電極の間隔をＣ４バンプピッチ等の一般的な端子間隔に対応させることができ、その結果、従来の配線基板を用いながら、半導体チップを支持する機械的強度や半導体チップからの発熱を放散させるための熱伝導性を向上させることができる半導体装置の製造方法及び半導体装置を提供することを目的とする。
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
第１の発明に係る半導体装置の製造方法は、支持基板の両面にそれぞれ金属層を形成する工程と、前記支持基板の一方の面の前記金属層上に、金属膜を形成する工程と、前記金属膜をエッチングし、嵌合孔を形成する工程と、前記嵌合孔内に、複数の端子電極が設けられた面が上方を向くよう、半導体チップを実装する工程と、前記支持基板上に、前記半導体チップの前記端子電極が設けられた面と側面とを覆う絶縁層を形成する工程と、前記絶縁層上に、前記端子電極と接続する金属配線を形成する工程と、前記金属配線上に複数の外部端子電極を形成する工程と、を有し、それぞれの前記金属層は、前記金属膜のエッチングにより除去されないエッチングストッパ層を含み、隣接する前記外部端子電極の間隔が、隣接する前記端子電極の間隔より大きいことを特徴とする。
第２の発明に係る半導体装置は、両面にそれぞれ金属層が形成された支持基板と、前記支持基板の一方の面の前記金属層上に形成された嵌合孔を有する金属膜と、前記嵌合孔内に、複数の端子電極が設けられた面が上方を向くよう実装された半導体チップと、前記支持基板上に、前記半導体チップの前記端子電極が設けられた面と側面とを覆うよう形成された絶縁層と、前記絶縁層上に、前記端子電極と接続して形成された金属配線と、前記金属配線上に複数形成された外部端子電極と、を有し、前記支持基板の一方の面の前記金属層及び前記支持基板の他方の面の前記金属層は、それぞれ、前記金属膜を形成する金属材料とは異なる金属材料を含み、隣接する前記外部端子電極の間隔が、隣接する前記端子電極の間隔より大きいことを特徴とする。
本発明によれば、半導体チップの端子電極の間隔をＣ４バンプピッチ等の一般的な端子間隔に対応させることによって従来の配線基板を用いることができ、半導体チップを支持する機械的強度や半導体チップからの発熱を放散させるための熱伝導性を向上させることができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
（第１の実施の形態）
図２乃至図３Ｂを参照し、本発明の第１の実施の形態に係る半導体装置を説明する。
最初に、図２を参照し、本実施の形態に係る半導体装置を説明する。
図２は、本実施の形態に係る半導体装置を模式的に示す断面図である。
図２に示されるように、本実施の形態に係る半導体装置１０は、半導体チップ２０と、支持基板３０と、端子電極４０と、外部端子電極５０と、ファンアウト部６０と、を有する。
半導体チップ２０は、半導体装置１０の電気的な機能を有する。半導体チップ２０は、半導体チップ２０の外部と電気的に接続するための端子電極４０を有する。隣接する端子電極４０同士の間隔を第１の間隔Ｄ１とする。例えば、Ｄ１は５０〜１００μｍ程度とすることができる。
支持基板３０には、接着剤３１を介して半導体チップ２０が、端子電極４０が設けられた面と反対側の面をもって接着される。支持基板３０は、半導体チップ２０を支持し、半導体装置１０の機械的な強度を確保すると同時に、半導体チップ２０で発熱される熱を放熱するためのものである。
外部端子電極５０は、ファンアウト部６０の最表面に設けられる。外部端子電極５０は、半導体装置１０の外部と電気的に接続するための端子電極である。隣接する外部端子電極５０同士の間隔を第２の間隔Ｄ２とする。例えば、Ｄ２は１５０μｍ〜１８０μｍ程度とすることができる。
ここで、外部端子電極５０の全てにおいて、隣接する外部端子電極５０同士の間隔Ｄ２は、端子電極４０の全てにおいて、隣接する端子電極４０同士の間隔Ｄ１よりも大きい。即ち、隣接する外部端子電極５０同士の最小間隔は、隣接する端子電極４０同士の最大間隔よりも大きい。
ファンアウト部６０は、絶縁層６１と、貫通電極６２と、金属配線６３と、を有する。ファンアウト部６０は、第１の間隔Ｄ１を有する端子電極４０と、第２の間隔Ｄ２を有する外部端子電極５０と、を接続するためのものである。
絶縁層６１は、半導体チップ２０及び半導体チップ２０に設けられた端子電極４０を被覆するように、設けられる。貫通電極６２は、端子電極４０と接続され、絶縁層６１を貫通するように設けられる。金属配線６３は、貫通電極６２と接続され、絶縁層６１の表面を配線される。
絶縁層６１は、支持基板３０に接着剤３１を介して接着された半導体チップ２０の端子電極４０が設けられた面を被覆する。また、図２に示されるように、半導体チップ２０の側面を被覆することができる。
絶縁層６１、貫通電極６２、金属配線６３は、少なくとも１層ずつ形成される。Ｄ１とＤ２がほぼ等しいときは、絶縁層６１、貫通電極６２、金属配線６３は、それぞれ１層ずつ形成し、端子電極４０と、外部端子電極５０と、を電気的に接続することができる。しかし、例えばＤ２がＤ１の２倍程度あるなど、Ｄ２がＤ１よりかなり大きい場合は、配線が交錯することを避けるため、絶縁層６１、貫通電極６２、金属配線６３は、それぞれ複数層ずつ形成することができる。本実施の形態では、図２に示されるように、絶縁層６１、貫通電極６２、金属配線６３がそれぞれ３層ずつ形成されており、支持基板３０及び半導体チップ２０に近い方から順に、絶縁層６１、６１ａ、６１ｂ、貫通電極６２、６２ａ、６２ｂ、金属配線６３、６３ａ、６３ｂとする。前述した外部端子電極５０は、ファンアウト部６０の最表面に設けられた金属配線６３ｂに接続されるように設けられる。
次に、本実施の形態に係る半導体装置１０による、半導体チップ２０の隣接する端子電極４０同士の間隔である第１の間隔Ｄ１を隣接する外部端子電極５０同士の間隔である第２の間隔Ｄ２に広げるファンアウト機能、機械的強度確保の機能、及び熱伝導性確保の機能について説明する。
まず、ファンアウト機能について説明する。
始めに、貫通電極６２は、端子電極４０に接続して垂直に形成されるため、その間隔は、第１の間隔Ｄ１と同一である。
次に、５つの貫通電極６２に接続された５つの金属配線６３のうち、左右外側を除いた中心の３つの金属配線６３は、貫通電極６２の直上に接続して形成されるため、その間隔は第１の間隔Ｄ１と同一である。しかし、左右外側の２つの貫通電極６２に接続された金属配線６３は、左右外側の２つの貫通電極６２の位置から左右外側に向かって配線される。これは、第１の間隔Ｄ１を第２の間隔Ｄ２に広げるためである。本実施の形態では、例えば、左右両側の２つの金属配線６３は、中心の貫通電極から２×Ｄ２の距離まで配線される。
次に、貫通電極６２ａは、金属配線６３に接続して垂直に形成されるため、左右外側を除いた中心の３つの貫通電極６２ａの間隔は、第１の間隔Ｄ１と同一であり、左右外側の２つの貫通電極６２ａは、中心の貫通電極６２ａと２×Ｄ２の間隔を有する。
次に、５つの貫通電極６２ａに接続された５つの金属配線６３ａのうち、中心と、左右一番外側に位置する３つの金属配線６３ａは、貫通電極６２ａの直上に接続して形成される。しかし、左右外側から２番目に位置する２つの金属配線６３ａは、貫通電極６２ａの位置から左右外側に向かって配線される。これは、第１の間隔Ｄ１を第２の間隔Ｄ２に広げるためである。本実施の形態では、例えば、左右外側から２番目に位置する２つの金属配線６３ａは、中心の貫通電極からＤ２の距離まで配線される。
次に、貫通電極６２ｂは、金属配線６３ａに接続して垂直に形成される。そのため、５つの貫通電極６２ｂの間隔は、第２の間隔Ｄ２と同一である。
次に、５つの金属配線６３ｂは、５つの貫通電極６２ｂの直上に接続して形成される。そのため、５つの金属配線６３ｂの間隔は、第２の間隔Ｄ２と同一である。
最後に、５つの金属配線６３ｂに接続して５つの外部端子電極５０が形成される。従って、端子電極４０の間隔である第１の間隔Ｄ１は、第２の間隔Ｄ２に広げられた外部の端子電極５０に接続される。
以上のようにして、隣接する端子電極４０同士の間隔である第１の間隔Ｄ１を隣接する外部端子電極５０同士の間隔である第２の間隔Ｄ２に広げるファンアウト機能が機能する。
次に、半導体装置１０の機械的強度確保の機能及び熱伝導性確保の機能について説明する。
半導体装置１０は、半導体チップ２０と端子電極４０と同数の外部端子電極５０を有し、隣接する外部端子電極５０同士の間隔である第２の間隔Ｄ２は、隣接する端子電極４０同士の間隔である第１の間隔Ｄ１に比べて大きい。従って、半導体装置１０の面積は半導体チップ２０の面積に比べて大きい。半導体チップ２０に比べて大きな半導体装置１０の機械的強度は、主として支持基板３０によって確保される。また、本実施の形態に係る半導体装置１０では、接着剤３１、絶縁層６１は、半導体チップ２０を支持基板３０に固定するために用いられるため、接着剤３１、絶縁層６１によっても機械的強度は確保される。
一方、半導体チップ２０は、接着剤３１、絶縁層６１を通じて支持基板３０に熱的に接触される。また、端子電極４０から貫通電極６２、６２ａ、６２ｂ、金属配線６３、６３ａ、６３ｂを通じて外部端子電極５０に電気的に接続されると同時に、熱的にも接続される。従って、本実施の形態に係る半導体装置１０では、半導体チップ２０で発生される熱を放熱するための熱伝導性は確保される。
次に、半導体装置１０を構成する好適な材料を説明する。
まず、支持基板３０であるが、特に限定されないものの、例えば、銅板、アルミ板またはコバール板等の金属板を用いることができる。絶縁層６１であるが、特に限定されないものの、例えば、エポキシ系樹脂、フェノール系樹脂、フェノキシ樹脂、ポリイミド系樹脂、ポリフェニレン系樹脂、ポリオレフィン系樹脂、フッ素系樹脂を用いることができる。貫通電極６２であるが、特に限定されないものの、例えば、銅を用いることができる。接着剤３１であるが、特に限定されないものの、例えば、エポキシ樹脂に銀を添加させた高熱伝導性エポキシ接着剤又は金シリコンを用いることができる。金属配線６３であるが、特に限定されないものの、例えば、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅などを用いることができる。外部端子電極５０であるが、特に限定されないものの、例えば、半田を用いることができる。
（第１の実施の形態に係る半導体装置の製造方法）
次に、図３Ａ及び図３Ｂを参照し、本実施の形態に係る半導体装置の製造方法について説明する。
図３Ａ及び図３Ｂは、本実施の形態に係る半導体装置の製造方法を模式的に示す図である。
まず、図３Ａ（ａ）に示される半導体チップ実装工程において、支持基板３０上に、半導体チップ２０を接着する。この場合、例えば厚さが１００〜１０００μｍの銅板よりなる支持基板３０上の半導体チップ２０が接着される接着面に、予め接着剤３１を塗布し、該接着剤３１が塗布された支持基板３０上に、半導体チップ２０を載置し、接着する。また、半導体チップ２０は、端子電極４０が設けられた面が露出（フェイスアップ）されるように支持基板３０に接着される。
次に、図３Ａ（ｂ）に示される絶縁層形成工程において、エポキシ系樹脂又はポリイミド系樹脂よりなる絶縁層６１を形成する。このとき、例えば１００〜８００μｍの高さの半導体チップ２０の端子電極４０が設けられた面を、更に、例えば５〜３０μｍの厚さで覆うように、絶縁層６１を形成する。すなわち、絶縁層６１の厚さは、半導体チップ２０の高さである例えば１００〜８００μｍと、半導体チップ２０の端子電極４０を被覆する厚さである例えば５〜３０μｍと、の合計であり、半導体チップ２０の端子電極４０は、絶縁層６１によって被覆される。また、半導体チップ２０の側面２１を隙間なく覆うように、絶縁層６１を形成することもできる。本実施の形態では、図３Ａ（ｂ）に示されるように、半導体チップ２０の側面２１も絶縁層６１によって隙間なく覆われる。
次に、図３Ａ（ｃ）に示される工程において、加工方法は特に限定されるものではないが、例えばレーザにより、絶縁層６１に、端子電極４０にまで到達する貫通孔６４を形成する。
次に、図３Ａ（ｄ）に示される貫通電極形成工程及び金属配線形成工程において、例えば、セミアディティブ法により、前記貫通孔６４を埋設するように貫通電極６２を形成するとともに、貫通電極６２と接続される金属配線６３を形成する。
このとき、図３Ａ（ｄ）に図示される５つの端子電極４０のうち、左右両側の一番外側にある２つの端子電極４０に接続された金属配線６３は、端子間隔を広げるため、左右両側に広がるように配設される。
次に、図３Ｂ（ａ）及び図３Ｂ（ｂ）に示される工程において、図３Ａ（ｂ）〜図３Ａ（ｄ）に示された絶縁層６１の形成、絶縁層６１への貫通孔６４の形成、貫通電極６２及び金属配線６３の形成を２回繰返す。ただし、１回目の繰返しにおいて、絶縁層は６１ａ、貫通孔は６４ａ、貫通電極は６２ａ、金属配線は６３ａ、であり、２回目の繰返しにおいて、絶縁層は６１ｂ、貫通孔は６４ｂ、貫通電極は６２ｂ、金属配線は６３ｂ、である。絶縁層６１ａ、６１ｂの厚さは、例えば５〜３０μｍとすることができる。金属配線６３ａにおいて、図３Ｂ（ａ）に図示される５つの端子電極４０のうち、左右両側とも外側から２番目に位置する２つの端子電極に接続された金属配線６３ａは、端子間隔を広げるため、左右両側に広がるように配設される。その結果、２回目の繰返しにおいて、図３Ｂ（ｂ）に示されるように、貫通電極６２ｂ、金属配線６３ｂは、第１の間隔Ｄ１より広い第２の間隔Ｄ２をもって等間隔に配設される。
次に、図３Ｂ（ｃ）に示される外部端子電極形成工程において、金属配線６３ｂに接続された外部端子電極５０を形成する。外部端子電極５０は、半田又は電解めっきによる銅を形成することにより、形成される。
以上、本実施の形態に係る半導体装置によれば、半導体チップの端子電極の間隔をＣ４バンプピッチ等の一般的な端子間隔に対応させることによって従来の配線基板を用いることができ、半導体チップを支持する機械的強度や半導体チップからの発熱を放散させるための熱伝導性を向上させることができる。
なお、本実施の形態に係る半導体装置１０では、ファンアウト機能を確保するために３層の絶縁層６１、貫通電極６２、金属配線６３を用いているが、任意の端子電極４０が互いに交錯することなく外部端子電極５０に接続されることが可能であれば、層数、金属配線の長さは、これに限られるものではない。
また、本実施の形態に係る半導体装置の製造方法では、例えばセミアディティブ法により、貫通電極６２、６２ａ、６２ｂを形成するとともに、金属配線６３、６３ａ、６３ｂを形成するが、貫通電極６２、６２ａ、６２ｂと、金属配線６３、６３ａ、６３ｂと、を別々の工程により形成してもよい。
（第１の実施の形態の第１の変形例）
次に、図４乃至図６を参照し、本発明の第１の実施の形態の第１の変形例について説明する。
最初に、図４を参照し、本変形例に係る半導体装置を説明する。
図４は、本変形例に係る半導体装置を模式的に示す断面図である。ただし、以下の文中では、先に説明した部分には同一の符号を付し、説明を省略する場合がある（以下の変形例についても同様）。
本変形例に係る半導体装置は、支持基板上に第１の金属膜を介して第２の金属膜が設けられ、該第２の金属膜に、半導体チップを嵌合する嵌合孔が形成される点で、第１の実施の形態に係る半導体チップと相違する。
図４を参照するに、第１の実施の形態において、半導体チップが接着剤により支持基板に接着され、端子電極が設けられた面が絶縁層で被覆されるのと相違し、本変形例に係る半導体装置１０ａは、支持基板３０上に第１の金属膜３２を介して第２の金属膜３３が設けられ、該第２の金属膜３３に、半導体チップ２０を嵌合する嵌合孔３４が形成され、半導体チップ２０は端子電極４０が設けられた面が露出されるように嵌合孔３４に嵌合され、接着剤３１により嵌合孔３４に接着されることが特徴である。
図４に示されるように、本変形例に係る半導体装置１０ａは、半導体チップ２０と、支持基板３０と、端子電極４０と、外部端子電極５０と、ファンアウト部６０と、を有する。半導体チップ２０、端子電極４０、外部端子電極５０の構造は、第１の実施の形態に係る半導体装置１０と同一である。
一方、支持基板３０は、両面を第１の金属膜３２で被覆される。また支持基板３０の片面には、第１の金属膜３２を介して第２の金属膜３３が形成される。第２の金属膜３３の厚さは、半導体チップ２０の高さとほぼ同一である。第２の金属膜は、平面視において半導体チップ２０とほぼ同一の形状に除去され、嵌合孔３４が形成される。嵌合孔３４には、接着剤３１を介して半導体チップ２０が、端子電極４０が設けられた面と反対側の面をもって接着される。
また、ファンアウト部６０を構成する最初の絶縁層６１は、第１の実施の形態において、半導体チップ２０の高さとほぼ同一の厚さを有する部分があるのに対し、本変形例では、半導体チップ２０と嵌合孔３４との隙間を除いた全ての部分で、半導体チップ２０の端子電極４０を被覆する厚さを有する。
次に、ファンアウト機能、機械的強度確保の機能、熱伝導性確保の機能であるが、ファンアウトの機能については、第１の実施の形態と同様の機能を有する。また、機械的強度、熱伝導性については、半導体チップ２０が嵌合孔３４に嵌合されることにより、半導体チップ２０の側面が第２の金属膜３３で覆われる。そのため、第１の実施の形態と比較して、より機械的強度、熱伝導性を向上させることができる。
次に、半導体装置１０ａを構成する好適な材料を説明する。絶縁層６１、貫通電極６２、接着剤３１、金属配線６３、外部端子電極５０は、第１の実施の形態と同一の材料を用いることができる。
支持基板３０であるが、特に限定されないものの、例えば、ニッケル板を用いることができる。また、第１の金属膜であるが、特に限定されないものの、例えば、金を用いることができる。さらに、第２の金属膜として、特に限定されないものの、例えば、銅を用いることができる。
（第１の実施の形態の第１の変形例に係る半導体装置の第１の製造方法）
次に、図５Ａ乃至図５Ｃを参照し、本変形例に係る半導体装置の第１の製造方法について説明する。
図５Ａ乃至図５Ｃは、本変形例に係る半導体装置の第１の製造方法を模式的に示す図である。
まず、図５Ａ（ａ）に示されるように、例えば厚さが１００〜１０００μｍのニッケル板よりなる支持基板３０を用意する。予め、ニッケル板よりなる支持基板３０の両面には、金の電解めっきを行い、例えば厚さが３０〜４００ｎｍの金よりなる第１の金属膜３２を形成しておく。
次に、図５Ａ（ｂ）に示される金属膜形成工程において、支持基板３０に金めっきによって形成された第１の金属膜３２上に、銅の電解めっきを行い、例えば厚さが１００〜８００μｍの銅よりなる第２の金属膜３３を形成する。この１００〜８００μｍの厚さは、例えば１００〜８００μｍの半導体チップ２０の高さにほぼ等しい。
次に、図５Ａ（ｃ）に示される嵌合孔形成工程において、第２の金属膜３３上にドライフィルムレジスト３５よりなるレジストパターンを形成する。即ち、第２の金属膜３３上に、例えば厚さが１０〜３０μｍのドライフィルムレジスト３５を積層し、ドライフィルムレジスト３５を露光、現像し、半導体チップ２０の平面視における形状に対応した部分を除去したレジストパターンを形成する。このレジストパターンの形状は、その後第２の金属膜３３に形成される半導体チップ２０を嵌合するための嵌合孔３４の形状に対応したものである。
次に、図５Ａ（ｄ）に示される嵌合孔形成工程において、第２の金属膜３３上に形成されたドライフィルムレジスト３５よりなるレジストパターンをエッチング保護膜とし、塩化第二銅をエッチング液として、銅よりなる第２の金属膜３３をエッチングし、嵌合孔３４を形成する。このとき、銅よりなる第２の金属膜３３の深さ方向にエッチングが進展していくが、金めっきにより形成された第１の金属膜３２の表面にエッチングが達すると、エッチングの進展が止まるため、半導体チップ２０を嵌合する嵌合孔３４の半導体チップ２０を搭載する搭載面３６の平坦性を確保することができる。また、嵌合孔３４の深さは第２の金属膜３３の厚さに等しく、第２の金属膜３３の厚さは、例えば１００〜８００μｍである半導体チップ２０の高さにほぼ等しいため、嵌合孔３４の深さは半導体チップ２０の高さにほぼ等しい。
次に、図５Ｂ（ａ）に示される嵌合接着工程において、嵌合孔３４に半導体チップ２０を嵌合し、接着剤３１を用いて半導体チップ２０を嵌合孔３４に接着する。ここで、接着剤３１であるが、高熱伝導性エポキシ接着剤を用いることもできるが、搭載面３６が金で形成されているため、半導体チップ２０との間での金シリコンによる共晶結合により接着することもできる。
次に、図５Ｂ（ｂ）に示される絶縁層形成工程において、エポキシ系樹脂又はポリイミド系樹脂よりなる絶縁層６１を形成する。具体的には、嵌合孔３４に嵌合された半導体チップ２０の端子電極４０が設けられた面及び第２の金属膜３３の表面を覆うように、例えば厚さが５〜３０μｍの絶縁層６１を形成する。前述したように、嵌合孔３４の深さは半導体チップ２０の高さにほぼ等しいため、嵌合孔３４に嵌合された半導体チップ２０の端子電極４０が設けられた面及び第２の金属膜３３の表面はほぼ等しい高さである。加えて、半導体チップ２０の側面２１と嵌合孔３４との隙間も絶縁層６１で埋められる。以上のようにして、半導体チップ２０の端子電極４０は、絶縁層６１によって被覆され、平坦化される。
次に、例えばレーザにより、貫通孔６４を形成し（図５Ｂ（ｃ））、例えば、セミアディティブ法により、貫通電極６２を形成するとともに金属配線６３を形成する（図５Ｂ（ｄ））。更に、図５Ｂ（ｂ）〜図５Ｂ（ｄ）の工程を２回繰り返してファンアウト部６０を形成し（図５Ｃ（ａ）及び図５Ｃ（ｂ））、外部端子電極５０を形成する（図５Ｃ（ｃ））。これらの図５Ｂ（ｃ）、図５Ｂ（ｄ）、図５Ｃ（ａ）〜図５Ｃ（ｃ）に示される工程は、第１の実施の形態の製造方法において図３Ａ（ｃ）、図３Ａ（ｄ）、図３Ｂ（ａ）〜図３Ｂ（ｃ）に示される工程と同一である。また、１回目の繰返しにおいて、絶縁層は６１ａ、貫通孔は６４ａ、貫通電極は６２ａ、金属配線は６３ａ、であり、２回目の繰返しにおいて、絶縁層は６１ｂ、貫通孔は６４ｂ、貫通電極は６２ｂ、金属配線は６３ｂ、であるのは、第１の実施の形態と同一である。
（第１の実施の形態の第１の変形例に係る半導体装置の第２の製造方法）
次に、図５Ｂ乃至図６を参照し、本変形例に係る半導体装置の第２の製造方法について説明する。
本製造方法は、アディティブ工法を用いて第２の金属膜に嵌合孔を形成する点で、本変形例に係る半導体装置の第１の製造方法と相違する。
図６を参照するに、本変形例に係る半導体装置の第１の製造方法において、支持基板上に第２の金属膜を形成した後、嵌合孔に対応したレジストパターンを形成し、第２の金属膜をエッチングして嵌合孔を形成するのと相違し、本製造方法は、支持基板上に第１の金属膜を形成した後、第２の金属膜を形成する前に、嵌合孔に対応したレジストパターンを形成し、その後、第２の金属膜を形成し、レジストパターンを除去し、第２の金属膜に嵌合孔を形成することが特徴である。
図６は、本変形例に係る半導体装置の第２の製造方法を模式的に示す図である。また以下では、図６（ａ）〜図６（ｄ）、図５Ｂ（ａ）〜図５Ｂ（ｄ）、図５Ｃ（ａ）〜図５Ｃ（ｃ）を用いて、本製造方法を説明する。
まず、図６（ａ）に示されるように、例えば厚さが１００〜１０００μｍのニッケル板よりなる支持基板３０を用意する。予め、ニッケル板よりなる支持基板３０の両面には、金の電解めっきを行い、例えば厚さが３０〜４００ｎｍの金よりなる第１の金属膜３２を形成しておく。これは、本変形例に係る半導体装置の第１の製造方法において図５Ａ（ａ）に示される工程と同一である。
次に、図６（ｂ）に示される工程において、第１の金属膜３２上にドライフィルムレジスト３５よりなるレジストパターンを形成する。即ち、第１の金属膜３２上に、例えば厚さが１０〜３０μｍのドライフィルムレジスト３５を積層し、ドライフィルムレジスト３５を露光、現像し、半導体チップ２０の平面視における形状に対応した形状を有するレジストパターンを形成する。このレジストパターンの形状は、その後第２の金属膜３３に形成される半導体チップ２０を嵌合するための嵌合孔３４の形状に対応したものである。ただし、本変形例に係る半導体装置の第１の製造方法と比べると、レジストパターンの形状はポジネガ逆のパターンの形状になっている。
次に、図６（ｃ）に示される工程において、レジストパターンの形成された第１の金属膜３２上に、銅の電解めっきを行い、例えば厚さ１００〜８００μｍの銅よりなる第２の金属膜３３を形成する。この１００〜８００μｍの厚さは、例えば１００〜８００μｍの半導体チップ２０の高さにほぼ等しい。
次に、図６（ｄ）に示される工程において、レジストパターンとして残っているドライフィルムレジスト３５の全面を露光、現像し、ドライフィルムレジストを剥離する。その結果、第２の金属膜３３に、半導体チップ２０を嵌合するための嵌合孔３４が形成される。嵌合孔３４の深さは第２の金属膜３３の厚さに等しく、第２の金属膜３３の厚さは、例えば１００〜８００μｍである半導体チップ２０の高さにほぼ等しいため、嵌合孔３４の深さは半導体チップ２０の高さにほぼ等しい。
それ以後、嵌合孔３４に半導体チップ２０を嵌合して接着する工程から、外部端子電極５０を形成する工程は、本変形例に係る半導体装置の第１の製造方法における図５Ｂ（ａ）〜図５Ｂ（ｄ）、図５Ｃ（ａ）〜図５Ｃ（ｃ）と同一の工程を行う。
以上、本変形例に係る半導体装置によれば、半導体チップの端子電極の間隔をＣ４バンプピッチ等の一般的な端子間隔に対応させることができ、半導体チップが嵌合孔に嵌合されることにより、より機械的強度、熱伝導性を向上させることができる。
なお、本変形例に係る半導体装置１０ａでは、ファンアウト機能を確保するために３層の絶縁層６１、貫通電極６２、金属配線６３を用いているが、任意の端子電極４０が互いに交錯することなく外部端子電極５０に接続されることが可能であれば、層数、金属配線の長さは、これに限られるものではない。
また、本実施の形態に係る半導体装置の製造方法では、例えば、セミアディティブ法により、貫通電極６２、６２ａ、６２ｂを形成するとともに、金属配線６３、６３ａ、６３ｂを形成するが、貫通電極６２、６２ａ、６２ｂと、金属配線６３、６３ａ、６３ｂと、を別々の工程により形成してもよい。
（第１の実施の形態の第２の変形例）
次に、図７乃至図９を参照し、本発明の第１の実施の形態の第２の変形例について説明する。
最初に、図７を参照し、本変形例に係る半導体装置を説明する。
図７は、本変形例に係る半導体装置を模式的に示す断面図である。
本変形例に係る半導体装置は、支持基板上に形成される第１の金属膜が支持基板表面処理膜を介して設けられる点で、第１の実施の形態の第１の変形例に係る半導体装置と相違する。
図７を参照するに、第１の実施の形態の第１の変形例において、第１の金属膜が支持基板上に直接形成されるのと相違し、本変形例に係る半導体装置１０ｂは、第１の金属膜３２が、支持基板表面処理膜３７を介して支持基板３０上に形成されることが特徴である。
図７に示されるように、本変形例に係る半導体装置１０ｂは、半導体チップ２０と、支持基板３０と、端子電極４０と、外部端子電極５０と、ファンアウト部６０と、を有する。半導体チップ２０、端子電極４０、外部端子電極５０、ファンアウト部６０の構造は、第１の実施の形態の第１の変形例に係る半導体装置１０ａと同一である。
一方、支持基板３０は、両面を支持基板表面処理膜３７で被覆され、その表面を第１の金属膜３２で被覆される。また支持基板３０の片面において、第１の金属膜３２の表面に第２の金属膜３３が形成される。第２の金属膜３３の厚さが、半導体チップ２０の高さとほぼ等しく、嵌合孔３４が形成され、嵌合孔３４に半導体チップ２０が嵌合され、接着されるのは、第１の実施の形態の第１の変形例と同一である。
第１の金属膜３２が、支持基板表面処理膜３７を介して支持基板３０上に形成されるのは、支持基板３０及び第１の金属膜３２の組合せとして、任意の材料の組合せを用いるためである。即ち、第２の金属膜３３のエッチングストッパ層として機能する第１の金属膜３２を支持基板３０上に直接形成することが難しい場合、支持基板表面処理膜３７を介することによって、第１の金属膜３２を支持基板３０上に形成することができる。
具体的には、支持基板３０として例えば銅板を用い、第１の金属膜３２として例えば金めっきによる金を用いる場合、銅板上に直接金めっきを行うと、金と銅が拡散してしまい、金めっきを行うことができない。従って、金と銅の拡散バリアとして、例えばニッケルよりなる支持基板表面処理膜３７を支持基板３０の表面に設ける。その他の好適な材料は、第１の実施の形態の第１の変形例と同一のものを用いることができる。
また、ファンアウト機能、機械的強度確保の機能、熱伝導性確保の機能については、第１の実施の形態の第１の変形例と同様の機能を有するため、特に、機械的強度、熱伝導性については、第１の実施の形態と比較して、より機械的強度、熱伝導性を向上させることができる。
（第１の実施の形態の第２の変形例に係る半導体装置の第１の製造方法）
次に、図８Ａ乃至図８Ｃを参照し、本変形例に係る半導体装置の第１の製造方法について説明する。
図８Ａ乃至図８Ｃは、本変形例に係る半導体装置の第１の製造方法を模式的に示す図である。
まず、図８Ａ（ａ）に示されるように、例えば厚さが１００〜１０００μｍの銅板よりなる支持基板３０を用意する。予め、銅板よりなる支持基板３０の両面には、ニッケルの無電解めっきを行い、例えば厚さが３〜１０μｍのニッケルよりなる支持基板表面処理膜３７を形成する。次に、金の電解めっきを行い、例えば厚さが３０〜４００ｎｍの金よりなる第１の金属膜３２を形成する。
次に、銅の電解めっきを行って銅よりなる第２の金属膜３３を形成し（図８Ａ（ｂ））、第２の金属膜３３上にドライフィルムレジスト３５よりなるレジストパターンを形成し（図８Ａ（ｃ））、銅よりなる第２の金属膜３３を第１の金属膜３２の表面までエッチングして嵌合孔３４を形成し（図８Ａ（ｄ））、嵌合孔３４に半導体チップ２０を嵌合して接着し（図８Ｂ（ａ））、半導体チップ２０の端子電極４０を被覆するように、絶縁層６１を形成する（図８Ｂ（ｂ））。更に、例えばレーザにより、貫通孔６４を形成し（図８Ｂ（ｃ））、例えば、セミアディティブ法により、貫通電極６２を形成するとともに金属配線６３を形成する（図８Ｂ（ｄ））。これらの図８Ａ（ｂ）〜図８Ａ（ｄ）、図８Ｂ（ａ）〜図８Ｂ（ｄ）に示される工程は、第１の実施の形態の第１の変形例において図５Ａ（ｂ）〜図５Ａ（ｄ）、図５Ｂ（ａ）〜図５Ｂ（ｄ）に示される工程と同一である。
次に、図８Ｂ（ｂ）〜図８Ｂ（ｄ）の工程を２回繰り返してファンアウト部６０を形成し（図８Ｃ（ａ）及び図８Ｃ（ｂ））、外部端子電極５０を形成する（図８Ｃ（ｃ））。これらの図８Ｃ（ａ）〜図８Ｃ（ｃ）に示される工程は、第１の実施の形態の第１の変形例において図５Ｃ（ａ）〜図５Ｃ（ｃ）に示される工程と同一である。また、１回目の繰返しにおいて、絶縁層は６１ａ、貫通孔は６４ａ、貫通電極は６２ａ、金属配線は６３ａ、であり、２回目の繰返しにおいて、絶縁層は６１ｂ、貫通孔は６４ｂ、貫通電極は６２ｂ、金属配線は６３ｂ、であるのは、第１の実施の形態の第１の変形例と同一である。
（第１の実施の形態の第２の変形例に係る半導体装置の第２の製造方法）
次に、図８Ｂ乃至図９を参照し、本変形例に係る半導体装置の第２の製造方法について説明する。
本製造方法は、アディティブ工法を用いて第２の金属膜に嵌合孔を形成する点で、本変形例に係る半導体装置の第１の製造方法と相違する。
図９を参照するに、本変形例に係る半導体装置の第１の製造方法において、支持基板上に第２の金属膜を形成した後、嵌合孔に対応したレジストパターンを形成し、第２の金属膜をエッチングして嵌合孔を形成するのと相違し、本製造方法は、支持基板上に第１の金属膜を形成した後、第２の金属膜を形成する前に、嵌合孔に対応したレジストパターンを形成し、その後、第２の金属膜を形成し、レジストパターンを除去し、第２の金属膜に嵌合孔を形成することが特徴である。
図９は、本変形例に係る半導体装置の第２の製造方法を模式的に示す図である。また、以下では、図９（ａ）〜図９（ｄ）、図８Ｂ（ａ）〜図８Ｂ（ｄ）、図８Ｃ（ａ）〜図８Ｃ（ｃ）を用いて、本製造方法を説明する。
まず、図９（ａ）に示されるように、例えば厚さが１００〜１０００μｍの銅板よりなる支持基板３０を用意する。予め、銅板よりなる支持基板３０の両面には、ニッケルの無電解めっきを行い、例えば厚さが３〜１０μｍのニッケルよりなる支持基板表面処理膜３７を形成する。次に、金の電解めっきを行い、例えば厚さが３０〜４００ｎｍの金よりなる第１の金属膜３２を形成する。これは、本変形例に係る半導体装置の第１の製造方法において図８Ａ（ａ）に示される工程と同一である。
次に、図９（ｂ）に示される工程において、第１の金属膜３２上にドライフィルムレジスト３５よりなるレジストパターンを形成する。即ち、第１の金属膜３２上に、例えば厚さ１０〜３０μｍのドライフィルムレジスト３５を積層し、ドライフィルムレジスト３５を露光、現像し、半導体チップ２０の平面視における形状に対応した形状を有するレジストパターンを形成する。このレジストパターンの形状は、その後第２の金属膜３３に形成される半導体チップ２０を嵌合するための嵌合孔３４の形状に対応したものである。ただし、本変形例に係る半導体装置の第１の製造方法と比べると、レジストパターンの形状はポジネガ逆のパターンになっている。
次に、図９（ｃ）に示される工程において、レジストパターンの形成された第１の金属膜３２上に、銅の電解めっきを行い、例えば厚さが１００〜８００μｍの銅よりなる第２の金属膜３３を形成する。この１００〜８００μｍの厚さは、例えば１００〜８００μｍの半導体チップ２０の高さにほぼ等しい。
次に、図９（ｄ）に示される工程において、レジストパターンとして残っているドライフィルムレジスト３５の全面を露光、現像し、ドライフィルムレジストを剥離する。その結果、第２の金属膜３３に、半導体チップ２０を嵌合するための嵌合孔３４が形成される。嵌合孔３４の深さは第２の金属膜３３の厚さに等しく、第２の金属膜３３の厚さは、例えば１００〜８００μｍである半導体チップ２０の高さにほぼ等しいため、嵌合孔３４の深さは半導体チップ２０の高さにほぼ等しい。
それ以後、嵌合孔３４に半導体チップ２０を嵌合して接着する工程から、外部端子電極５０を形成する工程は、本変形例に係る半導体装置の第１の製造方法における図８Ｂ（ａ）〜図８Ｂ（ｄ）、図８Ｃ（ａ）〜図８Ｃ（ｃ）と同一の工程を行う。
以上、本変形例に係る半導体装置によれば、支持基板と第１の金属膜について、より広い範囲の材料を用いることができ、半導体チップの端子電極の間隔をＣ４バンプピッチ等の一般的な端子間隔に対応させることができ、半導体チップが嵌合孔に嵌合されることにより、より機械的強度、熱伝導性を向上させることができる。
なお、本変形例に係る半導体装置１０ｂでは、ファンアウト機能を確保するために３層の絶縁層６１、貫通電極６２、金属配線６３を用いているが、任意の端子電極４０が互いに交錯することなく外部端子電極５０に接続されることが可能であれば、層数、金属配線の長さは、これに限られるものではない。
また、本実施の形態に係る半導体装置の製造方法では、例えば、セミアディティブ法により、貫通電極６２、６２ａ、６２ｂを形成するとともに、金属配線６３、６３ａ、６３ｂを形成するが、貫通電極６２、６２ａ、６２ｂと、金属配線６３、６３ａ、６３ｂと、を別々の工程により形成してもよい。
（第１の実施の形態の第３の変形例）
次に、図１０乃至図１１Ｃを参照し、本発明の第１の実施の形態の第３の変形例について説明する。
最初に、図１０を参照し、本変形例に係る半導体装置を説明する。
図１０は、本変形例に係る半導体装置を模式的に示す断面図である。
本変形例に係る半導体装置は、支持基板が絶縁体基板の表面に銅箔を貼り付けた基板である点で、第１の実施の形態の第２の変形例に係る半導体チップと相違する。
図１０を参照するに、第１の実施の形態の第２の変形例において、支持基板が金属基板であるのと相違し、本変形例に係る半導体装置１０ｃは、支持基板３０が、絶縁体基板の表面に銅箔を貼り付けた基板であることが特徴である。
図１０に示されるように、本変形例に係る半導体装置１０ｃは、半導体チップ２０と、支持基板３０と、端子電極４０と、外部端子電極５０と、ファンアウト部６０と、を有する。半導体チップ２０、端子電極４０、外部端子電極５０、ファンアウト部６０の構造は、第１の実施の形態の第２の変形例に係る半導体装置１０ｂと同一である。
一方、支持基板３０は、金属基板ではなく、絶縁体基板である。支持基板３０の両面には銅箔３８が貼り付けられる。支持基板３０の両面において、銅箔の表面は支持基板表面処理膜３７で被覆され、その上を第１の第１の金属膜３２で被覆される。また支持基板３０の片面において、第１の金属膜３２上に第２の金属膜３３が形成される。第２の金属膜３３の厚さが、半導体チップ２０の高さとほぼ等しく、嵌合孔３４が形成され、嵌合孔３４に半導体チップ２０が嵌合され、接着されるのは、第１の実施の形態の第２の変形例と同一である。
支持基板３０が、金属基板ではなく、絶縁体基板であるのは、実装基板として一般的な絶縁体基板を用いるためである。即ち、支持基板３０として、例えばガラスエポキシ基板を用いる場合でも、本変形例によれば、半導体装置１０ｃを製造することができる。
具体的には、支持基板３０として例えばガラスエポキシ板を用い、第１の金属膜３２として例えば金めっきによる金を用いることができる。ガラスエポキシ板よりなる支持基板３０の表面に銅箔３８を貼り付けることによって、銅箔３８上に、例えばニッケルよりなる支持基板表面処理膜３７を設け、支持基板表面処理膜３７上に、第１の金属膜３２として金めっきによる金を用いることができる。ニッケルよりなる支持基板表面処理膜３７は、銅箔３８上に金めっきを行って金よりなる第１の金属膜３２を形成するためのものであり、第１の実施の形態の第２の変形例と同一である。
また、ファンアウト機能、機械的強度確保の機能、熱伝導性確保の機能については、第１の実施の形態の第２の変形例と同様の機能を有するため、特に、機械的強度、熱伝導性については、第１の実施の形態と比較して、より機械的強度、熱伝導性を向上させることができる。
（第１の実施の形態の第３の変形例に係る半導体装置の第１の製造方法）
次に、図１１Ａ乃至図１１Ｃを参照し、本変形例に係る半導体装置の第１の製造方法について説明する。
図１１Ａ乃至図１１Ｃは、本変形例に係る半導体装置の第１の製造方法を模式的に示す図である。
まず、図１１Ａ（ａ）に示されるように、例えば厚さが１００〜１０００μｍのガラスエポキシ板よりなる支持基板３０を用意する。予め、ガラスエポキシ板よりなる支持基板３０の両面には、例えば厚さが１０〜１００μｍの銅箔３８が貼り付けられ、さらに、支持基板３０の両面において、銅箔３８の表面にニッケルの無電解めっきを行い、例えば厚さが３〜１０μｍのニッケルよりなる支持基板表面処理膜３７を形成する。次に、支持基板３０の両面において、支持基板表面処理膜３７の表面に金の電解めっきを行い、例えば厚さが３０〜４００ｎｍの金よりなる第１の金属膜３２を形成する。
次に、銅の電解めっきを行って銅よりなる第２の金属膜３３を形成し（図１１Ａ（ｂ））、第２の金属膜３３上にドライフィルムレジスト３５よりなるレジストパターンを形成し（図１１Ａ（ｃ））、銅よりなる第２の金属膜３３を第１の金属膜３２の表面までエッチングして嵌合孔３４を形成し（図１１Ａ（ｄ））、嵌合孔３４に半導体チップ２０を嵌合して接着し（図１１Ｂ（ａ））、半導体チップ２０の端子電極４０を被覆するように、絶縁層６１を形成する（図１１Ｂ（ｂ））。更に、例えばレーザにより、貫通孔６４を形成し（図１１Ｂ（ｃ））、例えば、セミアディティブ法により、貫通電極６２を形成するとともに金属配線６３を形成する（図１１Ｂ（ｄ））。これらの図１１Ａ（ｂ）〜図１１Ａ（ｄ）、図１１Ｂ（ａ）〜図１１Ｂ（ｄ）に示される工程は、第１の実施の形態の第１の変形例において図５Ａ（ｂ）〜図５Ａ（ｄ）、図５Ｂ（ａ）〜図５Ｂ（ｄ）に示される工程と同一である。
次に、図１１Ｂ（ｂ）〜図１１Ｂ（ｄ）の工程を２回繰り返してファンアウト部６０を形成し（図１１Ｃ（ａ）及び図１１Ｃ（ｂ））、外部端子電極５０を形成する（図１１Ｃ（ｃ））。これらの図１１Ｃ（ａ）〜図１１Ｃ（ｃ）に示される工程は、第１の実施の形態の第１の変形例において図５Ｃ（ａ）〜図５Ｃ（ｃ）に示される工程と同一である。また、１回目の繰返しにおいて、絶縁層は６１ａ、貫通孔は６４ａ、貫通電極は６２ａ、金属配線は６３ａ、であり、２回目の繰返しにおいて、絶縁層は６１ｂ、貫通孔は６４ｂ、貫通電極は６２ｂ、金属配線は６３ｂ、であるのは、第１の実施の形態の第１の変形例と同一である。
（第１の実施の形態の第３の変形例に係る半導体装置の第２の製造方法）
次に、図１１Ｂ乃至図１２を参照し、本変形例に係る半導体装置の第２の製造方法について説明する。
本製造方法は、アディティブ工法を用いて第２の金属膜に嵌合孔を形成する点で、本変形例に係る半導体装置の第１の製造方法と相違する。
図１２を参照するに、本変形例に係る半導体装置の第１の製造方法において、支持基板上に第２の金属膜を形成した後、嵌合孔に対応したレジストパターンを形成し、第２の金属膜をエッチングして嵌合孔を形成するのと相違し、本製造方法は、支持基板上に第１の金属膜を形成した後、第２の金属膜を形成する前に、嵌合孔に対応したレジストパターンを形成し、その後、第２の金属膜を形成し、レジストパターンを除去し、第２の金属膜に嵌合孔を形成することが特徴である。
図１２は、本変形例に係る半導体装置の第２の製造方法を模式的に示す図である。以下、図１２（ａ）〜図１２（ｄ）、図１１Ｂ（ａ）〜図１１Ｂ（ｄ）、図１１Ｃ（ａ）〜図１１Ｃ（ｃ）を用いて、本製造方法を説明する。
まず、図１２（ａ）に示されるように、例えば厚さが１００〜１０００μｍのガラスエポキシ板よりなる支持基板３０を用意する。予め、ガラスエポキシ板よりなる支持基板３０の両面には、例えば厚さが１０〜１００μｍの銅箔３８が貼り付けられ、さらに、支持基板３０の両面において、銅箔３８の表面にニッケルの無電解めっきを行い、例えば厚さが３〜１０μｍのニッケルよりなる支持基板表面処理膜３７を形成する。次に、支持基板３０の両面において、支持基板表面処理膜３７の表面に金の電解めっきを行い、例えば厚さが３０〜４００ｎｍの金よりなる第１の金属膜３２を形成する。これは、本変形例に係る半導体装置の第１の製造方法において図１１Ａ（ａ）に示される工程と同一である。
次に、図１２（ｂ）に示される工程において、第１の金属膜３２上にドライフィルムレジスト３５よりなるレジストパターンを形成する。即ち、第１の金属膜３２上に、例えば厚さが１０〜３０μｍのドライフィルムレジスト３５を積層し、ドライフィルムレジスト３５を露光、現像し、半導体チップ２０の平面視における形状に対応した形状を有するレジストパターンを形成する。このレジストパターンの形状は、その後第２の金属膜３３に形成される半導体チップ２０を嵌合するための嵌合孔３４の形状に対応したものである。ただし、本変形例に係る半導体装置の第１の製造方法と比べると、レジストパターンの形状はポジネガ逆のパターンになっている。
次に、図１２（ｃ）に示される工程において、レジストパターンの形成された第１の金属膜３２上に、銅の電解めっきを行い、例えば厚さが１００〜８００μｍの銅よりなる第２の金属膜３３を形成する。この１００〜８００μｍの厚さは、例えば１００〜８００μｍの半導体チップ２０の高さにほぼ等しい。
次に、図１２（ｄ）に示される工程において、レジストパターンとして残っているドライフィルムレジスト３５の全面を露光、現像し、ドライフィルムレジストを剥離する。その結果、第２の金属膜３３に、半導体チップ２０を嵌合するための嵌合孔３４が形成される。嵌合孔３４の深さは第２の金属膜３３の高さに等しく、第２の金属膜３３の高さは、例えば１００〜８００μｍである半導体チップ２０の高さにほぼ等しいため、嵌合孔３４の深さは半導体チップ２０の高さにほぼ等しい。
それ以後、嵌合孔３４に半導体チップ２０を嵌合して接着する工程から、外部端子電極５０を形成する工程は、本変形例に係る半導体装置の第１の製造方法における図１１Ｂ（ａ）〜図１１Ｂ（ｄ）、図１１Ｃ（ａ）〜図１１Ｃ（ｃ）と同一の工程を行う。
以上、本変形例に係る半導体装置によれば、支持基板について、より広い範囲の材料を用いることができ、半導体チップの端子電極の間隔をＣ４バンプピッチ等の一般的な端子間隔に対応させることができ、半導体チップが嵌合孔に嵌合されることにより、より機械的強度、熱伝導性を向上させることができる。
なお、本変形例に係る半導体装置１０ｃでは、ファンアウト機能を確保するために３層の絶縁層６１、貫通電極６２、金属配線６３を用いているが、任意の端子電極４０が互いに交錯することなく外部端子電極５０に接続されることが可能であれば、層数、金属配線の長さは、これに限られるものではない。
また、本実施の形態に係る半導体装置の製造方法では、例えば、セミアディティブ法により、貫通電極６２、６２ａ、６２ｂを形成するとともに、金属配線６３、６３ａ、６３ｂを形成するが、貫通電極６２、６２ａ、６２ｂと、金属配線６３、６３ａ、６３ｂと、を別々の工程により形成してもよい。
（第１の実施の形態の第４の変形例）
次に、図１３及び図１４を参照し、本発明の第１の実施の形態の第４の変形例について説明する。
最初に、図１３を参照し、本変形例に係る半導体装置を説明する。
図１３は、本変形例に係る半導体装置を模式的に示す断面図である。
本変形例に係る半導体装置は、一体の支持基板に、半導体チップを嵌合する嵌合孔が形成される点で、第１の実施の形態に係る半導体チップと相違する。
図１３を参照するに、第１の実施の形態において、半導体チップが接着剤により支持基板に接着され、端子電極が設けられた面が絶縁層で被覆されるのと相違し、本変形例に係る半導体装置１０ｄは、支持基板上３０に、半導体チップ２０を嵌合する嵌合孔３４が形成され、半導体チップ２０は端子電極４０が設けられた面が露出されるように嵌合孔３４に嵌合され、接着剤３１により嵌合孔に接着されることが特徴である。
図１３に示されるように、本変形例に係る半導体装置１０ｄは、半導体チップ２０と、支持基板３０と、端子電極４０と、外部端子電極５０と、ファンアウト部６０と、を有する。半導体チップ２０、端子電極４０、外部端子電極５０の構造は、第１の実施の形態に係る半導体装置１０と同一である。
一方、支持基板３０は、一体の支持基板であり、平面視において半導体チップ２０とほぼ同一の形状で、半導体チップ２０とほぼ同一の深さに該当する部分が除去され、嵌合孔３４が形成される。嵌合孔３４には、接着剤３１を介して半導体チップ２０が、端子電極４０が設けられた面と反対側の面をもって接着される。
また、ファンアウト部６０において、最初の絶縁層６１は、第１の実施の形態に係る半導体装置１０において、半導体チップ２０の側面も被覆するため、平面視において半導体チップ２０とほぼ同一の厚さの部分を有するのに対し、嵌合孔３４に嵌合された半導体チップ２０の端子電極４０が設けられた面及び支持基板３０を被覆する構造であるため、全ての部分でほぼ均一の厚さを有する。
次に、ファンアウト機能、機械的強度確保の機能、熱伝導性確保の機能であるが、ファンアウトの機能については、第１の実施の形態と同様の機能を有する。また、機械的強度、熱伝導性については、半導体チップ２０が嵌合孔３４に嵌合されることにより、半導体チップ２０の側面が支持基板３０で覆われる。そのため、第１の実施の形態と比較して、より機械的強度、熱伝導性を向上させることができる。
次に、半導体装置１０ｄを構成する好適な材料を説明する。絶縁層６１、貫通電極６２、接着剤３１、金属配線６３、外部端子電極５０は、第１の実施の形態と同一の材料を用いることができる。
支持基板３０であるが、機械的強度や熱伝導性に優れた基板であれば特に限定されるものではないが、銅板を用いることができる。
（第１の実施の形態の第４の変形例に係る半導体装置の製造方法）
次に、図１４Ａ乃至図１４Ｃを参照し、本変形例に係る半導体装置の製造方法について説明する。
図１４Ａ乃至図１４Ｃは、本変形例に係る半導体装置の製造方法を模式的に示す図である。
まず、図１４Ａ（ａ）に示されるように、例えば厚さが１００〜１０００μｍの銅板よりなる支持基板３０を用意する。
次に、図１４Ａ（ｂ）に示される嵌合孔形成工程において、銅板よりなる支持基板３０上にドライフィルムレジスト３５よりなるレジストパターンを形成する。即ち、支持基板３０上に、ドライフィルムレジスト３５を積層し、ドライフィルムレジスト３５を露光、現像し、半導体チップ２０の平面視における形状に対応した部分を除去したレジストパターンを形成する。このレジストパターンの形状は、その後支持基板３０に形成される半導体チップ２０を嵌合するための嵌合孔３４の形状に対応したものである。
次に、図１４Ａ（ｃ）に示される嵌合孔形成工程において、支持基板３０上に形成されたドライフィルムレジスト３５よりなるレジストパターンをエッチング保護膜とし、塩化第二銅をエッチング液として、銅よりなる支持基板３０をエッチングし、嵌合孔３４を形成する。このとき、銅よりなる支持基板３０の深さ方向にエッチングが進展していくが、エッチング時間を管理することにより、嵌合孔３４に嵌合する半導体チップ２０の厚さとほぼ同一の深さになった時点でエッチングを終了させ、嵌合孔３４を形成する。
次に、嵌合孔３４に半導体チップ２０を嵌合して接着し（図１４Ｂ（ａ））、半導体チップ２０の端子電極４０を被覆するように、絶縁層６１を形成し（図１４Ｂ（ｂ））、例えばレーザにより貫通孔６４を形成し（図１４Ｂ（ｃ））、例えば、セミアディティブ法により、貫通電極６２を形成するとともに金属配線６３を形成する（図１４Ｂ（ｄ））。これらの図１４Ｂ（ａ）〜図１４Ｂ（ｄ）に示される工程は、第１の実施の形態の第１の変形例において図５Ｂ（ａ）〜図５Ｂ（ｄ）に示される工程と同一である。
更に、図１４Ｂ（ｂ）〜図１４Ｂ（ｄ）の工程を２回繰り返してファンアウト部６０を形成し（図１４Ｃ（ａ）及び図１４Ｃ（ｂ））、外部端子電極５０を形成する（図１４Ｃ（ｃ））。これらの図１４Ｃ（ａ）〜図１４Ｃ（ｃ）に示される工程は、第１の実施の形態の第１の変形例において図５Ｃ（ａ）〜図５Ｃ（ｃ）に示される工程と同一である。また、１回目の繰返しにおいて、絶縁層は６１ａ、貫通孔は６４ａ、貫通電極は６２ａ、金属配線は６３ａ、であり、２回目の繰返しにおいて、絶縁層は６１ｂ、貫通孔は６４ｂ、貫通電極は６２ｂ、金属配線は６３ｂ、であるのは、第１の実施の形態の第１の変形例と同一である。
以上、本変形例に係る半導体装置によれば、支持基板について、より広い範囲の材料を用いることができ、半導体チップの端子電極の間隔をＣ４バンプピッチ等の一般的な端子間隔に対応させることができ、半導体チップが嵌合孔に嵌合されることにより、より機械的強度、熱伝導性を向上させることができる。
なお、本変形例に係る半導体装置１０ｃでは、ファンアウト機能を確保するために３層の絶縁層６１、貫通電極６２、金属配線６３を用いているが、任意の端子電極４０が互いに交錯することなく外部端子電極５０に接続されることが可能であれば、層数、金属配線の長さは、これに限られるものではない。
また、本実施の形態に係る半導体装置の製造方法では、例えば、セミアディティブ法により、貫通電極６２、６２ａ、６２ｂを形成するとともに、金属配線６３、６３ａ、６３ｂを形成するが、貫通電極６２、６２ａ、６２ｂと、金属配線６３、６３ａ、６３ｂと、を別々の工程により形成してもよい。
（第１の実施の形態の第５の変形例）
次に、図１５を参照し、本発明の第１の実施の形態の第５の変形例に係る半導体装置を説明する。
図１５は、本変形例に係る半導体装置を模式的に示す断面図である。
本変形例に係る半導体装置は、一つの支持基板に、複数の半導体チップが実装される点で、第１の実施の形態に係る半導体装置１０と相違する。
図１５を参照するに、第１の実施の形態において、一つの支持基板に一つの半導体チップが実装されるのと相違し、本変形例に係る半導体装置１０ｅは、一つの支持基板３０に複数の半導体チップ２０が実装されることが特徴である。
図１５に示されるように、本変形例に係る半導体装置１０ｅは、半導体チップ２０と、支持基板３０と、端子電極４０と、外部端子電極５０と、ファンアウト部６０と、を有する。半導体チップ２０、端子電極４０の構造は、第１の実施の形態に係る半導体装置１０と同一である。
一方、支持基板３０には、接着剤３１を介して複数の半導体チップ２０が、端子電極４０が設けられた面と反対側の面をもって接着される。一つの支持基板３０に実装される半導体チップ２０の数は、２つ以上であれば特に限定されるものではないが、例えば本変形例に係る半導体装置１０ｅのように２つの半導体チップ２０が実装されることが可能である。このとき、第１の実施の形態に係る半導体装置１０に比べて、支持基板３０の平面視における面積は大きくなる。
また、外部端子電極５０は、複数の半導体チップ２０の端子電極４０に対応して形成される。従って、第１の実施の形態に係る半導体装置１０に比べて、外部端子電極５０の数は多くなる。
また、ファンアウト部６０の厚さ方向の構造は、絶縁層６１、６１ａ、６１ｂ、貫通電極６２、６２ａ、６２ｂ、金属配線６３、６３ａ、６３ｂ、を有し、第１の実施の形態に係る半導体装置１０と同様であるが、一つの支持基板３０に半導体チップ２０が複数実装されるため、第１の実施の形態に係る半導体装置１０に比べると、貫通電極６２、６２ａ、６２ｂ、金属配線６３、６３ａ、６３ｂ、は半導体チップ２０の個数に対応して数が多くなる。
更に、複数の半導体チップ２０同士が、金属配線６３、６３ａ、６３ｂで接続されていてもよい。
以上、本変形例に係る半導体装置によれば、複数の半導体チップを一つの半導体装置に実装し、一般的な配線基板の端子間隔に対応させることができる。
（第１の実施の形態の第６の変形例）
次に、図１６を参照し、本発明の第１の実施の形態の第６の変形例に係る半導体装置を説明する。
図１６は、本変形例に係る半導体装置を模式的に示す断面図である。
本変形例に係る半導体装置は、一つの支持基板に、複数の半導体チップが実装される点で、第１の実施の形態の第１の変形例に係る半導体装置１０ａと相違する。
図１６を参照するに、第１の実施の形態の第１の変形例において、一つの支持基板に一つの半導体チップが実装されるのと相違し、本変形例に係る半導体装置１０ｆは、一つの支持基板３０に複数の半導体チップ２０が実装されることが特徴である。
図１６に示されるように、本変形例に係る半導体装置１０ｆは、半導体チップ２０と、支持基板３０と、端子電極４０と、外部端子電極５０と、ファンアウト部６０と、を有する。半導体チップ２０、端子電極４０の構造は、第１の実施の形態の第１の変形例に係る半導体装置１０ａと同一である。一方、支持基板３０、外部端子電極５０、ファンアウト部６０は、第１の実施の形態の第５の変形例に係る半導体装置１０ｅが、第１の実施の形態に係る半導体装置１０において半導体チップ２０を複数実装した構造であるのと同一の対応関係になるような変形がなされる。
更に、複数の半導体チップ２０同士が、金属配線６３、６３ａ、６３ｂで接続されていてもよい。
以上、本変形例に係る半導体装置によれば、複数の半導体チップを一つの半導体装置に実装し、一般的な配線基板の端子間隔に対応させることができる。
（第１の実施の形態の第７の変形例）
次に、図１７を参照し、本発明の第１の実施の形態の第７の変形例に係る半導体装置を説明する。
図１７は、本変形例に係る半導体装置を模式的に示す断面図である。
本変形例に係る半導体装置は、一つの支持基板に、複数の半導体チップが実装される点で、第１の実施の形態の第２の変形例に係る半導体装置１０ｂと相違する。
図１７を参照するに、第１の実施の形態の第２の変形例において、一つの支持基板に一つの半導体チップが実装されるのと相違し、本変形例に係る半導体装置１０ｇは、一つの支持基板３０に複数の半導体チップ２０が実装されることが特徴である。
図１７に示されるように、本変形例に係る半導体装置１０ｇは、半導体チップ２０と、支持基板３０と、端子電極４０と、外部端子電極５０と、ファンアウト部６０と、を有する。半導体チップ２０、端子電極４０の構造は、第１の実施の形態の第２の変形例に係る半導体装置１０ｂと同一である。一方、支持基板３０、外部端子電極５０、ファンアウト部６０は、第１の実施の形態の第５の変形例に係る半導体装置１０ｅが、第１の実施の形態に係る半導体装置１０において半導体チップ２０を複数実装した構造であるのと同一の対応関係になるような変形がなされる。
更に、複数の半導体チップ２０同士が、金属配線６３、６３ａ、６３ｂで接続されていてもよい。
以上、本変形例に係る半導体装置によれば、複数の半導体チップを一つの半導体装置に実装し、一般的な配線基板の端子間隔に対応させることができる。
（第１の実施の形態の第８の変形例）
次に、図１８を参照し、本発明の第１の実施の形態の第８の変形例に係る半導体装置を説明する。
図１８は、本変形例に係る半導体装置を模式的に示す断面図である。
本変形例に係る半導体装置は、一つの支持基板に、複数の半導体チップが実装される点で、第１の実施の形態の第３の変形例に係る半導体装置１０ｃと相違する。
図１８を参照するに、第１の実施の形態の第３の変形例において、一つの支持基板に一つの半導体チップが実装されるのと相違し、本変形例に係る半導体装置１０ｈは、一つの支持基板３０に複数の半導体チップ２０が実装されることが特徴である。
図１８に示されるように、本変形例に係る半導体装置１０ｈは、半導体チップ２０と、支持基板３０と、端子電極４０と、外部端子電極５０と、ファンアウト部６０と、を有する。半導体チップ２０、端子電極４０の構造は、第１の実施の形態の第３の変形例に係る半導体装置１０ｃと同一である。一方、支持基板３０、外部端子電極５０、ファンアウト部６０は、第１の実施の形態の第５の変形例に係る半導体装置１０ｅが、第１の実施の形態に係る半導体装置１０において半導体チップ２０を複数実装した構造であるのと同一の対応関係になるような変形がなされる。
更に、複数の半導体チップ２０同士が、金属配線６３、６３ａ、６３ｂで接続されていてもよい。
以上、本変形例に係る半導体装置によれば、複数の半導体チップを一つの半導体装置に実装し、一般的な配線基板の端子間隔に対応させることができる。
（第１の実施の形態の第９の変形例）
次に、図１９を参照し、本発明の第１の実施の形態の第９の変形例に係る半導体装置を説明する。
図１９は、本変形例に係る半導体装置を模式的に示す断面図である。
本変形例に係る半導体装置は、一つの支持基板に、複数の半導体チップが実装される点で、第１の実施の形態の第４の変形例に係る半導体装置１０ｄと相違する。
図１９を参照するに、第１の実施の形態の第４の変形例において、一つの支持基板に一つの半導体チップが実装されるのと相違し、本変形例に係る半導体装置１０ｉは、一つの支持基板３０に複数の半導体チップ２０が実装されることが特徴である。
図１９に示されるように、本変形例に係る半導体装置１０ｉは、半導体チップ２０と、支持基板３０と、端子電極４０と、外部端子電極５０と、ファンアウト部６０と、を有する。半導体チップ２０、端子電極４０の構造は、第１の実施の形態の第４の変形例に係る半導体装置１０ｄと同一である。一方、支持基板３０、外部端子電極５０、ファンアウト部６０は、第１の実施の形態の第５の変形例に係る半導体装置１０ｅが、第１の実施の形態に係る半導体装置１０において半導体チップ２０を複数実装した構造であるのと同一の対応関係になるような変形がなされる。
更に、複数の半導体チップ２０同士が、金属配線６３、６３ａ、６３ｂで接続されていてもよい。
以上、本変形例に係る半導体装置によれば、複数の半導体チップを一つの半導体装置に実装し、一般的な配線基板の端子間隔に対応させることができる。
（第２の実施の形態）
次に、図２０を参照し、本発明の第２の実施の形態に係る配線基板を説明する。
図２０は、本実施の形態に係る配線基板を模式的に示す断面図である。
図２０に示されるように、本実施の形態に係る配線基板１００は、半導体装置１０と、配線基板基体７０と、を有する。
半導体装置１０は、第１の実施の形態に係る半導体装置１０と同一であり、半導体チップ２０と、支持基板３０と、端子電極４０と、外部端子電極５０と、ファンアウト部６０と、を有する。隣接する端子電極４０同士の間隔である第１の間隔Ｄ１と、隣接する外部端子電極５０同士の間隔である第２の間隔Ｄ２と、の大きさは、Ｄ１＜Ｄ２の関係を有する。Ｄ１は、特に限定されないものの、例えば、５０〜１００μｍであり、Ｄ２は、特に限定されないものの、例えば、１５０〜１８０μｍである。
配線基板基体７０は、半導体装置１０を実装するための配線基板を構成する基体である。配線基板基体７０は、配線基板基体７０の表面に設けられ、半導体装置１０の外部端子電極５０に対応して設けられた配線基板端子電極７１と、配線基板基体７０の裏面に設けられた配線基板端子電極７１と電気的に接続されている配線基板裏面端子電極７２と、配線基板基体７０の表面及び裏面に設けられた絶縁層７３を有する。配線基板端子電極７１の間隔は半導体装置１０の隣接する外部端子電極５０同士の間隔である第２の間隔Ｄ２と等しく、Ｃ４バンプピッチ等の一般的な端子間隔である１５０〜１８０μｍの間隔を有する。即ち、配線基板基体７０は、従来から広く用いられる配線基板の基体である。
半導体装置１０の外部端子電極５０は、配線基板基体７０の配線基板端子電極７１と半田接合され、電気的に接続される。即ち、配線基板１００は、半導体装置１０と電気的に接続される。
以上、本変形例に係る配線基板によれば、Ｃ４バンプピッチ等の一般的な端子間隔より狭い間隔で配設される端子電極を有する半導体チップを、一般的な端子間隔で配設される接続端子を有する配線基板に実装することができる。
（第２の実施の形態の第１の変形例）
次に、図２１を参照し、本発明の第２の実施の形態の第１の変形例に係る配線基板を説明する。
図２１は、本変形例に係る配線基板を模式的に示す断面図である。
本変形例に係る配線基板は、配線基板に実装される半導体装置が第１の実施の形態の第１の変形例に係る半導体装置１０ａである点で、第２の実施の形態に係る配線基板と相違する。
図２１を参照するに、第２の実施の形態において、第１の実施の形態に係る半導体装置１０が実装されるのと相違し、本変形例に係る配線基板１００ａにおいては、第１の実施の形態の第１の変形例に係る半導体装置１０ａが実装されることが特徴である。
図２１に示されるように、本変形例に係る配線基板１００ａは、半導体装置１０ａと、配線基板基体７０と、を有する。
半導体装置１０ａは、第１の実施の形態の第１の変形例に係る半導体装置１０ａと同一であり、第１の間隔Ｄ１で設けられた端子電極４０と、第２の間隔Ｄ２（＞Ｄ１）で設けられた外部端子電極５０と、を有する。配線基板基体７０は、半導体装置１０ａの外部端子電極５０に対応し、第２の間隔Ｄ２（＞Ｄ１）で設けられた配線基板端子電極７１を有する。外部端子電極５０と、配線基板端子電極７１は、電気的に接続されているのは、第２の実施の形態と同一である。
以上、本変形例に係る配線基板によれば、Ｃ４バンプピッチ等の一般的な端子間隔より狭い間隔で配設される端子電極を有する半導体チップを、一般的な端子間隔で配設される接続端子を有する配線基板に実装することができる。
（第２の実施の形態の第２の変形例）
次に、図２２を参照し、本発明の第２の実施の形態の第２の変形例に係る配線基板を説明する。
図２２は、本変形例に係る配線基板を模式的に示す断面図である。
本変形例に係る配線基板は、配線基板に実装される半導体装置が第１の実施の形態の第２の変形例に係る半導体装置１０ｂである点で、第２の実施の形態に係る配線基板と相違する。
図２２を参照するに、第２の実施の形態において、第１の実施の形態に係る半導体装置１０が実装されるのと相違し、本変形例に係る配線基板１００ｂにおいては、第１の実施の形態の第２の変形例に係る半導体装置１０ｂが実装されることが特徴である。
図２２に示されるように、本変形例に係る配線基板１００ｂは、半導体装置１０ｂと、配線基板基体７０と、を有する。
半導体装置１０ｂは、第１の実施の形態の第２の変形例に係る半導体装置１０ｂと同一であり、第１の間隔Ｄ１で設けられた端子電極４０と、第２の間隔Ｄ２（＞Ｄ１）で設けられた外部端子電極５０と、を有する。配線基板基体７０は、半導体装置１０ｂの外部端子電極５０に対応し、第２の間隔Ｄ２（＞Ｄ１）で設けられた配線基板端子電極７１を有する。外部端子電極５０と、配線基板端子電極７１は、電気的に接続されているのは、第２の実施の形態と同一である。
以上、本変形例に係る配線基板によれば、Ｃ４バンプピッチ等の一般的な端子間隔より狭い間隔で配設される端子電極を有する半導体チップを、一般的な端子間隔で配設される接続端子を有する配線基板に実装することができる。
（第２の実施の形態の第３の変形例）
次に、図２３を参照し、本発明の第２の実施の形態の第３の変形例に係る配線基板を説明する。
図２３は、本変形例に係る配線基板を模式的に示す断面図である。
本変形例に係る配線基板は、配線基板に実装される半導体装置が第１の実施の形態の第３の変形例に係る半導体装置１０ｃである点で、第２の実施の形態に係る配線基板と相違する。
図２３を参照するに、第２の実施の形態において、第１の実施の形態に係る半導体装置１０が実装されるのと相違し、本変形例に係る配線基板１００ｃにおいては、第１の実施の形態の第３の変形例に係る半導体装置１０ｃが実装されることが特徴である。
図２３に示されるように、本変形例に係る配線基板１００ｃは、半導体装置１０ｃと、配線基板基体７０と、を有する。
半導体装置１０ｃは、第１の実施の形態の第３の変形例に係る半導体装置１０ｃと同一であり、第１の間隔Ｄ１で設けられた端子電極４０と、第２の間隔Ｄ２（＞Ｄ１）で設けられた外部端子電極５０と、を有する。配線基板基体７０は、半導体装置１０ｃの外部端子電極５０に対応し、第２の間隔Ｄ２（＞Ｄ１）で設けられた配線基板端子電極７１を有する。外部端子電極５０と、配線基板端子電極７１は、電気的に接続されているのは、第２の実施の形態と同一である。
以上、本変形例に係る配線基板によれば、Ｃ４バンプピッチ等の一般的な端子間隔より狭い間隔で配設される端子電極を有する半導体チップを、一般的な端子間隔で配設される接続端子を有する配線基板に実装することができる。
（第２の実施の形態の第４の変形例）
次に、図２４を参照し、本発明の第２の実施の形態の第４の変形例に係る配線基板を説明する。
図２４は、本変形例に係る配線基板を模式的に示す断面図である。
本変形例に係る配線基板は、配線基板に実装される半導体装置が第１の実施の形態の第４の変形例に係る半導体装置１０ｄである点で、第２の実施の形態に係る配線基板と相違する。
図２４を参照するに、第２の実施の形態において、第１の実施の形態に係る半導体装置１０が実装されるのと相違し、本変形例に係る配線基板１００ｄにおいては、第１の実施の形態の第４の変形例に係る半導体装置１０ｄが実装されることが特徴である。
図２４に示されるように、本変形例に係る配線基板１００ｄは、半導体装置１０ｄと、配線基板基体７０と、を有する。
半導体装置１０ｄは、第１の実施の形態の第４の変形例に係る半導体装置１０ｄと同一であり、第１の間隔Ｄ１で設けられた端子電極４０と、第２の間隔Ｄ２（＞Ｄ１）で設けられた外部端子電極５０と、を有する。配線基板基体７０は、半導体装置１０ｄの外部端子電極５０に対応し、第２の間隔Ｄ２（＞Ｄ１）で設けられた配線基板端子電極７１を有する。外部端子電極５０と、配線基板端子電極７１は、電気的に接続されているのは、第２の実施の形態と同一である。
以上、本変形例に係る配線基板によれば、Ｃ４バンプピッチ等の一般的な端子間隔より狭い間隔で配設される端子電極を有する半導体チップを、一般的な端子間隔で配設される接続端子を有する配線基板に実装することができる。
（第２の実施の形態の第５の変形例）
次に、図２５を参照し、本発明の第２の実施の形態の第５の変形例に係る配線基板を説明する。
図２５は、本変形例に係る配線基板を模式的に示す断面図である。
本変形例に係る配線基板は、配線基板に実装される半導体装置が第１の実施の形態の第５の変形例に係る半導体装置１０ｅである点で、第２の実施の形態に係る配線基板と相違する。
図２５を参照するに、第２の実施の形態において、第１の実施の形態に係る半導体装置１０が実装されるのと相違し、本変形例に係る配線基板１００ｅにおいては、第１の実施の形態の第５の変形例に係る半導体装置１０ｅが実装されることが特徴である。
図２５に示されるように、本変形例に係る配線基板１００ｅは、半導体装置１０ｅと、配線基板基体７０と、を有する。
半導体装置１０ｅは、第１の実施の形態の第５の変形例に係る半導体装置１０ｅと同一であり、第１の間隔Ｄ１で設けられた端子電極４０と、第２の間隔Ｄ２（＞Ｄ１）で設けられた外部端子電極５０と、を有する。配線基板基体７０は、半導体装置１０ｅの外部端子電極５０に対応し、第２の間隔Ｄ２（＞Ｄ１）で設けられた配線基板端子電極７１を有する。外部端子電極５０と、配線基板端子電極７１は、電気的に接続されているのは、第２の実施の形態と同一である。
以上、本変形例に係る配線基板によれば、Ｃ４バンプピッチ等の一般的な端子間隔より狭い間隔で配設される端子電極を有する半導体チップを、一般的な端子間隔で配設される接続端子を有する配線基板に実装することができる。
従来の配線基板を説明するための図であり、半導体チップの端子電極の間隔が、配線基板の端子電極の間隔と比べて小さい場合の半導体チップ及び配線基板を模式的に示す断面図である。 本発明の第１の実施の形態に係る半導体装置を模式的に示す断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を模式的に示す図（その１）である。 本発明の第１の実施の形態に係る半導体装置の製造方法を模式的に示す図（その２）である。 本発明の第１の実施の形態の第１の変形例に係る半導体装置を模式的に示す断面図である。 本発明の第１の実施の形態の第１の変形例に係る半導体装置の第１の製造方法を模式的に示す図（その１）である。 本発明の第１の実施の形態の第１の変形例に係る半導体装置の第１の製造方法を模式的に示す図（その２）である。 本発明の第１の実施の形態の第１の変形例に係る半導体装置の第１の製造方法を模式的に示す図（その３）である。 本発明の第１の実施の形態の第１の変形例に係る半導体装置の第２の製造方法を模式的に示す図である。 本発明の第１の実施の形態の第２の変形例に係る半導体装置を模式的に示す断面図である。 本発明の第１の実施の形態の第２の変形例に係る半導体装置の第１の製造方法を模式的に示す図（その１）である。 本発明の第１の実施の形態の第２の変形例に係る半導体装置の第１の製造方法を模式的に示す図（その２）である。 本発明の第１の実施の形態の第２の変形例に係る半導体装置の第１の製造方法を模式的に示す図（その３）である。 本発明の第１の実施の形態の第２の変形例に係る半導体装置の第２の製造方法を模式的に示す図である。 本発明の第１の実施の形態の第３の変形例に係る半導体装置を模式的に示す断面図である。 本発明の第１の実施の形態の第３の変形例に係る半導体装置の第１の製造方法を模式的に示す図（その１）である。 本発明の第１の実施の形態の第３の変形例に係る半導体装置の第１の製造方法を模式的に示す図（その２）である。 本発明の第１の実施の形態の第３の変形例に係る半導体装置の第１の製造方法を模式的に示す図（その３）である。 本発明の第１の実施の形態の第３の変形例に係る半導体装置の第２の製造方法を模式的に示す図である。 本発明の第１の実施の形態の第４の変形例に係る半導体装置を模式的に示す断面図である。 本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法を模式的に示す図（その１）である。 本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法を模式的に示す図（その２）である。 本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法を模式的に示す図（その３）である。 本発明の第１の実施の形態の第５の変形例に係る半導体装置を模式的に示す断面図である。 本発明の第１の実施の形態の第６の変形例に係る半導体装置を模式的に示す断面図である。 本発明の第１の実施の形態の第７の変形例に係る半導体装置を模式的に示す断面図である。 本発明の第１の実施の形態の第８の変形例に係る半導体装置を模式的に示す断面図である。 本発明の第１の実施の形態の第９の変形例に係る半導体装置を模式的に示す断面図である。 本発明の第２の実施の形態に係る配線基板を模式的に示す断面図である。 本発明の第２の実施の形態の第１の変形例に係る配線基板を模式的に示す断面図である。 本発明の第２の実施の形態の第２の変形例に係る配線基板を模式的に示す断面図である。 本発明の第２の実施の形態の第３の変形例に係る配線基板を模式的に示す断面図である。 本発明の第２の実施の形態の第４の変形例に係る配線基板を模式的に示す断面図である。 本発明の第２の実施の形態の第５の変形例に係る配線基板を模式的に示す断面図である。
符号の説明
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ、１０ｇ、１０ｈ、１０ｉ 半導体装置
２０ 半導体チップ
３０ 支持基板
３１ 接着剤
３２ 第１の金属膜
３３ 第２の金属膜
３４ 嵌合孔
３５ ドライフィルムレジスト
３６ 搭載面
３７ 支持基板表面処理膜
３８ 銅箔
４０ 端子電極
５０ 外部端子電極
６０ ファンアウト部
６１、６１ａ、６１ｂ 絶縁層
６２、６２ａ、６２ｂ 貫通電極
６３、６３ａ、６３ｂ 金属配線
６４、６４ａ、６４ｂ 貫通孔
７０ 配線基板基体
７１ 配線基板端子電極
７２ 配線基板裏面端子電極
７３ 絶縁層
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ 配線基板
Ｄ１ 第１の間隔
Ｄ２ 第２の間隔

Claims (10)

  1. 支持基板の両面にそれぞれ金属層を形成する工程と、
    前記支持基板の一方の面の前記金属層上に、金属膜を形成する工程と、
    前記金属膜をエッチングし、嵌合孔を形成する工程と、
    前記嵌合孔内に、複数の端子電極が設けられた面が上方を向くよう、半導体チップを実装する工程と、
    前記支持基板上に、前記半導体チップの前記端子電極が設けられた面と側面とを覆う絶縁層を形成する工程と、
    前記絶縁層上に、前記端子電極と接続する金属配線を形成する工程と、
    前記金属配線上に複数の外部端子電極を形成する工程と、を有し、
    それぞれの前記金属層は、前記金属膜のエッチングにより除去されないエッチングストッパ層を含み、
    隣接する前記外部端子電極の間隔が、隣接する前記端子電極の間隔より大きいことを特徴とする半導体装置の製造方法。
  2. それぞれの前記金属層は、前記エッチングストッパ層よりも前記支持基板側に設けられた、前記エッチングストッパ層が前記支持基板に拡散することを防止する支持基板表面処理膜を含むことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記半導体チップは主にシリコンからなり、前記エッチングストッパ層は主に金からなり、前記半導体チップと前記エッチングストッパ層とは共晶結合により接着されている請求項１又は２記載の半導体装置の製造方法。
  4. 前記金属膜を形成する工程において、
    前記支持基板上に、めっきにより前記金属膜を形成することを特徴とする請求項１から３のいずれか１項記載の半導体装置の製造方法。
  5. 前記支持基板が、金属板または絶縁板からなることを特徴とする請求項１から４のいずれか１項記載の半導体装置の製造方法。
  6. 前記金属配線を形成する工程では、前記絶縁層上に、前記端子電極と接続する金属配線を形成し、更に前記金属配線上に他の絶縁層及び他の金属配線を積層し、
    前記外部端子電極を形成する工程では、最表面に設けられた金属配線上に複数の外部端子電極を形成することを特徴とする請求項１から５のいずれか１項記載の半導体装置の製造方法。
  7. 両面にそれぞれ金属層が形成された支持基板と、
    前記支持基板の一方の面の前記金属層上に形成された嵌合孔を有する金属膜と、
    前記嵌合孔内に、複数の端子電極が設けられた面が上方を向くよう実装された半導体チップと、
    前記支持基板上に、前記半導体チップの前記端子電極が設けられた面と側面とを覆うよう形成された絶縁層と、
    前記絶縁層上に、前記端子電極と接続して形成された金属配線と、
    前記金属配線上に複数形成された外部端子電極と、を有し、
    前記支持基板の一方の面の前記金属層及び前記支持基板の他方の面の前記金属層は、それぞれ、前記金属膜を形成する金属材料とは異なる金属材料を含み、
    隣接する前記外部端子電極の間隔が、隣接する前記端子電極の間隔より大きいことを特徴とする半導体装置。
  8. 前記金属膜がめっき金属からなることを特徴とする請求項７記載の半導体装置。
  9. 前記支持基板が、金属板または絶縁板からなることを特徴とする請求項７又は８記載の半導体装置。
  10. 更に前記金属配線上に他の絶縁層及び他の金属配線が積層され、
    前記外部端子電極は、最表面に設けられた金属配線上に形成されていることを特徴とする請求項７から９のいずれか１項記載の半導体装置。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5355363B2 (ja) * 2009-11-30 2013-11-27 新光電気工業株式会社 半導体装置内蔵基板及びその製造方法
KR101141209B1 (ko) * 2010-02-01 2012-05-04 삼성전기주식회사 단층 인쇄회로기판 및 그 제조방법
US8319318B2 (en) * 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US8581421B2 (en) * 2010-12-20 2013-11-12 Shinko Electric Industries Co., Ltd. Semiconductor package manufacturing method and semiconductor package
JP2013114415A (ja) 2011-11-28 2013-06-10 Elpida Memory Inc メモリモジュール
KR101333893B1 (ko) * 2012-01-03 2013-11-27 주식회사 네패스 반도체 패키지 및 그 제조 방법
TWI515841B (zh) * 2013-08-02 2016-01-01 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI582913B (zh) * 2013-08-02 2017-05-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US20150035163A1 (en) * 2013-08-02 2015-02-05 Siliconware Precision Industries Co., Ltd. Semiconductor package and method of fabricating the same
WO2015077808A1 (de) 2013-11-27 2015-06-04 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Leiterplattenstruktur
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
US11523520B2 (en) * 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
TWI557853B (zh) * 2014-11-12 2016-11-11 矽品精密工業股份有限公司 半導體封裝件及其製法
JP6437012B2 (ja) * 2014-11-27 2018-12-12 国立研究開発法人産業技術総合研究所 表面実装型パッケージおよびその製造方法
US9659863B2 (en) 2014-12-01 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, multi-die packages, and methods of manufacture thereof
JP6511695B2 (ja) * 2015-01-20 2019-05-15 ローム株式会社 半導体装置およびその製造方法
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US10115668B2 (en) * 2015-12-15 2018-10-30 Intel IP Corporation Semiconductor package having a variable redistribution layer thickness
JP6669586B2 (ja) 2016-05-26 2020-03-18 新光電気工業株式会社 半導体装置、半導体装置の製造方法
JP6716363B2 (ja) * 2016-06-28 2020-07-01 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージ及びその製造方法
JP6971052B2 (ja) * 2017-04-20 2021-11-24 京セラ株式会社 半導体装置の製造方法および半導体装置
KR102185706B1 (ko) * 2017-11-08 2020-12-02 삼성전자주식회사 팬-아웃 반도체 패키지
US10643919B2 (en) 2017-11-08 2020-05-05 Samsung Electronics Co., Ltd. Fan-out semiconductor package
TWI649795B (zh) * 2018-02-13 2019-02-01 友達光電股份有限公司 顯示面板
JP6921794B2 (ja) * 2018-09-14 2021-08-18 株式会社東芝 半導体装置
JP2019208045A (ja) * 2019-07-17 2019-12-05 太陽誘電株式会社 回路基板
JP2020141152A (ja) * 2020-06-10 2020-09-03 株式会社アムコー・テクノロジー・ジャパン 半導体アセンブリおよび半導体アセンブリの製造方法
TWI808618B (zh) * 2022-01-20 2023-07-11 大陸商廣東則成科技有限公司 用於嵌入式晶片的封裝製程
CN116721978A (zh) * 2023-06-29 2023-09-08 上海纳矽微电子有限公司 一种半导体封装结构及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274391B1 (en) * 1992-10-26 2001-08-14 Texas Instruments Incorporated HDI land grid array packaged device having electrical and optical interconnects
JPH08240904A (ja) * 1995-03-01 1996-09-17 Hoya Corp 転写マスクおよびその製造方法
DE19546443A1 (de) * 1995-12-13 1997-06-19 Deutsche Telekom Ag Optische und/oder elektrooptische Verbindung und Verfahren zur Herstellung einer solchen
US6350706B1 (en) * 1998-09-03 2002-02-26 Micron Technology, Inc. Process for using photo-definable layers in the manufacture of semiconductor devices and resulting structures of same
JP4623622B2 (ja) * 1999-06-25 2011-02-02 東洋鋼鈑株式会社 半導体パッケージ用クラッド材の製造方法および半導体パッケージの製造方法
JP3277997B2 (ja) * 1999-06-29 2002-04-22 日本電気株式会社 ボールグリッドアレイパッケージとその製造方法
US6271469B1 (en) 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
JP2001217359A (ja) * 2000-01-31 2001-08-10 Shinko Electric Ind Co Ltd 放熱用フィン及びその製造方法並びに半導体装置
US6309912B1 (en) * 2000-06-20 2001-10-30 Motorola, Inc. Method of interconnecting an embedded integrated circuit
JP2002016173A (ja) * 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体装置
JP4243922B2 (ja) 2001-06-26 2009-03-25 イビデン株式会社 多層プリント配線板
TW557521B (en) * 2002-01-16 2003-10-11 Via Tech Inc Integrated circuit package and its manufacturing process
US6680529B2 (en) * 2002-02-15 2004-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor build-up package
JP2005531137A (ja) * 2002-04-29 2005-10-13 アドヴァンスト インターコネクト テクノロジーズ リミテッド 部分的にパターン形成したリードフレームならびに半導体パッケージングにおけるその製造および使用の方法
JP2005203390A (ja) * 2004-01-13 2005-07-28 Seiko Instruments Inc 樹脂封止型半導体装置の製造方法
JP4343044B2 (ja) * 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置
JP4445351B2 (ja) * 2004-08-31 2010-04-07 株式会社東芝 半導体モジュール
TWI299248B (en) * 2004-09-09 2008-07-21 Phoenix Prec Technology Corp Method for fabricating conductive bumps of a circuit board

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