JP5248084B2 - シリコンインターポーザとこれを用いた半導体装置用パッケージおよび半導体装置 - Google Patents
シリコンインターポーザとこれを用いた半導体装置用パッケージおよび半導体装置 Download PDFInfo
- Publication number
- JP5248084B2 JP5248084B2 JP2007278440A JP2007278440A JP5248084B2 JP 5248084 B2 JP5248084 B2 JP 5248084B2 JP 2007278440 A JP2007278440 A JP 2007278440A JP 2007278440 A JP2007278440 A JP 2007278440A JP 5248084 B2 JP5248084 B2 JP 5248084B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- silicon interposer
- semiconductor device
- semiconductor element
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
このような配線基板と半導体素子の熱膨張率の相違に起因する不具合を解消するため、配線基板と半導体素子との間に半導体素子と同じ材料からなるシリコン板を介在させて、シリコン板を配線基板と半導体素子との間で互いの熱膨張率の相違により発生する応力を緩和させつつ、互いを電気的に接続するいわゆるシリコンインターポーザが知られている。
また、貫通電極に接合する絶縁層の材料を変更することも考えられるが、半導体装置は高密度化が強く望まれているため、半導体素子が搭載される側のシリコンインターポーザの表面を被覆する絶縁膜には、微細な配線パターンを形成することができる酸化シリコンを用いなければならない。
よって、貫通電極や絶縁膜を形成する際に用いる材料の変更によって上記不具合を解決することは現実的ではない。
また、前記緩衝部を形成する各々の導電体の弾性率が、前記貫通電極の露出面側においてより低弾性率となるように設定されていることを特徴とする。
これらにより、貫通電極の配線基板側の導電体の熱膨張係数と絶縁膜の熱膨張係数との間に大きな差があったとしても、熱膨張係数の相違に起因する熱応力を吸収することが可能になる。そして、半導体素子側導電体に用いる材料の選択肢が広がるため好都合である。
さらには、上記のうちいずれかのシリコンインターポーザを介在させた状態で、半導体素子と配線基板とを電気的に接続して形成した半導体装置とすることも可能である。
これらにより繰り返し熱負荷が与えられても、貫通電極と絶縁膜との間における熱応力が緩和され、貫通電極と絶縁膜との間における電気的接続の信頼性を大幅に向上させることができる。
以下、本発明にかかるシリコンインターポーザの実施形態について、図面に基づいて説明する。図1〜図5は、本実施形態におけるシリコンインターポーザの各製造段階における貫通電極付近の状態を示す断面図である。
緩衝部(はんだ16)の高さ寸法は、貫通孔12の高さ寸法(薄シリコンウエハ11の板厚寸法)の10〜20%の寸法範囲となる。本実施形態においては、はんだ16の析出高さを50μmとした。
このようにして形成された本実施形態における貫通電極17は、貫通電極17の上下の露出面のうち、シリコンからなる半導体素子が搭載される側の所要範囲を、配線基板と接続される側に充てんされている基材部の導電体(銅15)に対して低弾性な導電体(はんだ16)によって充てんすることで、後述する酸化シリコンからなる絶縁膜23の熱膨張係数(熱膨張量および熱収縮量)と銅15の熱膨張係数(熱膨張量および熱収縮量、以下、単に熱膨張係数ということがある)の差がはんだ16の弾性変形により吸収され、絶縁膜23と貫通電極17との間における熱応力の緩衝部として作用させている。
また、図5(b)に示すように、シリコンインターポーザ30の上面側(半導体素子が搭載される側)を必要に応じて、多層配線24にすることができる。絶縁膜23として酸化シリコン膜を用い、上述した方法と同様の方法によりめっきシード層を形成し、ソルダーレジストを被覆して露光および現像し、レジストパターンを形成した後、電解めっきにより導体層を形成することによって、上層の配線パターンを形成することができる。
絶縁膜23に酸化シリコンを用いることにより、層間の絶縁膜23を平坦にすることができると共に、微細配線の形成による高密度化が可能であるため好都合である。
さらに、図7に示すような半導体装置用パッケージ50の上面の多層配線24の表面に形成されている接続パッド32にはんだ35を塗布し、接続パッド32に金バンプ等の電極62が形成された半導体素子60を搭載し、半導体素子60と半導体装置用パッケージ50とを電気的に接続することにより図8に示すような半導体装置70を得ることができる。
さらにまた、外部接続端子44を介して半導体装置70を図示しないマザーボード等に搭載し、両者を電気的に接続することもできる。
よって、非常に信頼性の高い半導体装置70とすることができる。
第1実施形態においては、図中においてシリコンインターポーザ30の上面側を半導体素子60の搭載面としているため、貫通電極17に充てんした基材部である銅15の上側における所要範囲に熱応力の緩衝部であるはんだ16を充てんしているが、この形態に限定されるものではない。
本発明は、貫通電極17が接合されている部位の物質の熱膨張係数が、貫通電極17の基材部(銅15)の熱膨張係数と大きく異なる部分に生じる熱応力を吸収する緩衝部を貫通電極17内の基材部(銅15)と貫通電極17の接合部位との間に設けた構造に関するものである。したがって、先の実施形態のように、配線基板40が接続される側であっても、配線基板40の接続パッド42が高密度に形成されている場合などにおいては、本発明を好適に適用することができるのである。
図9に示すように、本実施形態におけるシリコンインターポーザ30は、貫通電極17の上下の露出面において緩衝部(はんだ16)が露出するように充てんし、緩衝部(はんだ16)の間に基材部(銅15)を充てんした構造としたことが特徴的である。本実施形態におけるシリコンインターポーザ30の他の構成部材については、第1実施形態におけるシリコンインターポーザ30の説明に用いた符号を付すことによりここでは詳細な説明を省略した。
図10は第3実施形態におけるシリコンインターポーザの貫通電極付近の構造を示す断面図である。本実施形態においては、貫通電極17の緩衝部に充てんされている導電体をそれぞれ異なる導電体16A,16Bで積層させて構成した点が特徴である。この構造の場合、緩衝部を構成する導電体16A,16Bのそれぞれにおける弾性率が貫通電極17の露出面に向かって徐々に低くなるように積層させることが好ましい。
本実施形態におけるシリコンインターポーザ30の構成を採用することにより、貫通電極17の内部における緩衝部と基材部との変形量の勾配(弾性率の勾配)が緩やかになり、貫通電極17そのものの信頼性を向上させることが可能になる。また、緩衝部に用いる導電体16A,16Bの選択肢が拡大するため好適である。
なお、図10に示す貫通電極17の構成は第2実施形態における貫通電極17にも適用することができるのはもちろんである。
例えば、本実施形態においては、貫通孔12に導電体を析出(充てん)する際に、電解めっき法を用いているが、金属膜14が貼り付けられている側の導電体を充てんする際は電解めっき法を採用し、半導体素子が搭載される側においては、導電体(先に充てんされた導電体よりも低弾性率の導電体)微粒子を含む導電ペーストを貫通孔12に印刷法により充てんする方法を採用することもできる。このように貫通孔12の開口端側に印刷法を用いることにより、貫通電極17を平坦化処理する工程を省略することができるため好都合である。
11 薄シリコンウエハ
12 貫通孔
13 酸化シリコン被膜
14 金属膜
15 銅
16 はんだ
17 貫通電極
18 めっきシード層
19 ソルダーレジスト
20 レジストパターン
21 導体層
22 配線パターン
23 絶縁膜
24 多層配線
30 シリコンインターポーザ
32 接続パッド
34 外部接続端子
35 はんだ
40 配線基板
42 接続パッド
44 外部接続端子
45 はんだ
50 半導体装置用パッケージ
60 半導体素子
62 電極
70 半導体装置
Claims (8)
- 貫通孔と、該貫通孔内に形成された貫通電極と、該貫通電極と半導体素子とを電気的に接続するための配線パターンと、該配線パターンを被覆する絶縁膜と、を有し、配線基板と前記半導体素子との間に介在させて前記配線基板と前記半導体素子とを前記配線パターンおよび前記貫通電極により電気的に接続するためのシリコンインターポーザであって、
前記貫通電極は、基材部と該基材部を形成する導電体の弾性率に対して低弾性の導電体により形成された緩衝部とにより構成されていて、
前記緩衝部は、前記貫通孔内において 、前記基材部の少なくとも前記半導体素子搭載面側の端部に積層され、前記配線パターンに接合されていることを特徴とするシリコンインターポーザ。 - 前記緩衝部は複数層に形成されていることを特徴とする請求項1記載のシリコンインターポーザ。
- 前記緩衝部を形成する各々の導電体の弾性率が、前記貫通電極の露出面側においてより低弾性率となるように設定されていることを特徴とする請求項2記載のシリコンインターポーザ。
- 前記緩衝部を構成する導電体は、はんだ、インジウム、すず、ビスマス、金のうちのいずれかからなることを特徴とする請求項1〜3のうちのいずれか一項に記載のシリコンインターポーザ。
- 前記緩衝部は、電解めっき法により形成されていることを特徴とする請求項1〜4のうちのいずれか一項に記載のシリコンインターポーザ。
- 前記緩衝部は、前記貫通電極の高さ寸法の10〜20%の高さ寸法の範囲に形成されていることを特徴とする請求項1〜5のうちのいずれか一項に記載のシリコンインターポーザ。
- 請求項1〜6のうちのいずれか一項に記載のシリコンインターポーザと、配線基板が電気的に接続されて形成されたことを特徴とする半導体装置用パッケージ。
- 請求項1〜6のうちのいずれか一項に記載のシリコンインターポーザを介在して、半導体素子と配線基板とが電気的に接続されて形成されたことを特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007278440A JP5248084B2 (ja) | 2007-10-26 | 2007-10-26 | シリコンインターポーザとこれを用いた半導体装置用パッケージおよび半導体装置 |
KR1020080101848A KR20090042717A (ko) | 2007-10-26 | 2008-10-17 | 실리콘 인터포저 및 이를 결합한 반도체 장치 패키지와 반도체 장치 |
US12/257,669 US20090121344A1 (en) | 2007-10-26 | 2008-10-24 | Silicon interposer and semiconductor device package and semiconductor device incorporating the same |
EP08167663.7A EP2058858B1 (en) | 2007-10-26 | 2008-10-27 | Silicon interposer and semiconductor device package and semiconductor device incorporating the same and interposer manufacture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007278440A JP5248084B2 (ja) | 2007-10-26 | 2007-10-26 | シリコンインターポーザとこれを用いた半導体装置用パッケージおよび半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2009110983A JP2009110983A (ja) | 2009-05-21 |
JP2009110983A5 JP2009110983A5 (ja) | 2010-09-09 |
JP5248084B2 true JP5248084B2 (ja) | 2013-07-31 |
Family
ID=40474923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007278440A Active JP5248084B2 (ja) | 2007-10-26 | 2007-10-26 | シリコンインターポーザとこれを用いた半導体装置用パッケージおよび半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20090121344A1 (ja) |
EP (1) | EP2058858B1 (ja) |
JP (1) | JP5248084B2 (ja) |
KR (1) | KR20090042717A (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101167882B1 (ko) | 2010-07-20 | 2012-07-23 | (주) 이피웍스 | 인터포저의 제조 방법 |
JP5577988B2 (ja) * | 2010-09-24 | 2014-08-27 | カシオ計算機株式会社 | インターポーザーの製造方法及び半導体装置の製造方法 |
US20120080318A1 (en) * | 2010-10-04 | 2012-04-05 | Gillen James R | Forming Through-Substrate Vias by Electrofilling |
US9691636B2 (en) * | 2012-02-02 | 2017-06-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interposer frame and method of manufacturing the same |
JP2014011169A (ja) | 2012-06-27 | 2014-01-20 | Ps4 Luxco S A R L | シリコンインターポーザ及びこれを備える半導体装置 |
US9070644B2 (en) * | 2013-03-15 | 2015-06-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging mechanisms for dies with different sizes of connectors |
JP6041731B2 (ja) * | 2013-03-27 | 2016-12-14 | 新光電気工業株式会社 | インターポーザ、及び電子部品パッケージ |
CN104347548A (zh) * | 2013-08-02 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
JP6191728B2 (ja) * | 2015-08-10 | 2017-09-06 | 大日本印刷株式会社 | イメージセンサモジュール |
JP6540912B2 (ja) * | 2016-12-07 | 2019-07-10 | 株式会社村田製作所 | 電子部品及びその製造方法 |
KR20200121126A (ko) | 2019-04-15 | 2020-10-23 | 삼성전자주식회사 | 반도체 패키지 |
US11990418B2 (en) * | 2021-08-27 | 2024-05-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Chip package structure with buffer structure and method for forming the same |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001035850A (ja) * | 1999-07-19 | 2001-02-09 | Ebara Corp | 半導体装置及びその製造方法 |
JP4074862B2 (ja) * | 2004-03-24 | 2008-04-16 | ローム株式会社 | 半導体装置の製造方法、半導体装置、および半導体チップ |
JP4426482B2 (ja) * | 2005-02-28 | 2010-03-03 | Okiセミコンダクタ株式会社 | パッケージ基台およびその製造方法、並びにそのパッケージ基台を備えた半導体パッケージ |
JP2006313790A (ja) * | 2005-05-06 | 2006-11-16 | Matsushita Electric Works Ltd | 基板のスルーホール構造 |
JP4509869B2 (ja) * | 2005-06-08 | 2010-07-21 | 新光電気工業株式会社 | 回路基板の製造方法 |
US7942182B2 (en) * | 2005-06-14 | 2011-05-17 | Cufer Asset Ltd. L.L.C. | Rigid-backed, membrane-based chip tooling |
JP4698296B2 (ja) | 2005-06-17 | 2011-06-08 | 新光電気工業株式会社 | 貫通電極を有する半導体装置の製造方法 |
US7402515B2 (en) * | 2005-06-28 | 2008-07-22 | Intel Corporation | Method of forming through-silicon vias with stress buffer collars and resulting devices |
US8119918B2 (en) * | 2005-09-14 | 2012-02-21 | Nec Corporation | Printed circuit board and semiconductor package |
US20090266589A1 (en) * | 2005-10-14 | 2009-10-29 | Ube Industries, Ltd. | Process for producing metal wiring board |
JP2007184426A (ja) * | 2006-01-06 | 2007-07-19 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2008004927A (ja) * | 2006-05-23 | 2008-01-10 | Olympus Corp | 積層実装構造体 |
JP4996285B2 (ja) * | 2007-03-01 | 2012-08-08 | 津田駒工業株式会社 | クランプスリーブ |
US20090084425A1 (en) * | 2007-09-28 | 2009-04-02 | Erel Milshtein | Scribing Methods for Photovoltaic Modules Including a Mechanical Scribe |
-
2007
- 2007-10-26 JP JP2007278440A patent/JP5248084B2/ja active Active
-
2008
- 2008-10-17 KR KR1020080101848A patent/KR20090042717A/ko not_active Application Discontinuation
- 2008-10-24 US US12/257,669 patent/US20090121344A1/en not_active Abandoned
- 2008-10-27 EP EP08167663.7A patent/EP2058858B1/en active Active
Also Published As
Publication number | Publication date |
---|---|
EP2058858A3 (en) | 2011-09-14 |
EP2058858A2 (en) | 2009-05-13 |
US20090121344A1 (en) | 2009-05-14 |
KR20090042717A (ko) | 2009-04-30 |
JP2009110983A (ja) | 2009-05-21 |
EP2058858B1 (en) | 2018-12-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5248084B2 (ja) | シリコンインターポーザとこれを用いた半導体装置用パッケージおよび半導体装置 | |
JP5808586B2 (ja) | インターポーザの製造方法 | |
JP4844391B2 (ja) | 半導体装置並びに配線基板及びその製造方法 | |
JP6330151B2 (ja) | 半導体装置及びその製造方法 | |
JP4361826B2 (ja) | 半導体装置 | |
JP4851794B2 (ja) | 半導体装置 | |
TWI261343B (en) | Semiconductor device and method of manufacturing the same | |
JP4345808B2 (ja) | 半導体装置の製造方法 | |
JP5367523B2 (ja) | 配線基板及び配線基板の製造方法 | |
JP2004022730A (ja) | 半導体装置及びその製造方法 | |
JP6606331B2 (ja) | 電子装置 | |
JP2006049819A (ja) | 半導体搭載用配線基板、その製造方法、及び半導体パッケージ | |
JP6466252B2 (ja) | 半導体パッケージ及びその製造方法 | |
JP5311609B2 (ja) | シリコンインターポーザの製造方法およびシリコンインターポーザと、これを用いた半導体装置用パッケージおよび半導体装置 | |
JP6928896B2 (ja) | 実装基板及び実装基板の製造方法 | |
JP2004311574A (ja) | インターポーザー及びその製造方法ならびに電子装置 | |
JP4844392B2 (ja) | 半導体装置及び配線基板 | |
JP2011061132A (ja) | インターポーザ | |
JP4784142B2 (ja) | 半導体装置およびその製造方法 | |
TWI816267B (zh) | 內埋式封裝結構 | |
JPH02106956A (ja) | 半導体装置及びその製造方法 | |
JP4863861B2 (ja) | 半導体装置 | |
JP4882350B2 (ja) | 半導体装置の製造方法 | |
JP6557481B2 (ja) | 電子装置 | |
JP2022170158A (ja) | 多層配線基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100727 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100727 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130115 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130307 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130402 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130410 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5248084 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160419 Year of fee payment: 3 |