JPWO2004068591A1 - 半導体装置の製造方法及び加速度センサ - Google Patents
半導体装置の製造方法及び加速度センサ Download PDFInfo
- Publication number
- JPWO2004068591A1 JPWO2004068591A1 JP2004544185A JP2004544185A JPWO2004068591A1 JP WO2004068591 A1 JPWO2004068591 A1 JP WO2004068591A1 JP 2004544185 A JP2004544185 A JP 2004544185A JP 2004544185 A JP2004544185 A JP 2004544185A JP WO2004068591 A1 JPWO2004068591 A1 JP WO2004068591A1
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- forming
- opening
- film
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 121
- 230000001133 acceleration Effects 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 95
- 239000000758 substrate Substances 0.000 claims abstract description 77
- 238000000034 method Methods 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims description 63
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 111
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
- B81C1/00095—Interconnects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/84—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of applied mechanical force, e.g. of pressure
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
- G01P15/0802—Details
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
- G01P15/125—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values by capacitive pick-up
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2201/00—Specific applications of microelectromechanical systems
- B81B2201/02—Sensors
- B81B2201/0228—Inertial sensors
- B81B2201/0235—Accelerometers
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C2201/00—Manufacture or treatment of microstructural devices or systems
- B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
- B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
- B81C2201/0102—Surface micromachining
- B81C2201/0105—Sacrificial layer
- B81C2201/0109—Sacrificial layers not provided for in B81C2201/0107 - B81C2201/0108
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C2201/00—Manufacture or treatment of microstructural devices or systems
- B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
- B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
- B81C2201/0156—Lithographic techniques
- B81C2201/0159—Lithographic techniques not provided for in B81C2201/0157
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Analytical Chemistry (AREA)
- Pressure Sensors (AREA)
- Micromachines (AREA)
- Weting (AREA)
Abstract
Description
加速度センサの梁構造体は、予めこれを支える犠牲層を形成し、その上に導電層(例えばドープトポリシリコン)を形成してパターニングし、その後犠牲層を除去して、形成される。よって梁構造を搭載するシリコン基板とのコンタクトを取るための開口を、導電層を形成してから梁構造体と同じ側からフォトリソグラフィー技術を用いて形成する場合、導電層の厚さと犠牲層の厚さとの和程度の段差をフォトレジストが良好に覆う必要がある。ここで導電層はそれ自身が3.5〜4.0μm程度の厚さを有し、犠牲層も2.0〜2.5μm程度の厚さを有し、両者の厚さの和は5μmを越える。よってかかる段差を良好に被覆するためにはフォトレジストの厚さを厚くすることが望ましい。
しかし一般にフォトレジストを厚く形成するとクラックが生じやすい。クラックを回避して厚いフォトレジストを形成するためには、フォトレジストを複数回に分けて塗布することが望ましい。また厚いフォトレジストをエッチングのマスクとして用いる場合には、当該エッチングにおけるエッチングレートの低下という問題も招来し、エッチングの回数を多く必要としてしまう。
なお、コンタクト孔の上部にテーパを設けたコンタクト孔の形成方法に関して特許文献2がある。また上層の金属配線を配設し易くするために複数種の層間膜を積層させ、平坦化し、かつその膜のエッチングレートの差を利用してコンタクト孔にテーパを設け、金属配線の被覆性を向上させる技術に関して特許文献3がある。
特許文献1:特開2001−119040号公報
特許文献2:特開平8−274066号公報
特許文献3:特開平5−190690号公報
本発明に係る半導体装置の第1の製造方法は、工程(a)乃至(i)を備える。工程(a)においては半導体基板(1)上に設けられた絶縁層(2)の表面に配線(61)を形成し、工程(b)においては前記絶縁層を選択的に除去して前記半導体基板を露出させる第1開口(80)を設け、工程(c)においては前記工程(b)の後、前記絶縁層の上方に、前記配線の央部を露出させる第2開口(81)と、前記第1開口を含んでこれよりも広い第3開口(83)とを有する犠牲層(4)を形成し、工程(d)においては前記工程(c)で得られた構造の全面に導電性半導体(5)を形成し、工程(e)においては前記導電性半導体上に第1のマスク(301)を形成し、工程(f)においては前記第1のマスクを用いて前記導電性半導体のエッチングを行って、前記配線に接続される第1電極(51)を形成し、工程(g)においては前記工程(f)で得られた構造の全面に導電膜(9)を形成し、工程(h)においては前記導電膜を選択的に除去して前記第1開口において前記半導体基板と接触する第2電極(90)を形成し、工程(i)においては前記犠牲層を除去する。
本発明に係る半導体装置の第1の製造方法によれば、工程(d)の前に工程(b)を行うので、第1開口を行うためのエッチングマスクとなるフォトレジストを厚くする必要がない。
本発明に係る半導体装置の第2の製造方法は、工程(a)乃至(i)を備える。工程(a)においては局所的に突出した凸部(1a)を有する半導体基板(1)の表面に、前記凸部を露出させる絶縁層(2)を形成し、工程(b)においては前記絶縁層(2)の表面に配線(61)を形成し、工程(c)においては前記絶縁層の上方に、前記配線の央部を露出させる第1開口(81)と、前記凸部の央部を露出させる第2開口(83)とを有する犠牲層(4)を形成し、工程(d)においては前記工程(c)で得られた構造の全面に導電性半導体(5)を形成し、工程(e)においては前記導電性半導体上に第1のマスク(301)を形成し、工程(f)においては前記第1のマスクを用いて前記導電性半導体のエッチングを行って、前記配線に接続される第1電極(51)を形成し、工程(g)においては前記工程(f)で得られた構造の全面に導電膜(9)を形成し、工程(h)においては前記導電膜を選択的に除去して前記凸部と接触する第2電極(90)を形成し、工程(i)においては前記犠牲層を除去する。
本発明に係る半導体装置の第2の製造方法によれば、第2電極を形成するための開口を形成しないので、厚いフォトレジストを必要としない。
本発明に係る半導体装置の第3の製造方法は、工程(a)乃至(i)を備える。工程(a)においては半導体基板(1)上に絶縁層(2)を形成し、工程(b)においては前記絶縁層の上方に、第1開口(83)を有する第1犠牲層(4)を形成し、工程(c)においては前記犠牲層上に第1電極(51,53c)を形成し、工程(d)においては前記工程(c)で得られた構造の全面に第2犠牲膜(11)を形成し、工程(e)においては少なくとも前記第2犠牲膜のエッチバックを行い、工程(f)においては前記工程(e)で得られた構造を、前記第1開口よりも内側で開口する第2開口(86)を有するフォトレジスト(305)で覆い、工程(g)においては前記フォトレジストをマスクとして前記第2犠牲膜をエッチングし、工程(h)においては前記工程(g)で開口した範囲において前記半導体基板に接触する第2電極(90)を形成し、工程(i)においては前記第1犠牲層及び第2犠牲層を除去する。
本発明に係る半導体装置の第3の製造方法によれば、第2電極を形成する前に、予め第2犠牲層で表面の凹凸を緩和しているので、フォトレジストを厚くする必要がない。
本発明に係る半導体装置の第4の製造方法は、工程(a)乃至(g)を備える。工程(a)においては半導体基板(1)上に絶縁層(2)を形成し、工程(b)においては前記絶縁層の上方に、第1開口(83)を有する第1犠牲層(4)を形成し、工程(c)においては前記犠牲層上に第1電極(51,53c)と、前記第1電極と前記第1開口の間に設けられるダミー体(54)を形成し、工程(d)においては前記工程(c)で得られた構造上に、前記第1開口の内側で開口する第2開口(86)を有するフォトレジスト(307)を形成し、工程(e)においては前記フォトレジストをマスクとして前記絶縁層をエッチングし、前記半導体基板を露出させ、工程(f)においては露出した前記半導体基板に接触する第2電極(90)を形成し、工程(g)においては前記犠牲層を除去する。
本発明に係る半導体装置の第4の製造方法によれば、ダミー体が存在することにより、第1開口におけるフォトレジストの膜厚低下を抑制でき、フォトレジストの厚さを厚くする必要がない。
本発明に係る第1の加速度センサは、半導体基板(1)と、絶縁層(2)と、固定電極(51)と、基板電極(90)とを備える。前記半導体基板は凸部(1a)を有し、前記絶縁層(2)は前記半導体基板上に設けられて前記凸部の頂面を露出し、前記固定電極(51)は前記絶縁層の上方に設けられ、前記基板電極は前記半導体基板の前記凸部の前記頂面において前記半導体基板と接触する。
本発明に係る第1の加速度センサを製造する際、基板電極を形成するための開口を形成しないので、厚いフォトレジストを必要としない。
本発明に係る第2の加速度センサは、固定電極(51)と、可動電極(53)を有し、前記固定電極(51)と、可動電極(53)との間の距離が4μm以下である。
本発明に係る第2の加速度センサには、フォトレジストの膜厚が薄くても、被覆性良く固定電極及び可動電極を覆うことができる。
この発明の目的、特徴、局面、及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
図2(a),(b)はそれぞれ図1の位置AA及び位置BBにおける断面図である。
図3乃至図11は実施の形態1において加速度センサを製造する方法を工程順に示す断面図である。
図12は本発明の実施の形態1の利点を説明するための断面図である。
図13は本発明の実施の形態2にかかる製造方法を適用可能な、加速度センサの構造の一部を示す平面図である。
図14(a),(b)はそれぞれ図13の位置EE及び位置FFにおける断面図である。
図15乃至図23は実施の形態2において加速度センサを製造する方法を工程順に示す断面図である。
図24は本発明の実施の形態3にかかる製造方法を適用可能な、加速度センサの構造の一部を示す断面図である。
図25乃至図34は実施の形態3において加速度センサを製造する方法を工程順に示す断面図である。
図35及び図36は本発明の実施の形態4を示す断面図である。
図37は本発明の実施の形態5を示す断面図である。
図38は本発明の実施の形態5を示すグラフである。
図1は本発明の実施の形態1にかかる製造方法を適用可能な、加速度センサの構造の一部を示す平面図である。図2(a),(b)はそれぞれ図1の位置AA及び位置BBにおける断面図である。半導体基板1上には絶縁層2、絶縁膜3がこの順に積層され、基板100を構成している。半導体基板1、絶縁層2、絶縁膜3は、それぞれ例えばシリコン、酸化シリコン、窒化シリコンが採用される。
絶縁膜3はシールド膜99を露出させる開口31を有しており、開口31において質量体53が設けられている。質量体53は、可動電極53a、支柱53b及び弾性部53cを有している。支柱53bはその両端が基板100に固定されており、当該端部を除いた支柱53b及び可動電極53a、弾性部53cは絶縁層2と離れて懸架されている。図1では支柱53bの一端のみが示されている。可動電極53aは支柱53bの両端の間で支柱53bから図中左右方向へと櫛歯上に延びている。弾性部53cも支柱53bの両端の間で支柱53bから図中左右方向に延びて支柱53bへと戻っており、ヘアピンカーブを描いている。弾性部53cは図中上下方向に弾性変形が容易であるので、支柱53bは外力を受けて図中上下方向に移動するが、外力がなくなれば弾性部53cの復元力によって所定の位置に戻る。従って弾性部53cも同様に移動する。なお、支柱53bの両端は開口31の外側で基板100に固定されていてもよい。
固定電極51,52は図中上下方向に交互に複数設けられる。これらのそれぞれの一端は開口31において絶縁層2と離れて懸架されている。固定電極51,52の当該一端は可動電極53aと所定の空隙を開けて交互に噛み合っている。固定電極51,52の他端はいずれも開口31の外側において基板100に固定される。固定電極51,52及び質量体53は例えば同じフォトリソグラフィー工程で形成されるポリシリコンが採用される。
固定電極51,52及び質量体53を保護するため、これらは図示されない凹部を有するキャップで覆われる。かかるキャップを基板100に接合するために、絶縁膜3上には開口31を取り囲む半導体膜50が設けられる。例えばキャップがシリコンで形成されていれば、半導体膜50は固定電極51,52及び質量体53と同じフォトリソグラフィー工程で形成されるポリシリコンが採用される。
固定電極51同士は配線61で、固定電極52同士は配線62で、それぞれ接続される。また可動電極53aは支柱53bを介して配線63に接続される。配線61,62、シールド膜99は絶縁層2の上面(絶縁膜3が接する側の面)において形成される。これらは例えば、同じフォトリソグラフィー工程で形成されるポリシリコンが採用される。絶縁膜3は配線61,62を露出させる。固定電極51,52は外力を受けても移動しない。よって固定電極51と可動電極53aとの間に生じる静電容量及び固定電極52と可動電極53aとの間に生じる静電容量に基づいて、外力の大きさを知ることができる。
かかる静電容量を外部から検出可能とするために、配線61,63は更に、半導体膜50に関して開口31とは反対側に設けられた外部電極91,93とそれぞれ接続される。配線62も同様にして、半導体膜50に関して開口31とは反対側に設けられた外部電極(図示せず)と接続される。
更に、半導体1と接続される電極90が、半導体膜50に関して開口31とは反対側に設けられる。電極90は、半導体基板1の電位を測定、あるいは外部から決定する機能を有する。例えば加速度センサにおける基板電極として機能する。
次に、上記の構造を有する加速度センサを製造する方法を、図3乃至図11を用いて工程順に追って説明する。但し、各図において(a),(b)と採番された図面は、それぞれ図1の位置AA及び位置BBに相当する位置での断面を示している。
まず図3に示されるように、半導体基板1上に絶縁層2を形成する。そして配線61、シールド膜99が敷設されるべき位置の絶縁層2の表面をエッチングにて除去し、その後に配線61、シールド膜99を形成する。配線61、シールド膜99の表面は、絶縁層2の表面とほぼ平坦に形成される。図3には現れないが配線62,63も配線61、シールド膜99と同様にして形成される。
次に図4に示されるように、絶縁層2を選択的に除去して半導体基板1を露出させる開口80を設ける。開口80において半導体基板1と接続する電極90が後の工程で設けられる。図4に示される構造においては絶縁層2、配線61、シールド膜99の表面がほぼ平坦である。図4には現れないが、同様にして、配線62,63の表面は絶縁層2の表面とほぼ平坦である。従って、開口80を形成するためのエッチングマスクとなるフォトレジストは薄くても、これらの表面を良好に被覆することができる。フォトレジストを厚く形成する際に生じやすいクラックを回避するためには、フォトレジストを複数回に分けて塗布することが望ましい。開口80を形成するためのエッチングマスクとなるフォトレジストは複数回に分けて塗布する必要がない。また厚いフォトレジストをエッチングマスクとして用いる場合に生じやすい、エッチングレートの低下という問題も招来しない。
次に図5に示されるように、図4に示された構造の上側に(つまり半導体基板1とは反対側に)選択的に絶縁膜3を選択的に設ける。絶縁層3は絶縁層2を選択的に覆う。具体的には絶縁膜3は開口80において現れる絶縁層2の端面をも覆うが、配線61の頂面の央部(以下、配線61のみならず他の構成要素においても、頂面の央部を単に「央部」と称す)、開口80において現れる半導体基板1の央部を露出させる。更に絶縁膜3はシールド膜99を露出させる開口31を有する。絶縁膜3は図4に示された構造に対して全面的に形成された後、フォトレジストをエッチングマスクとして採用するエッチングによって選択的に除去して、図5に示された構造を得ることができる。当該エッチングマスクとなるフォトレジストが被覆すべき段差は絶縁層2の膜厚程度で済むので、フォトレジストを複数回に分けて塗布する必要がなく、またエッチングレートの低下という問題も招来しない。なお、絶縁膜3が配線61の縁部、開口80において現れる半導体基板1の縁部を覆うのは、後述する犠牲層のエッチングの際に用いられるエッチャントが絶縁層2に進入して絶縁層2がエッチングされることを防ぐためである。
次に図6に示されるように、図5に示された構造の上側に犠牲層4を選択的に形成する。具体的には犠牲層4は配線61の上方において(そして図6には現れないが、配線62,63の上方においても同様に)絶縁膜3の端部及び配線61の央部を露出させる開口81と、事後の工程で半導体膜50を形成すべき位置で絶縁膜3を露出させる開口82と、開口80を含んでこれよりも広範囲で絶縁膜3を露出させる開口83とを有する。
犠牲層4は図5に示された構造に対して全面的に形成された後、フォトレジストをエッチングマスクとして採用するエッチングによって選択的に除去して、図6に示された構造を得ることができる。当該エッチングマスクとなるフォトレジストが被覆する段差は絶縁層2の膜厚程度で済むので、フォトレジストを複数回に分けて塗布する必要がなく、またエッチングレートの低下という問題も招来しない。
次に図7に示されるように、図6に示された構造の上側にドープトポリシリコン膜5、TEOS(Tetra Ethyle Ortho Silicate)を原材料とするシリコン酸化膜(以下「TEOS膜」と称す)301をこの順に積層する。そしてTEOS膜301上にフォトレジスト302を塗布し、パターニングを行って、半導体膜50、固定電極51,52、質量体53を形成すべき位置にフォトレジスト302を残す。フォトレジスト302が被覆すべき段差は開口80近傍において絶縁層2の膜厚と犠牲層4の膜厚との和程度となる。しかしながら、残置すべきフォトレジスト302が覆う段差は犠牲層4の膜厚程度に過ぎず、開口80近傍でフォトレジスト302の被覆性が悪化してもその後の処理には差し支えない。よってフォトレジスト302の厚さを薄くすることができる。次にフォトレジスト302をエッチングマスクとしてTEOS膜301のエッチングを行ってパターニングを行う(図8)。
次に残置されたTEOS膜301をハードマスクとして用いて、ドープトポリシリコン膜5のエッチングを行って、図9に示されるように半導体膜50、固定電極51を形成する。当該エッチングにより、TEOS膜301の膜厚は、例えば60%程度にまで減少する場合もある。図9には現れないが、固定電極52、質量体53も同様に形成される。開口83近傍では、絶縁膜3及びこれが露出させる半導体基板1が露出する。
次に図10に示されるように、図9に示された構造に対して全面的に金属膜9を形成する。金属膜9は例えばシリコンを含むアルミ合金が採用される。そして電極90が形成されるべき位置では、パターニングされたフォトレジスト303が金属膜9を覆う。電極90は開口83内に残置されればよく、犠牲層4上に形成する必要はない。よってフォトレジスト303が被覆すべき段差は絶縁層2の膜厚程度で済み、フォトレジストを複数回に分けて塗布する必要がなく、またエッチングレートの低下という問題も招来しない。
次に金属膜9をフォトレジスト303をマスクとするエッチングによって選択的に除去し、図11に示されるように半導体基板1に接触する電極90を形成する。その後、犠牲層4及びTEOS膜301をエッチングによって除去し、図2に示された構造が得られる。例えば犠牲層4のエッチングには弗酸を用いたウェットエッチングが採用される。
図12は本発明の実施の形態1の利点を説明するための断面図である。もしも半導体膜50、固定電極51(そして図には現れないが固定電極52、質量体53も)が形成されてから電極90を半導体基板1にコンタクトさせるための開口80を得ようとするのならば、開口80を形成すべき位置において開口するフォトレジスト304を形成しなければならない。フォトレジスト304は開口83において絶縁膜3を覆い、かつ半導体膜50、固定電極51をも覆うので、被覆すべき段差は半導体膜50、固定電極51の厚さ(従ってドープトポリシリコン膜5の厚さ)と犠牲層4の厚さとの和程度にも至り、フォトレジスト304を厚くする必要がある。しかしながらフォトレジスト304を厚くすると、上述のクラックの問題及びこれを回避するために複数回の塗布工程を必要とする問題や、エッチングレートの低下という問題が懸念される。
これに対して本件によれば、犠牲層4や半導体膜50、固定電極51を形成する前に、電極90を形成するための開口80を形成しているので、厚いフォトレジストを必要としない利点がある。
実施の形態2.
図13は本発明の実施の形態2にかかる製造方法を適用可能な、加速度センサの構造の一部を示す平面図である。また図14(a),(b)はそれぞれ図13の位置EE及び位置FFにおける断面図である。図13の位置EE及び位置FFはそれぞれ図1の位置AA及び位置BBに相当する。
本実施の形態における加速度センサは、実施の形態1における加速度センサと比較して、電極90が半導体基板1に到達するために、電極90が絶縁層2を貫通するのではなく、半導体基板1が絶縁層2を貫通している点で特徴的に異なっている。
上記の構造を有する加速度センサを製造する方法を、図15乃至図23を用いて工程順に追って説明する。但し、各図において(a),(b)と採番された図面は、それぞれ図13の位置EE及び位置FFに相当する位置での断面を示している。
まず図15に示されるように、半導体基板1を準備する。後に電極90が設けられる位置において、半導体基板1は局所的に突出した凸部1aを有している。かかる凸部1aを形成するための処理の例としては、後に電極90が設けられる位置をマスクして異方性エッチングを行って、マスクされていない部分の半導体基板1の厚さを減少させることを挙げることができる。
次に図16に示されるように、半導体基板1の凸部1aを有する側の面(以下「表面」と称する)上に絶縁層2を形成する。絶縁層2は凸部1aの近傍において、凸部1aの形状を反映して盛り上がる。
次に絶縁層2をエッチバックして平坦化し、凸部1aの頂面を露出させる。更に配線61、シールド膜99が敷設されるべき位置の絶縁層2の表面をエッチングにて除去し、その後に配線61、シールド膜99を形成する。配線61、シールド膜99の表面は、絶縁層2の表面とほぼ平坦に形成される。更に絶縁層2及び配線61、シールド膜99の上に選択的に絶縁膜3を選択的に設ける。具体的には絶縁膜3はシールド膜99を露出させる開口31を有し、更に配線61及び凸部1aの央部を露出させる。絶縁膜3は図16に示された構造に対して全面的に形成された後、フォトレジストをエッチングマスクとして採用するエッチングによって選択的に除去して、図17に示された構造を得ることができる。当該フォトレジストについても、実施の形態1で説明したように、これを複数回に分けて塗布する必要がなく、またエッチングレートの低下という問題も招来しない。図17には現れないが配線62,63も配線61と同様にして形成される。
次に図18に示されるように、図17に示された構造の上側に犠牲層4を選択的に形成する。具体的には犠牲層4は配線61の上方において(そして図18には現れないが、配線62,63の上方においても同様に)絶縁膜3の端部及び配線61の央部を露出させる開口81と、事後の工程で半導体膜50を形成すべき位置で絶縁膜3を露出させる開口82と、凸部1aの央部及びその周囲の絶縁膜3を露出させる開口83とを有する。
犠牲層4は図17に示された構造に対して全面的に形成された後、フォトレジストをエッチングマスクとして採用するエッチングによって選択的に除去して、図18に示された構造を得ることができる。当該エッチングマスクについても、実施の形態1で説明したように、これを複数回に分けて塗布する必要がなく、またエッチングレートの低下という問題も招来しない。
次に図19に示されるように、図18に示された構造の上側にドープトポリシリコン膜5、TEOS膜301をこの順に積層する。そしてTEOS膜301上にフォトレジスト302を塗布し、パターニングを行って、半導体膜50、固定電極51,52、質量体53を形成すべき位置にフォトレジスト302を残す。フォトレジスト302が被覆すべき段差は犠牲層4の膜厚程度に過ぎないので、被覆性が問題とはなりにくく、フォトレジスト302の厚さを薄くすることができる。次にフォトレジスト302をエッチングマスクとしてTEOS膜301のエッチングを行ってパターニングを行う(図20)。
次に残置されたTEOS膜301をハードマスクとして用いて、ドープトポリシリコン膜5のエッチングを行って、図21に示されるように半導体膜50、固定電極51を形成する。当該エッチングにより、TEOS膜301の膜厚は、例えば60%程度にまで減少する場合もある。図21には現れないが、固定電極52、質量体53も同様に形成される。開口83近傍では、絶縁膜3及びこれが露出させる凸部1aの央部が露出する。
次に図22に示されるように、図21に示された構造に対して全面的に金属膜9を形成し、電極90が形成されるべき位置では、パターニングされたフォトレジスト303が金属膜9を覆う。実施の形態1で説明されたように、フォトレジスト303を複数回に分けて塗布する必要がなく、またエッチングレートの低下という問題も招来しない。
次に金属膜9をフォトレジスト303をマスクとするエッチングによって選択的に除去し、図23に示されるように電極90を形成する。その後、犠牲層4及びTEOS膜301をエッチングによって除去し、図14に示された構造が得られる。
以上のようにして本実施の形態に例示された加速度センサを製造する際、電極90を形成するための開口80を形成しないので、厚いフォトレジストを必要としない利点がある。
実施の形態3.
図24は図1の位置CCにおける断面図である。当該断面においては、シールド膜99を露出させる開口31の上方において可動電極53a、弾性部53cが設けられている。そして絶縁膜3が存在する領域において半導体膜50が設けられ、絶縁層2及び絶縁膜3を貫通して半導体基板1に到達する電極90が設けられている。
上記の構造を有する加速度センサを製造する方法を、図25乃至図33を用いて工程順に追って説明する。但し、各図は図1の位置CCに相当する位置での断面を示している。
まず半導体基板1上に絶縁層2を設ける。次に電極90を設けるべき位置の絶縁層2の表面をエッチングにて除去して凹部85を形成する。このエッチングは、シールド膜99を設けるべき位置及び、位置CCには現れないが配線61,62,63を設けるべき位置で絶縁層2の表面をエッチングする工程と同一工程で行われる。その後にシールド膜99及び、位置CCには現れないが、配線61,62,63が形成される。その後、開口31を有する絶縁膜3を形成する。絶縁膜3は凹部85をも含んで絶縁層2を覆うが、開口31においてシールド膜99を露出させる。その後更に、犠牲層4を選択的に形成し、更に半導体膜50、固定電極51,52及び質量体53を形成する(図25)。但し図25に示される断面では固定電極51,52並びに質量体53の支柱53bは現れない。犠牲層4は開口82,83を有している。開口82を介して半導体膜50が絶縁膜3と接触し、開口83は凹部85を含んでこれよりも広範囲で絶縁膜3を露出させる。
次に、図25で示された構造の全面に新たに犠牲層11を設け、図26に示される構造を得る。犠牲層11はその下地となる構造において狭い凹部にも入り込んで形成される。当該犠牲層11は例えばシリコン酸化膜が採用され、特にPSG(phospho−silicate glass)膜あるいはBPSG(boro−phospho−silicate glass)膜を採用することが望ましい。低温処理が可能であり、膜厚を厚くすることが容易であり、かつ応力を低減できるからである。犠牲層11はエッチバックされ、犠牲層4及び絶縁膜3を覆いつつも半導体膜50、固定電極51,52及び質量体53の上面が露出し、図27に示された構造が得られる。
その後、図27に示された構造の全面にフォトレジスト305を設ける。但しフォトレジスト305は、凹部85よりも内側で開口する開口86がパターニングされている(図28)。犠牲層11が開口83において残置しており、従ってフォトレジスト305が被覆すべき段差は、犠牲層11が設けられていない場合よりも小さくなる。よってフォトレジスト305の厚さを低減することができる。
次にフォトレジスト305をエッチングマスクとして犠牲層11のエッチングを行い、犠牲層11を開口86において除去する。つまり犠牲層11は開口86において、凹部85よりも狭い領域で絶縁膜3を露出させる(図29)。
その後、フォトレジスト305をエッチングマスクとして、図30に示されるように絶縁膜3及び絶縁層2を選択的にエッチングし、開口86と同様に、開口85よりも内側で開口する開口87において半導体基板1を露出させる。更に図31に示されるように全面に金属膜9を形成して開口87において露出した半導体基板1と金属膜9が接触する。そして図32に示されるように開口86と開口87よりも外側で、例えば開口85よりも外側で金属膜9を覆うエッチングマスクをフォトレジスト306を用いて形成する。そしてフォトレジスト306をエッチングマスクとして金属膜9をエッチングして図33に示されるように電極90を形成する。この後、犠牲層4,11及びTEOS膜301を除去して図24に示される構造を得る。
図34は本実施の形態の変形を示す断面図である。犠牲層11をエッチバックした後、更にSOG膜12を成膜し、犠牲層11の窪みを埋め込むことも望ましい。これにより、その後に設けられるフォトレジスト305が被覆すべき段差を一層低減することができる。
以上のようにして本実施の形態によれば、電極90を形成する前に、予め犠牲層11で表面の凹凸を緩和しているので、フォトレジスト305を厚くする必要がない利点がある。
なお、開口87は絶縁膜3及び絶縁層2を選択的にエッチングすることによって形成され、開口87が形成されることによって、電極90と接触する位置で半導体基板1が露出する。従って必ずしも凹部85を予め形成しておかなくても本実施の形態を適用することができる。しかしながら、開口87を形成する際に絶縁膜2をエッチングする量を低減するためには、凹部85を予め形成しておくことが望ましい。
実施の形態4.
図35は本実施の形態を示す断面図であり、実施の形態3の図25に相当する。本実施の形態では実施の形態3で説明された工程のうち、半導体膜50、固定電極51,52及び質量体53を形成する際、ダミー体54をも併せて形成する。ダミー体54は加速度センサの機能に対して寄与する必要はない。ダミー体54は固定電極51、質量体53、半導体膜50と、開口83との間において犠牲層4上に設けられる。しかし半導体膜50、固定電極51,52及び質量体53とは異なり、いずれかの位置で絶縁膜2あるいは絶縁膜3に接触する必要はない。従って、犠牲層4に接して設け、後の工程において犠牲層4を除去する際に、犠牲層4と共に除去することも可能である。
図36は図35に示された構造に対して、開口86がパターニングされたフォトレジスト307を形成した構造を示している。電極90が形成されるべき位置(図36では凹部85が形成されている位置)に対して、ダミー体54が固定電極51、質量体53、半導体膜50よりも近い。よってダミー体54が設けられている場合の方が、設けられていない場合と比較して、電極90が形成されるべき位置近傍でフォトレジスト307の厚さが減少することによる加速度センサへの悪影響を抑制できる。しかも、フォトレジスト307の被覆性が悪くダミー体54が覆われなくてもよい。半導体膜50とは異なり、ダミー体54がフォトレジスト307に覆われない結果ダミー体54がエッチングされても、加速度センサの構成には影響がないからである。
この後、フォトレジスト307をマスクとして絶縁膜3、絶縁層2をエッチングし、半導体基板1を露出させる。そして金属膜9を全面に堆積して選択的にエッチングすることにより、露出した半導体基板1に接触する電極90を形成し、犠牲膜4を除去する。
よって本実施の形態によれば、フォトレジスト307の厚さを厚くする必要がない利点がある。
実施の形態5.
図37は図36に示される処理が行われているときの、図1の位置DDに相当する断面図である。半導体基板1上に絶縁膜2、シールド膜99、絶縁膜3、犠牲層4がこの順に積層され、犠牲層4上には固定電極51,52並びに弾性部53c及び可動電極53aが形成されている。但し図37に示された断面ではダミー体54は現れない。また、フォトレジスト307が薄く形成され、フォトレジスト307の表面が固定電極51,52並びに弾性部53c及び可動電極53aの形状を反映して凹凸を有している場合が示されている。
このようにフォトレジスト307が薄い場合、固定電極51,52並びに弾性部53c及び可動電極53aの肩J、即ち固定電極51,52並びに弾性部53c及び可動電極53aの頂面の端部Jにおいて、フォトレジスト307の膜厚は最も薄くなる。しかしながら、固定電極51,52及び可動電極53aの間の距離や、可動電極53aと弾性部53cとの間の距離である距離dを狭くすることにより、肩Jでのフォトレジスト307の膜厚が薄くなることを避けることができる。
図38は固定電極51,52並びに弾性部53c及び可動電極53aの高さhを3.5μmとした場合の、肩Jにおけるフォトレジスト307の膜厚tと距離dとの関係を示すグラフである。記号丸、四角、三角はそれぞれフォトレジスト307の平坦部における膜厚が、2.5μm、3.0μm、3.5μmの場合を示している。一般的に、平坦部において一回の塗布によって得られるフォトレジスト307の膜厚が3.5μm以下である。一方、後の工程で絶縁膜2,3を除去する際にドライエッチングを採用することを考慮すると、ダミー体54近傍を除いてフォトレジスト307は500nm程度必要である。従って図38から、距離dは4μm以下であることが望ましいと結論づけることができる。
以上のように、本実施の形態では、固定電極と可動電極(弾性部を含む)との間の距離を4μm以下とすることにより、これらを覆うフォトレジスト307の膜厚は薄くても被覆性がよく、複数回に分けて塗布する必要がないという利点がある。図37には現れないが、本実施の形態においても実施の形態4と同様に、ダミー体54を設けることが望ましい。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
Claims (18)
- (a)半導体基板(1)上に設けられた絶縁層(2)の表面に配線(61)を形成する工程と、
(b)前記絶縁層を選択的に除去して前記半導体基板を露出させる第1開口(80)を設ける工程と、
(c)前記工程(b)の後、前記絶縁層の上方に、前記配線の央部を露出させる第2開口(81)と、前記第1開口を含んでこれよりも広い第3開口(83)とを有する犠牲層(4)を形成する工程と、
(d)前記工程(c)で得られた構造の全面に導電性半導体(5)を形成する工程と、
(e)前記導電性半導体上に第1のマスク(301)を形成する工程と、
(f)前記第1のマスクを用いて前記導電性半導体のエッチングを行って、前記配線に接続される第1電極(51)を形成する工程と、
(g)前記工程(f)で得られた構造の全面に導電膜(9)を形成する工程と、
(h)前記導電膜を選択的に除去して前記第1開口において前記半導体基板と接触する第2電極(90)を形成する工程と、
(i)前記犠牲層を除去する工程と
を備える、半導体装置の製造方法。 - 前記工程(b)と前記工程(c)の間で実行され、
(j)前記配線の央部及び前記第1開口の央部を露出する絶縁膜(3)を形成する工程
を更に備え、
前記犠牲層は前記配線の上方において前記絶縁膜の端部を露出させる、請求範囲第1項記載の半導体装置の製造方法。 - 前記工程(e)は、
(e−1)前記導電性半導体上に酸化膜(301)を形成する工程と、
(e−2)前記第1電極が形成されるべき位置を覆うフォトレジスト(302)を形成する工程と、
(e−3)前記フォトレジストを第2のマスクとして前記酸化膜のエッチングを行って、前記第1のマスクを形成する工程と
を有する、請求範囲第1項記載の半導体装置の製造方法。 - 前記配線の表面は前記絶縁層の表面とほぼ平坦に形成される、請求範囲第1項記載の半導体装置の製造方法。
- 前記第1電極は加速度センサの固定電極として機能し、前記第2電極は前記加速度センサの基板電極として機能する、請求範囲第1項記載の半導体装置の製造方法。
- (a)局所的に突出した凸部(1a)を有する半導体基板(1)の表面に、前記凸部を露出させる絶縁層(2)を形成する工程と、
(b)前記絶縁層(2)の表面に配線(61)を形成する工程と、
(c)前記絶縁層の上方に、前記配線の央部を露出させる第1開口(81)と、前記凸部の央部を露出させる第2開口(83)とを有する犠牲層(4)を形成する工程と、
(d)前記工程(c)で得られた構造の全面に導電性半導体(5)を形成する工程と、
(e)前記導電性半導体上に第1のマスク(301)を形成する工程と、
(f)前記第1のマスクを用いて前記導電性半導体のエッチングを行って、前記配線に接続される第1電極(51)を形成する工程と、
(g)前記工程(f)で得られた構造の全面に導電膜(9)を形成する工程と、
(h)前記導電膜を選択的に除去して前記凸部と接触する第2電極(90)を形成する工程と、
(i)前記犠牲層を除去する工程と
を備える、半導体装置の製造方法。 - 前記工程(a)は
(a−1)前記凸部を前記半導体基板の前記表面に形成する工程
を有する、請求範囲第6項記載の半導体装置の製造方法。 - 前記工程(b)と前記工程(c)の間で実行され、
(j)前記配線の央部及び前記凸部の央部を露出する絶縁膜(3)を形成する工程
を更に備え、
前記犠牲層は前記配線の上方及び前記凸部の上方において、前記絶縁膜の端部を露出させ、請求範囲第6項記載の半導体装置の製造方法。 - 前記工程(e)は、
(e−1)前記導電性半導体上に酸化膜(301)を形成する工程と、
(e−2)前記第1電極が形成されるべき位置を覆うフォトレジスト(302)を形成する工程と、
(e−3)前記フォトレジストを第2のマスクとして前記酸化膜のエッチングを行って、前記第1のマスクを形成する工程と
を有する、請求範囲第6項記載の半導体装置の製造方法。 - 前記配線の表面は前記絶縁層の表面とほぼ平坦に形成される、請求範囲第6項記載の半導体装置の製造方法。
- 前記第1電極は加速度センサの固定電極として機能し、前記第2電極は前記加速度センサの基板電極として機能する、請求範囲第6項記載の半導体装置の製造方法。
- (a)半導体基板(1)上に絶縁層(2)を形成する工程と、
(b)前記絶縁層の上方に、第1開口(83)を有する第1犠牲層(4)を形成する工程と、
(c)前記犠牲層上に第1電極(51,53c)を形成する工程と、
(d)前記工程(c)で得られた構造の全面に第2犠牲膜(11)を形成する工程と、
(e)少なくとも前記第2犠牲膜のエッチバックを行う工程と、
(f)前記工程(e)で得られた構造を、前記第1開口よりも内側で開口する第2開口(86)を有するフォトレジスト(305)で覆う工程と、
(g)前記フォトレジストをマスクとして前記第2犠牲膜をエッチングする工程と、
(h)前記工程(g)で開口した範囲において前記半導体基板に接触する第2電極(90)を形成する工程と、
(i)前記第1犠牲層及び第2犠牲層を除去する工程と
を備える、半導体装置の製造方法。 - 前記工程(e)は、
(e−1)前記第2犠牲膜のエッチバックを行ってから、全面に絶縁膜(12)を形成する工程
を有する、請求範囲第12項記載の半導体装置の製造方法。 - 前記工程(h)は、
(h−1)前記工程(g)において開口した範囲において前記絶縁層をエッチングして前記半導体基板を露出させる工程と、
(h−2)前記工程(h−1)で得られた構造の全面に導電膜(9)を形成する工程と、
(h−3)前記導電膜を選択的に除去して前記第2電極を形成する工程と
を有する、請求範囲12項記載の半導体装置の製造方法。 - 前記第1電極は加速度センサの固定電極として機能し、前記第2電極は前記加速度センサの基板電極として機能する、請求範囲第12項記載の半導体装置の製造方法。
- (a)半導体基板(1)上に絶縁層(2)を形成する工程と、
(b)前記絶縁層の上方に、第1開口(83)を有する第1犠牲層(4)を形成する工程と、
(c)前記犠牲層上に第1電極(51,53c)と、前記第1電極と前記第1開口の間に設けられるダミー体(54)を形成する工程と、
(d)前記工程(c)で得られた構造上に、前記第1開口の内側で開口する第2開口(86)を有するフォトレジスト(307)を形成する工程と、
(e)前記フォトレジストをマスクとして前記絶縁層をエッチングし、前記半導体基板を露出させる工程と、
(f)露出した前記半導体基板に接触する第2電極(90)を形成する工程と、
(g)前記犠牲層を除去する工程と
を備える、半導体装置の製造方法。 - 半導体基板(1)と、
前記半導体基板上に設けられた絶縁層(2)と、
前記絶縁層の上方に設けられた固定電極(51)と、
前記半導体基板に接触する基板電極(90)と
を備え、
前記半導体基板は前記基板電極と接触する凸部(1a)を有し、
前記絶縁層は前記凸部の頂面を露出し、
前記基板電極は前記凸部の前記頂面において前記半導体基板と接触する加速度センサ。 - 固定電極(51)と、可動電極(53)を有し、前記固定電極(51)と、可動電極(53)との間の距離が4μm以下である加速度センサ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2003/000859 WO2004068591A1 (ja) | 2003-01-29 | 2003-01-29 | 半導体装置の製造方法及び加速度センサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2004068591A1 true JPWO2004068591A1 (ja) | 2006-05-25 |
JP4276176B2 JP4276176B2 (ja) | 2009-06-10 |
Family
ID=32800809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004544185A Expired - Fee Related JP4276176B2 (ja) | 2003-01-29 | 2003-01-29 | 半導体装置の製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7094620B2 (ja) |
JP (1) | JP4276176B2 (ja) |
KR (1) | KR100617528B1 (ja) |
CN (1) | CN100429791C (ja) |
DE (1) | DE10392426B4 (ja) |
TW (1) | TWI230981B (ja) |
WO (1) | WO2004068591A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7412892B1 (en) | 2007-06-06 | 2008-08-19 | Measurement Specialties, Inc. | Method of making pressure transducer and apparatus |
CN101907635A (zh) * | 2010-07-15 | 2010-12-08 | 瑞声声学科技(深圳)有限公司 | 制造加速度传感器的方法 |
JP5790920B2 (ja) * | 2011-04-20 | 2015-10-07 | セイコーエプソン株式会社 | 機能素子、センサー素子、電子機器、および機能素子の製造方法 |
US20150380306A1 (en) * | 2014-06-30 | 2015-12-31 | Infineon Technologies Ag | Method for Forming a Vertical Electrical Conductive Connection |
JP6566297B2 (ja) * | 2015-03-06 | 2019-08-28 | Tianma Japan株式会社 | 表示装置及びその製造方法 |
JP6816603B2 (ja) * | 2017-03-27 | 2021-01-20 | セイコーエプソン株式会社 | 物理量センサー、電子機器、および移動体 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4003473A1 (de) | 1990-02-06 | 1991-08-08 | Bosch Gmbh Robert | Kristallorientierter bewegungssensor und verfahren zu dessen herstellung |
JP3284415B2 (ja) * | 1992-01-08 | 2002-05-20 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP3367113B2 (ja) | 1992-04-27 | 2003-01-14 | 株式会社デンソー | 加速度センサ |
US5461916A (en) | 1992-08-21 | 1995-10-31 | Nippondenso Co., Ltd. | Mechanical force sensing semiconductor device |
JP3067579B2 (ja) | 1995-03-29 | 2000-07-17 | 住友金属工業株式会社 | プラズマ装置 |
JPH08274066A (ja) * | 1995-03-29 | 1996-10-18 | Matsushita Electric Works Ltd | コンタクト窓の形成方法 |
US5922212A (en) * | 1995-06-08 | 1999-07-13 | Nippondenso Co., Ltd | Semiconductor sensor having suspended thin-film structure and method for fabricating thin-film structure body |
US6048774A (en) * | 1997-06-26 | 2000-04-11 | Denso Corporation | Method of manufacturing dynamic amount semiconductor sensor |
JP2000074768A (ja) * | 1998-08-31 | 2000-03-14 | Akebono Brake Ind Co Ltd | 静電容量型圧力センサ及びその製造方法 |
JP2000186933A (ja) * | 1998-12-24 | 2000-07-04 | Aisin Seiki Co Ltd | 表面マイクロマシン |
JP2001119040A (ja) * | 1999-10-18 | 2001-04-27 | Denso Corp | 半導体力学量センサとその製造方法 |
US6430999B2 (en) * | 2000-03-30 | 2002-08-13 | Denso Corporation | Semiconductor physical quantity sensor including frame-shaped beam surrounded by groove |
JP2001281264A (ja) * | 2000-03-30 | 2001-10-10 | Denso Corp | 半導体力学量センサ |
JP2002296038A (ja) | 2001-03-30 | 2002-10-09 | Mitsubishi Electric Corp | 角速度センサ |
-
2003
- 2003-01-29 JP JP2004544185A patent/JP4276176B2/ja not_active Expired - Fee Related
- 2003-01-29 DE DE10392426T patent/DE10392426B4/de not_active Expired - Lifetime
- 2003-01-29 CN CNB038064006A patent/CN100429791C/zh not_active Expired - Lifetime
- 2003-01-29 WO PCT/JP2003/000859 patent/WO2004068591A1/ja active Application Filing
- 2003-01-29 KR KR1020047014954A patent/KR100617528B1/ko active IP Right Grant
- 2003-01-29 US US10/505,180 patent/US7094620B2/en not_active Expired - Lifetime
- 2003-02-07 TW TW092102478A patent/TWI230981B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DE10392426B4 (de) | 2008-12-11 |
WO2004068591A1 (ja) | 2004-08-12 |
DE10392426T5 (de) | 2005-02-10 |
KR20040105790A (ko) | 2004-12-16 |
TWI230981B (en) | 2005-04-11 |
CN100429791C (zh) | 2008-10-29 |
TW200415714A (en) | 2004-08-16 |
CN1643701A (zh) | 2005-07-20 |
JP4276176B2 (ja) | 2009-06-10 |
KR100617528B1 (ko) | 2006-09-01 |
US20050227477A1 (en) | 2005-10-13 |
US7094620B2 (en) | 2006-08-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5149603B2 (ja) | 半導体装置の製造方法および半導体装置 | |
KR100695513B1 (ko) | 반도체 소자의 제조방법 | |
US9640683B2 (en) | Electrical contact structure with a redistribution layer connected to a stud | |
JPH1070187A (ja) | 半導体装置およびその製造方法 | |
JP4276176B2 (ja) | 半導体装置の製造方法 | |
KR20060050475A (ko) | 반도체장치 및 그 제조방법 | |
JP2001210645A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP4248355B2 (ja) | 半導体装置および半導体装置の製造方法 | |
CN111095526B (zh) | 用于制造半导体器件的方法以及半导体器件 | |
US7495301B2 (en) | Thin film accelerometer | |
JPH11345986A (ja) | マイクロマシンの構成要素の製造方法 | |
JP2737979B2 (ja) | 半導体装置 | |
JP4360780B2 (ja) | 半導体装置の製造方法 | |
JP4650843B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5502468B2 (ja) | 半導体装置の製造方法および半導体装置 | |
JP5726260B2 (ja) | 磁気センサおよびその製造方法 | |
JP2011243639A (ja) | 半導体装置の製造方法 | |
JP5412071B2 (ja) | 半導体装置 | |
TWI786986B (zh) | 內連線結構的製造方法 | |
JP3129284B2 (ja) | 半導集積回路装置の製造方法 | |
US8164197B2 (en) | Semiconductor device having multilayer interconnection structure | |
KR100669655B1 (ko) | 반도체 소자의 캐패시터 및 그 제조방법 | |
JPWO2003010828A1 (ja) | 薄膜構造体の製造方法 | |
JP2013065691A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2001332619A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081216 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090123 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090123 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090303 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090305 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4276176 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130313 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130313 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140313 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |