KR20060050475A - 반도체장치 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 82
- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000003990 capacitor Substances 0.000 claims abstract description 135
- 239000002184 metal Substances 0.000 claims abstract description 61
- 229910052751 metal Inorganic materials 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000001312 dry etching Methods 0.000 claims description 13
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 33
- 239000010408 film Substances 0.000 description 231
- 230000015572 biosynthetic process Effects 0.000 description 33
- 101150054675 MIM1 gene Proteins 0.000 description 19
- 101150096414 MIM2 gene Proteins 0.000 description 15
- 239000010949 copper Substances 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 8
- 239000001301 oxygen Substances 0.000 description 8
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000011109 contamination Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- General Physics & Mathematics (AREA)
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Abstract
본 발명은, 신뢰성 높은 MIM커패시터를 갖는 반도체장치의 제조방법을 제공하기 위한 것이다.
반도체장치는, 반도체기판 상에 형성된 제 1 절연막과, 제 1 절연막 상에 형성된 제 1 금속막으로 이루어지는 하부전극과, 하부전극 상에 형성된 용량절연막과, 용량절연막 상에 형성된 제 2 금속막으로 이루어지는 상부전극으로 형성된 MIM커패시터를 구비한다. 또한 반도체장치는, 제 1 절연막 상에 형성된 제 1 금속막으로 이루어지는 하부배선과, 하부배선 상에 형성된 제 2 금속막으로 이루어지는 상부배선을 구비하며, 상부배선과 상부전극은 일체로 형성된다.
Description
도 1은 본 발명의 제 1 실시예에 관한 반도체장치의 구성을 나타내는 주요부 단면도.
도 2의 (a)∼(e)는, 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법을 나타내는 주요부 공정단면도.
도 3의 (a)∼(c)는, 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법을 나타내는 주요부 공정단면도.
도 4는 본 발명의 제 2 실시예에 관한 반도체장치의 구조를 나타내는 주요부 단면도이다.
도 5의 (a)∼(e)는, 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법을 나타내는 주요부 공정단면도.
도 6의 (a)∼(c)는, 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법을 나타내는 주요부 공정단면도.
도 7의 (a)∼(e)는, 종래예에 관한 MIM커패시터를 갖는 반도체장치의 제조방법을 나타내는 주요부 공정단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 101, 201 : 제 1 절연막 2, 104, 202 : 제 1 금속막
2a, 104a, 202a : 하부전극 2b, 104b, 202b : 하부배선
3, 102, 203 : 제 2 절연막 3a, 105a, 203a : 용량절연막
4, 107, 109, 112, 205, 207, 210 : 레지스트마스크
5, 111, 209 : 제 2 금속막 5a, 111a, 209a : 상부전극
5b, 111b, 209b : 상부배선 6, 113, 211 : MIM커패시터
7, 104c, 202c : 배선 103a : 하부전극 홈
103b, 103c : 배선 홈 105, 204, 204a : 제 3 절연막
106, 106a : 제 4 절연막 108, 206 : 개구부
110, 208 : 콘택트홀 114, 212 : MIM커패시터 인출배선
본 발명은, MIM(Metal-Insulator-Metal)커패시터를 구비한 반도체장치 및 그 제조방법에 관한 것이다.
근래, 아날로그소자와 CMOS논리소자의 일칩화 개발이 진행되고 있다. 그 중에, CMOS논리소자는 해를 거듭할수록 미세화가 진행되어 MOS트랜지스터의 게이트 길이 0.1㎛ 이하에서 배선저항을 저감하기 위해, 배선재료로서 저비율 저항재료인 구리(Cu)를 이용하는 것이 연구되고 있으며, 또 배선의 제조방법으로는 다마신 공법이 검토되고 있다. 한편 미세화의 진전에 따라, 트랜지스터의 집적화는 점점 더 향상되어 CMOS논리소자의 배선 총수는 증대되고 있는 경향에 있다. 이와 같이 반도체디바이스의 미세화 및 배선의 다층화에 수반하여, 디바이스의 고집적화를 방해하는 일없이 아날로그소자 중의 커패시터를 얼마나 고용량으로 형성하는가가 문제되고 있다.
아날로그소자 중의 커패시터를 고용량으로 형성하는 것으로서, 다마신공법으로 형성된 MIM커패시터를 구비한 반도체장치가 있다. MIM커패시터는, 금속하부전극과 금속상부전극이 용량절연막을 개재하고 대향하는 것으로, 셀 플레이트에 폴리실리콘을 사용하는 종래의 커패시터에 비해 하부전극과 용량절연막과 상부전극을 박막기술로 얇게 형성할 수 있어, 고집적화를 방해하는 일없이 커패시터의 고용량화가 가능한 것이다(예를 들어 일특개 2002-217373호 공보 참조).
이하, 종래의 MIM커패시터를 구비한 반도체장치의 제조방법에 대해 도면을 이용하여 설명한다.
도 7의 (a)∼(e)는, 종래의 MIM커패시터를 구비한 반도체장치의 제조공정을 나타내는 단면도이다. 여기서 도 7에 나타내는 바와 같이 반도체기판 상의 영역으로서, MIM커패시터 형성영역(MIM)과 배선형성영역(Rlogic)이 도시된다.
우선 도 7의 (a)에 나타내는 바와 같이, 트랜지스터 등의 반도체소자를 형성한 반도체기판(도시 생략) 상에 제 1 절연막(1)을 형성한 후, 제 1 절연막(1) 상에 CVD법 또는 스퍼터링법으로 제 1 금속막(2)을 퇴적시킨다.
다음으로, 도 7의 (b)에 나타내는 바와 같이, CVD법으로 제 1 금속막(2) 상에 제 2 절연막(3)을 퇴적시킨다.
다음에 도 7의 (c)에 나타내는 바와 같이 포토리소그래피법으로, 제 2 절연막(3) 상에 MIM커패시터 형성영역(MIM)을 피복하고 배선형성영역(Rlogic)에 개구를 갖는 레지스트 마스크(4)를 형성한다. 그 후, 드라이에칭으로, 이 레지스트 마스크(4)를 이용하여 제 2 절연막(3)을 패터닝한다. 그 다음 산화플라즈마를 이용한 애싱으로, 레지스트 마스크(4)를 제거한다.
다음으로, 도 7의 (d)에 나타내는 바와 같이 CVD법 또는 스퍼터링법으로, 반도체기판 상의 전면을 피복하도록 제 2 금속막(5)을 퇴적시킨다.
이어서 도 7의 (e)에 나타내는 바와 같이 포토리소그래피법 및 드라이에칭으로, 제 2 금속막(5), 제 2 절연막(3) 및 제 1 금속막(2)을 패터닝하여 상부전극(5a), 용량절연막(3a) 및 하부전극(2a)으로 구성되는 MIM커패시터(6)와 상부배선(5b) 및 하부배선(2b)으로 구성되는 배선(7)을 형성한다.
그러나 종래의 MIM커패시터를 구비한 반도체장치의 제조방법에서는 다음과 같은 문제가 발생한다.
종래의 MIM커패시터를 구비한 반도체장치의 제조방법에서는, 도 7의 (c)에 나타내는 바와 같이 드라이에칭으로, MIM커패시터의 용량절연막(3a)이 될 제 2 절연막(3)을 패터닝하기 위해, 제 2 절연막(3) 상에 레지스트 마스크(4)를 피복한다. 때문에 패터닝 후의 애싱처리에서, 레지스트 마스크(4)가 기화되는 동시에 용량절연막(3a)의 상면 및 측면에도 산소플라즈마가 조사되게 된다. 여기서 용량절연막은 예를 들어, 실리콘산화막(SiO2)으로 형성되는 것으로, 산소플라즈마가 조사될 경우에는 용량절연막의 상면 및 측면의 SiO2 공유결합이 파괴되어 물리적으로 에칭되게 된다. 이로써 용량절연막의 상면 및 측면에 요철이 생겨 용량절연막 표면의 평탄성이 저하되고 용량절연막의 내압이 저하되므로, 절연파괴가 발생되게 된다. 또 산소플라즈마의 조사에 의해 용량절연막의상면 및 측면에 댕글링 본드(dangling bond)가 생긴 경우에는, 전자가 불안정하고 화학적으로 활성상태로 되어, 용량절연막의 상면 및 측면이 불순물 등으로 오염되게 된다. 이 때문에 MIM커패시터의 동작불량이 생겨, 수율저하가 발생하거나 디바이스의 신뢰성이 저하되거나 하게 된다.
또한 종래의 MIM커패시터를 구비한 반도체장치에서는, MIM커패시터가 전기적으로 다른 소자로부터 독립되며, 또 상부전극을 인출하기 위한 배선이 형성되지 않는다. 때문에 상부전극을 인출하기 위한 새로운 콘택트홀 또는 배선층이 필요하게 되어, MIM커패시터를 갖는 반도체장치의 미세화를 방해하는 요인이 된다. 또 상부전극을 인출하기 위한 새로운 콘택트홀 또는 배선층을 형성하기 위해서는 반도체장치의 제조공정 수가 증대된다.
본 발명의 목적은 신뢰성 높은 MIM커패시터를 구비한 반도체장치의 제조방법을 제공하는 데 있다.
본 발명의 일 측면에 관한 반도체장치는, 반도체기판 상에 형성된 제 1 절연막과, 제 1 절연막 상에 형성된 제 1 금속막으로 이루어지는 하부전극과, 하부전극 상에 형성된 용량절연막과, 용량절연막 상에 형성된 제 2 금속막으로 이루어지는 상부전극으로 형성된 MIM커패시터를 구비하는 반도체장치에 있어서, 제 1 절연막 상에 형성된 제 1 금속막으로 이루어지는 하부배선과, 하부배선 상에 형성된 제 2 금속막으로 이루어지는 상부배선을 구비하며, 상부배선과 상부전극은 일체로 형성된다.
본 발명의 일 측면에 관한 반도체장치에 의하면, 상층에 MIM커패시터의 상부전극을 인출하기 위한 새로운 콘택트홀이나 배선층이 형성된 반도체장치에 비해 MIM커패시터를 갖는 반도체장치를 미세화 시킬 수 있다.
본 발명의 일 측면에 관한 반도체장치에 있어서, 제 1 절연막 상에 형성되며, 하부전극 홈 및 배선 홈을 갖는 제 2 절연막을 추가로 구비하며, 하부전극은 하부전극 홈 내에 매입되고, 하부배선은 배선 홈 내에 매입되는 것이 바람직하다.
본 발명의 일 측면에 관한 반도체장치에 있어서, 하부전극은, 상면 및 측면이 용량절연막으로 피복된다.
본 발명의 일 측면에 관한 반도체장치에 있어서, 하부전극 및 하부배선 상에 형성된 용량절연막이 될 제 3 절연막과, 제 3 절연막 상에 형성된 제 4 절연막을 구비하며, 하부전극 상의 제 4 절연막에는 개구부가 형성되고, 하부배선 상의 제 3 절연막 및 제 4 절연막에는, 제 3 절연막 및 제 4 절연막을 관통하는 콘택트홀이 형성되며, 상부전극은, 개구부 내에 노출되는 제 3 절연막으로 이루어지는 용량절연막 상에 형성되고, 상부배선은 하부배선에 접속되도록 콘택트홀 내에 형성되는 것이 바람직하다.
본 발명의 일 측면에 관한 반도체장치에 있어서, 개구부와 콘택트홀은 제 4 절연막으로 분리되며, 상부전극과 상부배선은 제 4 절연막 상에서 접속되는 것이 바람직하다.
본 발명의 일 측면에 관한 반도체장치의 제조방법은, 반도체기판 상에 제 1 절연막을 형성하는 공정(a)과, 제 1 절연막 상에 제 1 금속막으로 이루어지는 하부전극 및 하부배선을 형성하는 공정(b)과, 하부전극 상에 용량절연막을 형성하는 공정(c)과, 용량절연막 상에 제 2 금속막으로 이루어지는 상부전극을 형성하는 동시에, 하부배선 상에 제 2 금속막으로 이루어지는 상부배선을 형성하는 공정(d)을 구비하며, 상부배선과 상부전극은 일체로 형성된다.
본 발명의 일 측면에 관한 반도체장치의 제조방법에 의하면, MIM커패시터의 용량절연막 상면 및 측면에 산소플라즈마가 조사되는 일없이, MIM커패시터 용량절연막의 평탄성이 유지되므로, 내압이 저하됨에 따른 절연파괴를 방지할 수 있다.
본 발명의 일 측면에 관한 반도체장치의 제조방법에 있어서, 공정(a) 후이며 또 공정(b)보다 전에, 제 1 절연막 상에 제 2 절연막을 형성한 후에, 제 2 절연막에 하부전극 홈 및 배선 홈을 형성하는 공정을 추가로 구비하며, 공정(b)은 하부전극 홈 내에 하부전극을 형성하는 동시에, 배선 홈 내에 하부배선을 형성하는 공정인 것이 바람직하다.
본 발명의 일 측면에 관한 반도체장치의 제조방법에 있어서, 공정(b)은 제 1 절연막 상에 제 1 금속막을 형성한 후에, 제 1 금속막을 패터닝함으로써 하부전극 및 하부배선을 형성하는 공정이며, 공정(c)은 하부전극의 상면 및 측면을 피복하도 록 용량절연막을 형성하는 공정인 것이 바람직하다.
본 발명의 일 측면에 관한 반도체장치의 제조방법에 있어서, 공정(c)은 하부전극 및 하부배선 상에 용량절연막이 될 제 3 절연막을 형성하는 공정이며, 공정(c) 후이며 또 공정(d) 전에, 제 3 절연막 상에 제 4 절연막을 형성하는 공정(e)과, 하부전극 위쪽의 제 4 절연막을 제 3 절연막이 노출되지 않는 깊이까지 드라이에칭 함으로써, 제 4 절연막에 개구부를 형성하는 공정(f)과, 공정(f) 후에, 하부배선 상의 제 3 절연막 및 제 4 절연막을 관통하는 콘택트홀을 형성하는 공정(g)과, 공정(g) 후에 습식 에칭으로, 개구부 내에 잔존하는 제 4 절연막을 제거하는 공정(h)을 추가로 구비하며, 공정(d)은 반도체기판 상에 제 2 금속막을 형성한 후에, 제 2 금속막을 패터닝함으로써 상부전극과 상부배선을 일체로 형성하는 것이 바람직하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
(실시예)
(제 1 실시예)
도 1은 본 실시예의 MIM커패시터를 구비한 반도체장치를 나타내는 단면도이다. 여기서 도 1에 나타내는 바와 같이 반도체기판 상의 영역으로서, MIM커패시터 형성영역(MIM1), MIM커패시터 인출배선 형성영역(MIM2), 및 배선형성영역(Rlogic)이 도시된다.
MIM커패시터 형성영역(MIM1)에는, 반도체기판(도시 생략) 상에 형성된 제 1 절연막(101)과, 제 1 절연막(101) 상에 형성된 제 2 절연막(102)과, 제 2 절연막(102)에 형성된 하부전극 홈 내에 매입된 제 1 금속막(104)으로 이루어지는 하부전극(104a)과, 하부전극(104a)을 포함한 제 2 절연막(102) 상에 형성된 제 3 절연막(105)으로 이루어지는 용량절연막(105a)과, 제 3 절연막(105)에 형성된 제 4 절연막(106)과, 하부전극(104a) 위쪽의 제 4 절연막(106)에 형성된 개구부 내 용량절연막(105a) 상에 형성된 제 2 금속막(111)으로 이루어지는 상부전극(111a)을 구비하며, 상부전극(111a)과 용량절연막(105a)과 하부전극(104a)으로 MIM커패시터(113)가 형성된다.
MIM커패시터 인출배선 형성영역(MIM2)에는, 반도체기판(도시 생략) 상에 형성된 제 1 절연막(101)과, 제 1 절연막(101) 상에 형성된 제 2 절연막(102)과, 제 2 절연막(102)에 형성된 하부배선 홈 내에 매입된 제 1 금속막(104)으로 이루어지는 하부배선(104b)과, 하부배선(104b)을 포함한 제 2 절연막(102) 상에 형성된 제 3 절연막(105)과, 제 3 절연막(105) 상에 형성된 제 4 절연막(106)과, 하부배선(104b) 위쪽의 제 4 절연막(106) 및 제 3 절연막(105) 상에 형성된 콘택트홀 내에 매입된 제 2 금속막(111)으로 이루어지는 상부배선(111b)을 구비하며, 상부배선(111b)과 하부배선(104b)으로 MIM커패시터 인출배선(114)이 형성된다. 여기서 상부배선(111b)은, MIM커패시터(113)의 상부전극(111a)과 일체로 형성되어 전기적으로 접속된다.
배선형성영역(Rlogic)에는, 반도체기판(도시 생략) 상에 형성된 제 1 절연막(101)과, 제 1 절연막(101) 상에 형성된 제 2 절연막(102)과, 제 2 절연막(102)에 형성된 배선 홈 내에 매입된 제 1 금속막(104)으로 이루어지는 배선(104c)과, 제 2 절연막(102) 및 배선(104c) 상에 형성된 제 3 절연막(105)과, 제 3 절연막(105) 상에 형성된 제 4 절연막(106)을 구비한다.
이 제 1 실시예에서는, 상부배선(111b)이 MIM커패시터(113)의 상부전극(111a)과 일체로 형성되어 전기적으로 접속된 하부배선(104b)을 통해 상부전극(111a)을 인출하는 것을 특징으로 한다. 이로써 상층에 MIM커패시터의 상부전극을 인출하기 위한 새로운 콘택트홀이나 배선층이 형성된 경우에 비해 MIM커패시터를 갖는 반도체장치를 미세화 할 수 있다.
(제 1 실시예에 관한 반도체장치의 제조방법)
본 발명의 제 1 실시예에 관한 반도체장치의 제조방법에 대해 설명한다. 도 2의 (a)∼(e) 및 도 3의 (a)∼(c)는, 제 1 실시예에 관한 반도체장치의 제조공정을 나타내는 단면도이다. 여기서 도 2 및 도 3에 나타내는 바와 같이 반도체기판 상의 영역으로서, MIM커패시터 형성영역(MIM1), MIM커패시터 인출배선 형성영역(MIM2), 및 배선형성영역(Rlogic)이 도시된다.
우선 도 2의 (a)에 나타내는 바와 같이, 트랜지스터 등의 반도체소자를 형성한 반도체기판(도시 생략) 상에 제 1 절연막(101)을 형성한 후, 제 1 절연막(101) 상에 CVD법으로, 예를 들어 두께 300nm의 불소첨가 실리콘산화막(FSG막)으로 이루어지는 제 2 절연막(102)을 퇴적시킨다. 이어서 포토리소그래피 및 드라이에칭을 이용하여 제 2 절연막(102)의 MIM커패시터 형성영역(MIM1)에 하부전극 홈(103a), MIM커패시터 인출배선 형성영역(MIM2)에 배선 홈(103b), 배선형성영역(Rlogic)에 배선 홈(103c)을 형성한다.
다음으로, 도 2의 (b)에 나타내는 바와 같이 CVD 혹은 스퍼터링을 이용하여, 제 2 절연막(102)에 형성한 하부전극 홈(103a), 배선 홈(103b), 배선 홈(103c)을 매입하도록 예를 들어, 두께 700nm의 제 1 금속막(104)을 퇴적시킨다(도시 생략). 그 후, CMP법(화학적 기계적 연마법)으로 제 1 금속막(104)을 연마하여, MIM커패시터의 하부전극(104a), 하부배선(104b), 및 배선(104c)을 형성한다. 여기서 제 1 금속막(104)으로서 예를 들어, 알루미늄(Al) 혹은 구리(Cu)를 이용한다.
다음에, 도 2의 (c)에 나타내는 바와 같이 CVD법으로, MIM커패시터의 하부전극(104a), 하부배선(104b), 및 배선(104c)을 포함하는 제 2 절연막(102) 상에, 예를 들어 두께 50nm의 제 3 절연막(105)과 두께 200nm의 제 4 절연막(106)을 순차 퇴적시킨다. 여기서 제 3 절연막(105)으로서 예를 들어 실리콘질화막(SiN)을 이용하며, 제 4 절연막(106)으로서 예를 들어 실리콘산화막(SiO2)을 이용한다.
다음으로, 도 2의 (d)에 나타내는 바와 같이 포토리소그래피법으로, 제 4 절연막(106) 상에 하부전극(104a) 상부에 개구를 갖는 레지스트 마스크(107)를 형성한다. 그 후 드라이에칭으로, 이 레지스트 마스크(107)를 이용하여 제 4 절연막(106)을 제 3 절연막(105)이 노출되지 않는 깊이까지 에칭하고 개구부(108)를 형성한다. 예를 들어 제 4 절연막(106)에 깊이 150nm의 개구부(108)를 형성하여, 개구부(108) 저부에 잔존하는 제 4 절연막(106a)의 두께를 50nm로 한다. 여기서 제 4 절연막(106)을 제 3 절연막(105)이 노출되지 않는 깊이까지 에칭하는 것은, 뒤의 습식에칭 공정에서, MIM커패시터 형성영역(MIM1)은 제 3 절연막(105)을 노출시키고, MIM커패시터 인출배선 형성영역(MIM2) 및 배선형성영역(Rlogic)은 제 3 절연막(105)을 노출시키지 않기 때문이다.
다음에, 도 2의 (e)에 나타내는 바와 같이 레지스트 마스크(107)를 제거한 후, 포토리소그래피법으로 제 4 절연막(106) 상에, 하부배선(104b) 상부에 개구를 갖는 레지스트 마스크(109)를 형성한다. 그 후 드라이에칭으로 이 레지스트 마스크(109)를 이용하여, 제 4 절연막(106) 및 제 3 절연막(105)을 하부배선(104b)이 노출될 때까지 에칭하고, MIM커패시터 인출배선 형성영역(MIM2)에 콘택트홀(110)을 형성한다.
계속해서 도 3의 (a)에 나타내는 바와 같이, 레지스트 마스크(109)를 제거한 후, 예를 들어 암모니아 과산화수소를 이용한 습식에칭으로, MIM커패시터 형성영역(MIM1)의 개구부(108) 내에 잔존하는 제 4 절연막(106a)을 에칭하여, MIM커패시터 형성영역(MIM1)의 개구부(108)에 제 3 절연막(105)으로 이루어지는 용량절연막(105a)을 노출시킨다.
이어서 도 3의 (b)에 나타내는 바와 같이 CVD 혹은 스퍼터링으로, 제 4 절연막(106) 상에 개구부(108) 및 콘택트홀(110)을 매입하도록 예를 들어, 두께 900nm의 제 2 금속막(111)을 퇴적시킨다. 여기서 제 2 금속막(111)으로서 알루미늄(Al) 혹은 구리(Cu)를 이용한다.
다음으로 도 3의 (c)에 나타내는 바와 같이 포토리소그래피법으로, 제 2 금속막(111) 상에 MIM커패시터 형성영역(MIM1) 및 MIM커패시터 인출배선 형성영역 (MIM2)을 피복하고, 배선형성영역(Rlogic)에 개구를 갖는 레지스트 마스크(112)를 형성한다. 그 후 드라이에칭으로 이 레지스트 마스크(112)를 이용하여 제 2 금속막(111)을 에칭하고, MIM커패시터 형성영역(MIM1)의 상부전극(111a)과 MIM커패시터 인출배선 형성영역(MIM2)의 상부배선(111b)을 일체로 형성한다. 이로써 상부전극(111a), 용량절연막(105a) 및 하부전극(104a)으로 이루어지는 MIM커패시터(113)와, 상부배선(111b) 및 하부배선(104b)으로 이루어지는 MIM커패시터 인출배선(114)이 형성된다.
제 1 실시예에 관한 반도체장치의 제조방법에 의하면, MIM커패시터 형성영역(MIM1)의 개구부(108) 내에 잔존하는 제 4 절연막(106a)을 습식 에칭하여 제 2 금속막(111)을 퇴적시킴으로써 상부전극(111a), 용량절연막(105a) 및 하부전극(104a)으로 이루어지는 MIM커패시터(113)를 형성할 수 있다. 이로써 용량절연막(105a) 상에 포토레지스트가 퇴적되지 않고, 애싱에 이용하는 산소플라즈마가 용량절연막(105a)에 조사되는 일이 없어, 용량절연막의 평탄성 저하에 의한 절연파괴 및 용량절연막의 오염에 의한 MIM커패시터의 동작불량, 수율 저하, 소자의 신뢰성 저하를 방지할 수 있다.
또 제 1 실시예에 관한 반도체장치의 제조방법에 의하면, MIM커패시터(113)의 상부전극(111a)과 MIM커패시터 인출배선(114)의 상부배선(111b)을 동시에 형성할 수 있다. 이로써 MIM커패시터를 다른 소자로부터 독립시켜 제조할 경우에 MIM커패시터를 인출시키기 위해 필요한 콘택트 홀이나 배선층을 추가로 형성할 필요가 없어, MIM커패시터를 구비하는 반도체장치의 형성 공정 수를 삭감할 수 있다.
(제 2 실시예)
도 4는 본 실시예의 MIM커패시터를 구비하는 반도체장치를 나타내는 단면도이다. 여기서 도 4에 나타내는 바와 같이 반도체기판(도시 생략) 상의 영역으로서, MIM커패시터 형성영역(MIM1), MIM커패시터 인출배선 형성영역(MIM2), 배선형성영역(Rlogic)이 도시된다.
MIM커패시터 형성영역(MIM1)에는, 반도체기판(도시 생략) 상에 형성된 제 1 절연막(201)과, 제 1 절연막(201) 상에 형성된 제 1 금속막(202)으로 이루어지는 하부전극(202a)과, 하부전극(202a)의 상면 및 측면을 피복하도록 형성된 제 2 절연막(203)으로 이루어지는 용량절연막(203a)과, 제 2 절연막(203) 상에 형성된 제 3 절연막(204)과, 하부전극(202a) 위쪽의 제 3 절연막(204)에 형성된 개구부 내 용량절연막(203a) 상에 형성된 제 2 금속막(209)으로 이루어지는 상부전극(209a)을 구비하며, 상부전극(209a)과 용량절연막(203a)과 하부전극(202a)으로 MIM커패시터(211)가 형성된다.
MIM커패시터 인출배선 형성영역(MIM2)에는, 반도체기판(도시 생략) 상에 형성된 제 1 절연막(201)과, 제 1 절연막(201) 상에 형성된 제 1 금속막(202)으로 이루어지는 하부배선(202b)과, 하부배선(202b)의 상면 및 측면을 피복하도록 형성된 제 2 절연막(203)과, 제 2 절연막(203) 상에 형성된 제 3 절연막(204)과, 하부배선(202b) 위쪽의 제 3 절연막(204) 및 제 2 절연막(203)에 형성된 콘택트홀 내에 매입된 제 2 금속막(209)으로 이루어지는 상부배선(209b)을 구비하며, 상부배선(209b)과 하부배선(202b)으로 MIM커패시터 인출배선(202)이 형성된다. 여기서 상부 배선(209b)은, MIM커패시터(211)의 상부전극(209a)과 일체로 형성되어 전기적으로 접속된다.
배선형성영역(Rlogic)에는, 반도체기판(도시 생략) 상에 형성된 제 1 절연막(201)과, 제 1 절연막(201) 상에 형성된 제 1 금속막(202)으로 이루어지는 배선(202c)과, 배선(202c)의 상면 및 측면을 피복하도록 형성된 제 2 절연막(203)과, 제 2 절연막(203) 상에 형성된 제 3 절연막(204)을 구비한다.
이 제 2 실시예에서는, 상부배선(209b)이 MIM커패시터(211)의 상부전극(209a)과 일체로 형성되어 전기적으로 접속된 하부배선(202b)을 통해 상부전극(209a)을 인출하는 것을 특징으로 한다. 이로써 상층에 MIM커패시터의 상부전극을 인출하기 위한 새로운 콘택트홀이나 배선층이 형성된 경우에 비해 MIM커패시터를 갖는 반도체장치를 미세화 할 수 있다.
(제 2 실시예에 관한 반도체장치의 제조방법)
본 발명의 제 2 실시예에 관한 반도체장치의 제조방법에 대해 설명한다. 도 5의 (a)∼(e) 및 도 6의 (a)∼(c)는, 제 2 실시예에 관한 반도체장치의 제조공정을 나타내는 단면도이다. 여기서 도 5 및 도 6에 나타내는 바와 같이, 반도체기판 상의 영역으로서, MIM커패시터 형성영역(MIM1), MIM커패시터 인출배선 형성영역(MIM2), 및 배선형성영역(Rlogic)이 도시된다.
우선 도 5의 (a)에 나타내는 바와 같이, 트랜지스터 등의 반도체소자를 형성한 반도체기판(도시 생략) 상에 제 1 절연막(201)을 형성한 후, 제 1 절연막(201) 상에 CVD법 혹은 스퍼터링법으로, 예를 들어 두께 300nm의 제 1 금속막(202)을 퇴 적시킨다. 여기서 제 1 금속막(202)으로서 예를 들어, 알루미늄(Al) 혹은 구리(Cu)를 이용한다.
다음으로, 도 5의 (b)에 나타내는 바와 같이 포토리소그래피 및 드라이에칭을 이용하여 제 1 금속막(202)을 패터닝하고, MIM커패시터의 하부전극(202a), 하부배선(202b), 및 배선(202c)을 형성한다.
다음에, 도 5의 (c)에 나타내는 바와 같이 CVD법으로, MIM커패시터의 하부전극(202a), 하부배선(202b), 및 배선(202c)을 피복하도록, 예를 들어 두께 50nm의 제 2 절연막(203)과 두께 200nm의 제 3 절연막(204)을 순차 퇴적시킨다. 여기서 예를 들어, 제 2 절연막(203)으로는 실리콘질화막(SiN)을 이용하며, 제 3 절연막(204)으로는 실리콘산화막(SiO2)을 이용한다.
다음으로, 도 5의 (d)에 나타내는 바와 같이 포토리소그래피법으로, 제 3 절연막(204) 상에, 하부전극(202a) 상부에 개구를 갖는 레지스트 마스크(205)를 형성한다. 그 후 드라이에칭으로, 이 레지스트 마스크(205)를 이용하여 제 3 절연막(204)을 제 2 절연막(203)이 노출되지 않는 깊이까지 에칭하고 개구부(206)를 형성한다. 예를 들어 제 3 절연막(204)에 깊이 150nm의 개구부(206)를 형성하여, 개구부(206) 저부에 잔존하는 제 3 절연막(204a)의 두께를 50nm로 한다. 여기서 제 3 절연막(204)을 제 2 절연막(203)이 노출되지 않는 깊이까지 에칭하는 것은, 뒤의 습식에칭 공정에서, MIM커패시터 형성영역(MIM1)은 제 2 절연막(203)을 노출시키고, MIM커패시터 인출배선 형성영역(MIM2) 및 배선형성영역(Rlogic)은 제 2 절연막 (203)을 노출시키지 않기 때문이다.
다음에, 도 5의 (e)에 나타내는 바와 같이 레지스트 마스크(205)를 제거한 후, 포토리소그래피법으로 제 3 절연막(204) 상에, 하부배선(202b) 상부에 개구를 갖는 레지스트 마스크(207)를 형성한다. 그 후 드라이에칭으로 이 레지스트 마스크(207)를 이용하여, 제 3 절연막(204) 및 제 2 절연막(203)을 하부배선(202b)이 노출될 때까지 에칭하고, MIM커패시터 인출배선 형성영역(MIM2)에 콘택트홀(208)을 형성한다.
계속해서 도 6의 (a)에 나타내는 바와 같이, 레지스트 마스크(207)를 제거한 후, 예를 들어 암모니아 과산화수소를 이용한 습식에칭으로, MIM커패시터 형성영역(MIM1)의 개구부(206) 내에 잔존하는 제 3 절연막(204a)을 에칭하여, MIM커패시터 형성영역(MIM1)의 개구부(206)에 제 2 절연막(203)으로 이루어지는 용량절연막(203a)을 노출시킨다.
이어서 도 6의 (b)에 나타내는 바와 같이 CVD 혹은 스퍼터링으로, 제 3 절연막(204) 상에 개구부(206) 및 콘택트홀(208)을 매입하도록 예를 들어, 두께 900nm의 제 2 금속막(209)을 퇴적시킨다. 여기서 제 2 금속막(209)으로서 알루미늄(Al) 혹은 구리(Cu)를 이용한다.
다음으로 도 6의 (c)에 나타내는 바와 같이 포토리소그래피법으로, 제 2 금속막(209) 상에 MIM커패시터 형성영역(MIM1) 및 MIM커패시터 인출배선 형성영역(MIM2)을 피복하고, 배선형성영역(Rlogic)에 개구를 갖는 레지스트 마스크(210)를 형성한다. 그 후 드라이에칭으로 이 레지스트 마스크(210)를 이용하여 제 2 금속막 (209)을 에칭하고, MIM커패시터 형성영역(MIM1)의 상부전극(209a)과 MIM커패시터 인출배선 형성영역(MIM2)의 상부배선(209b)을 일체로 형성한다. 이로써 상부전극(209a), 용량절연막(203a) 및 하부전극(202a)으로 이루어지는 MIM커패시터(211)와, 상부배선(209b) 및 하부배선(202b)으로 이루어지는 MIM커패시터 인출배선(212)이 형성된다.
제 2 실시예에 관한 반도체장치의 제조방법에 의하면, MIM커패시터 형성영역(MIM1)의 개구부(206) 내에 잔존하는 제 3 절연막(204a)을 습식에칭하여 제 2 금속막(209)을 퇴적시킴으로써 상부전극(209a), 용량절연막(203a) 및 하부전극(202a)으로 이루어지는 MIM커패시터(211)를 형성할 수 있다. 이로써 용량절연막(203a) 상에 포토레지스트가 퇴적되지 않고, 애싱에 이용하는 산소플라즈마가 용량절연막(203a)에 조사되는 일이 없어, 용량절연막의 평탄성 저하에 의한 절연파괴 및 용량절연막의 오염에 의한 MIM커패시터의 동작불량, 수율 저하, 소자의 신뢰성 저하를 방지할 수 있다.
또 제 2 실시예에 관한 반도체장치의 제조방법에 의하면, MIM커패시터(211)의 상부전극(209a)과 MIM커패시터 인출배선(212)의 상부배선(209b)을 동시에 형성할 수 있다. 이로써 MIM커패시터를 다른 소자로부터 독립시켜 제조할 경우에 MIM커패시터를 인출하기 위해 필요한 콘택트 홀이나 배선층을 추가로 형성할 필요가 없어, MIM커패시터를 구비하는 반도체장치의 형성 공정 수를 삭감할 수 있다.
여기서 본 발명의 실시형태에 관한 반도체장치 및 그 제조방법은 MIM커패시터를 갖는 반도체장치 및 그 제조방법에 유용하다.
이상과 같이, 본 발명의 일 측면에 관한 반도체장치 및 그 제조방법에 의하면, 용량절연막의 상면 및 측면에 산소플라즈마가 조사되는 일이 없기 때문에, 용량절연막의 평탄성이 확보되어 내압 저하를 방지할 수 있다. 또 산소플라즈마의 조사에 기인하는 용량절연막의 오염을 방지할 수 있다. 또한 MIM커패시터를 갖는 반도체장치의 미세화를 도모할 수 있어, 제조공정 수를 삭감할 수 있다.
Claims (9)
- 반도체기판 상에 형성된 제 1 절연막과, 상기 제 1 절연막 상에 형성된 제 1 금속막으로 이루어지는 하부전극과, 상기 하부전극 상에 형성된 용량절연막과, 상기 용량절연막 상에 형성된 제 2 금속막으로 이루어지는 상부전극으로 형성된 MIM커패시터를 구비하는 반도체장치에 있어서,상기 제 1 절연막 상에 형성된 상기 제 1 금속막으로 이루어지는 하부배선과,상기 하부배선 상에 형성된 상기 제 2 금속막으로 이루어지는 상부배선을 구비하며, 상기 상부배선과 상기 상부전극은 일체로 형성되는, 반도체장치.
- 제 1 항에 있어서,상기 제 1 절연막 상에 형성되며, 하부전극 홈 및 배선 홈을 갖는 제 2 절연막을 추가로 구비하며,상기 하부전극은 상기 하부전극 홈 내에 매입되고,상기 하부배선은 상기 배선 홈 내에 매입되는, 반도체장치.
- 제 1 항에 있어서,상기 하부전극은, 상면 및 측면이 상기 용량절연막으로 피복되는, 반도체장치.
- 제 1 항에 있어서,상기 하부전극 및 상기 하부배선 상에 형성된 상기 용량절연막이 될 제 3 절연막과,상기 제 3 절연막 상에 형성된 제 4 절연막을 구비하며,상기 하부전극 상의 상기 제 4 절연막에는 개구부가 형성되고,상기 하부배선 상의 상기 제 3 절연막 및 상기 제 4 절연막에는, 상기 제 3 절연막 및 상기 제 4 절연막을 관통하는 콘택트홀이 형성되며,상기 상부전극은, 상기 개구부 내에 노출되는 상기 제 3 절연막으로 이루어지는 상기 용량절연막 상에 형성되고,상기 상부배선은, 상기 하부배선에 접속되도록 상기 콘택트홀 내에 형성되는, 반도체장치.
- 제 4 항에 있어서,상기 개구부와 상기 콘택트홀은 상기 제 4 절연막으로 분리되며,상기 상부전극과 상기 상부배선은 상기 제 4 절연막 상에서 접속되는, 반도체장치.
- 반도체기판 상에 제 1 절연막을 형성하는 공정(a)과,상기 제 1 절연막 상에 제 1 금속막으로 이루어지는 하부전극 및 하부배선을 형성하는 공정(b)과,상기 하부전극 상에 용량절연막을 형성하는 공정(c)과,상기 용량절연막 상에 제 2 금속막으로 이루어지는 상부전극을 형성하는 동시에, 상기 하부배선 상에 상기 제 2 금속막으로 이루어지는 상부배선을 형성하는 공정(d)을 구비하며,상기 상부배선과 상기 상부전극은 일체로 형성되는 반도체장치의 제조방법.
- 제 6 항에 있어서,상기 공정(a) 후이며 또 상기 공정(b)보다 전에,상기 제 1 절연막 상에 제 2 절연막을 형성한 후에, 상기 제 2 절연막에 하부전극 홈 및 배선 홈을 형성하는 공정을 추가로 구비하며,상기 공정(b)은, 상기 하부전극 홈 내에 상기 하부전극을 형성하는 동시에, 상기 배선 홈 내에 상기 하부배선을 형성하는 공정인, 반도체장치의 제조방법.
- 제 6 항에 있어서,상기 공정(b)은, 상기 제 1 절연막 상에 제 1 금속막을 형성한 후에, 상기 제 1 금속막을 패터닝함으로써 상기 하부전극 및 상기 하부배선을 형성하는 공정이며,상기 공정(c)은, 상기 하부전극의 상면 및 측면을 피복하도록 상기 용량절연막을 형성하는 공정인, 반도체장치의 제조방법.
- 제 6 항에 있어서,상기 공정(c)은, 상기 하부전극 및 상기 하부배선 상에 상기 용량절연막이 될 제 3 절연막을 형성하는 공정이며,상기 공정(c) 후이며 또 상기 공정(d) 전에,상기 제 3 절연막 상에 제 4 절연막을 형성하는 공정(e)과,상기 하부전극 위쪽의 상기 제 4 절연막을, 상기 제 3 절연막이 노출되지 않는 깊이까지 드라이에칭 함으로써, 상기 제 4 절연막에 개구부를 형성하는 공정(f)과,상기 공정(f) 후에, 상기 하부배선 상의 상기 제 3 절연막 및 상기 제 4 절연막을 관통하는 콘택트홀을 형성하는 공정(g)과,상기 공정(g) 후에 습식에칭으로, 상기 개구부 내에 잔존하는 상기 제 4 절연막을 제거하는 공정(h)을 추가로 구비하며,상기 공정(d)은, 상기 반도체기판 상에 상기 제 2 금속막을 형성한 후에, 상기 제 2 금속막을 패터닝함으로써 상기 상부전극과 상기 상부배선을 일체로 형성하는, 반도체장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2004-00266402 | 2004-09-14 | ||
| JP2004266402A JP2006086155A (ja) | 2004-09-14 | 2004-09-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060050475A true KR20060050475A (ko) | 2006-05-19 |
Family
ID=36032995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050074740A KR20060050475A (ko) | 2004-09-14 | 2005-08-16 | 반도체장치 및 그 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US20060054960A1 (ko) |
| JP (1) | JP2006086155A (ko) |
| KR (1) | KR20060050475A (ko) |
| CN (1) | CN100463176C (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480641B1 (ko) * | 2002-10-17 | 2005-03-31 | 삼성전자주식회사 | 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법 |
| DE102005038219B4 (de) * | 2005-08-12 | 2008-11-13 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Kondensator in einer Leitbahnlage und Verfahren zum Herstellen derselben |
| CN104752154A (zh) * | 2013-12-27 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 电容器的制作方法 |
| JP6725109B2 (ja) * | 2016-08-30 | 2020-07-15 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
| KR20230156179A (ko) * | 2016-12-29 | 2023-11-13 | 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 | 집적된 수동 컴포넌트를 구비한 접합된 구조체 |
| JP6989207B2 (ja) | 2018-05-15 | 2022-01-05 | 住友電工デバイス・イノベーション株式会社 | キャパシタの製造方法 |
| JP6981601B2 (ja) * | 2018-05-29 | 2021-12-15 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3149817B2 (ja) * | 1997-05-30 | 2001-03-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6498364B1 (en) * | 2000-01-21 | 2002-12-24 | Agere Systems Inc. | Capacitor for integration with copper damascene processes |
| US6368953B1 (en) * | 2000-05-09 | 2002-04-09 | International Business Machines Corporation | Encapsulated metal structures for semiconductor devices and MIM capacitors including the same |
| JP2002217373A (ja) * | 2001-01-17 | 2002-08-02 | Mitsubishi Electric Corp | 半導体装置の製造方法及びその製造方法を用いて製造された半導体装置 |
| JP2003051501A (ja) * | 2001-05-30 | 2003-02-21 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP5046445B2 (ja) * | 2001-07-31 | 2012-10-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| CN1234170C (zh) * | 2002-04-02 | 2005-12-28 | 华邦电子股份有限公司 | 金属－绝缘物－金属电容的集成电路装置的制作方法 |
| JP2004146814A (ja) * | 2002-09-30 | 2004-05-20 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| KR100480641B1 (ko) * | 2002-10-17 | 2005-03-31 | 삼성전자주식회사 | 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법 |
| US6964908B2 (en) * | 2003-08-19 | 2005-11-15 | International Business Machines Corporation | Metal-insulator-metal capacitor and method of fabricating same |
-
2004
- 2004-09-14 JP JP2004266402A patent/JP2006086155A/ja not_active Ceased
-
2005
- 2005-08-10 US US11/200,115 patent/US20060054960A1/en not_active Abandoned
- 2005-08-16 KR KR1020050074740A patent/KR20060050475A/ko not_active Application Discontinuation
- 2005-09-14 CN CNB2005101029192A patent/CN100463176C/zh not_active Expired - Fee Related
-
2008
- 2008-02-26 US US12/071,742 patent/US20080158775A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| CN100463176C (zh) | 2009-02-18 |
| US20060054960A1 (en) | 2006-03-16 |
| CN1750265A (zh) | 2006-03-22 |
| JP2006086155A (ja) | 2006-03-30 |
| US20080158775A1 (en) | 2008-07-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |