JP3129284B2 - 半導集積回路装置の製造方法 - Google Patents
半導集積回路装置の製造方法Info
- Publication number
- JP3129284B2 JP3129284B2 JP10125473A JP12547398A JP3129284B2 JP 3129284 B2 JP3129284 B2 JP 3129284B2 JP 10125473 A JP10125473 A JP 10125473A JP 12547398 A JP12547398 A JP 12547398A JP 3129284 B2 JP3129284 B2 JP 3129284B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- passivation film
- lower electrode
- integrated circuit
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に半導体基板に形成された半導体素子の上層
にコンデンサが形成されている半導体集積回路装置の製
造方法に関する。
に関し、特に半導体基板に形成された半導体素子の上層
にコンデンサが形成されている半導体集積回路装置の製
造方法に関する。
【０００２】
【従来の技術】一般に半導体集積回路装置において目的
とする回路を構成する場合に、半導体基板上に能動素子
と受動素子とを形成することが要求される場合がある。
この場合、コンデンサ（キャパシタ）は半導体基板とそ
の上に形成された配線層との間、あるいは半導体基板上
に積層構造とされた複数の配線層との間に生じる静電容
量を利用した構成か用いられる。このような半導体集積
回路装置において、大容量のコンデンサが要求されるこ
とがあり、その場合には、必要な容量を満たすために半
導体基板上のパッシベーション膜上にコンデンサを構成
する対をなす電極を形成することが行われている。図５
はその一例を示す断面図であり、半導体基板１１１には
所要の素子が形成され、かつ半導体基板１１１上には層
間絶縁膜１１２及び所要の信号配線１１３及び電源配線
１１４が形成される。さらに、前記各配線を覆うように
パッシベーション膜１１５が被着され、このパッシベー
ション膜１１５上に下部電極１１６が形成され、さらに
その上に容量絶縁膜１１７を介して上部電極１１８が形
成され、これら下部電極１１６、容量絶縁膜１１７、上
部電極１１８によりコンデンサ１１９が構成される。な
お、ここでは前記下部電極１１６を構成する導電膜の一
部でボンディングパッド１２０が形成され、さらに全面
に最上パッシベーション膜１２５が形成されている。
とする回路を構成する場合に、半導体基板上に能動素子
と受動素子とを形成することが要求される場合がある。
この場合、コンデンサ（キャパシタ）は半導体基板とそ
の上に形成された配線層との間、あるいは半導体基板上
に積層構造とされた複数の配線層との間に生じる静電容
量を利用した構成か用いられる。このような半導体集積
回路装置において、大容量のコンデンサが要求されるこ
とがあり、その場合には、必要な容量を満たすために半
導体基板上のパッシベーション膜上にコンデンサを構成
する対をなす電極を形成することが行われている。図５
はその一例を示す断面図であり、半導体基板１１１には
所要の素子が形成され、かつ半導体基板１１１上には層
間絶縁膜１１２及び所要の信号配線１１３及び電源配線
１１４が形成される。さらに、前記各配線を覆うように
パッシベーション膜１１５が被着され、このパッシベー
ション膜１１５上に下部電極１１６が形成され、さらに
その上に容量絶縁膜１１７を介して上部電極１１８が形
成され、これら下部電極１１６、容量絶縁膜１１７、上
部電極１１８によりコンデンサ１１９が構成される。な
お、ここでは前記下部電極１１６を構成する導電膜の一
部でボンディングパッド１２０が形成され、さらに全面
に最上パッシベーション膜１２５が形成されている。
【０００３】前記した従来の半導体集積回路装置では、
前記コンデンサ１１９を構成する下部電極１１６と上部
電極１１８は、要求される容量を満たすために前記信号
配線１１３の上方を覆う平面領域にわたって形成されて
いる。このため、下部電極１１６と信号配線１１３とは
パッシベーション膜１１５を挟んで対向配置されること
になり、パッシベーション膜１１５を容量絶縁膜とする
コンデンサが寄生されてしまうことになる。したがっ
て、信号配線１１３においては、下部電極１１６との間
に生じる寄生容量によって配線容量が増大され、信号配
線１１３での信号の伝送速度が低下され、高速動作を可
能にした半導体集積回路装置を実現することが困難なも
のとなる。
前記コンデンサ１１９を構成する下部電極１１６と上部
電極１１８は、要求される容量を満たすために前記信号
配線１１３の上方を覆う平面領域にわたって形成されて
いる。このため、下部電極１１６と信号配線１１３とは
パッシベーション膜１１５を挟んで対向配置されること
になり、パッシベーション膜１１５を容量絶縁膜とする
コンデンサが寄生されてしまうことになる。したがっ
て、信号配線１１３においては、下部電極１１６との間
に生じる寄生容量によって配線容量が増大され、信号配
線１１３での信号の伝送速度が低下され、高速動作を可
能にした半導体集積回路装置を実現することが困難なも
のとなる。
【０００４】このような、絶縁膜を介して上下に対向配
置される電極、配線間の寄生容量を低減するために、従
来ではエアブリッジ構造が提案されている。例えば、特
開平７−１９３１２５号公報では、互いに立体交差され
る配線間の容量を低減するために、配線間を空洞構造と
し、空気の誘電率が低いことを利用して交差配線間の容
量の低減を図っている。又、特開平５−３４３５４３号
公報では、半導体基板上に形成される配線と、その上に
わたって延設される電源配線との間を空洞とし、両配線
間の寄生容量の低減を図っている。
置される電極、配線間の寄生容量を低減するために、従
来ではエアブリッジ構造が提案されている。例えば、特
開平７−１９３１２５号公報では、互いに立体交差され
る配線間の容量を低減するために、配線間を空洞構造と
し、空気の誘電率が低いことを利用して交差配線間の容
量の低減を図っている。又、特開平５−３４３５４３号
公報では、半導体基板上に形成される配線と、その上に
わたって延設される電源配線との間を空洞とし、両配線
間の寄生容量の低減を図っている。
【０００５】
【発明が解決しようとする課題】しかしながら、前記し
た従来のエアブリッジ構造は、半導体基板上で立体交差
される配線間に空洞を設けるための構造として、上側の
配線をブリッジ構造としているため、機械的な強度の点
で問題がある。特に、後者の公報の技術では、上層の配
線を電気接続部分でのみ支持しているため、配線長が長
くなったときには中間部が変形され易いものとなり、信
頼性に欠けるものとなる。この点、前者の公報の技術で
は、配線の複数箇所を絶縁膜で支持しているため、中間
部の変形を防止する上では有効である。しかしながら、
この構成は配線を形成する際に同時に支持用の絶縁膜を
選択的に残す技術であるため、コンデンサのように広い
面積にわたって電極が形成される構造の場合には、コン
デンサの下部電極の下側に空洞を形成することが難し
く、適用することが困難である。
た従来のエアブリッジ構造は、半導体基板上で立体交差
される配線間に空洞を設けるための構造として、上側の
配線をブリッジ構造としているため、機械的な強度の点
で問題がある。特に、後者の公報の技術では、上層の配
線を電気接続部分でのみ支持しているため、配線長が長
くなったときには中間部が変形され易いものとなり、信
頼性に欠けるものとなる。この点、前者の公報の技術で
は、配線の複数箇所を絶縁膜で支持しているため、中間
部の変形を防止する上では有効である。しかしながら、
この構成は配線を形成する際に同時に支持用の絶縁膜を
選択的に残す技術であるため、コンデンサのように広い
面積にわたって電極が形成される構造の場合には、コン
デンサの下部電極の下側に空洞を形成することが難し
く、適用することが困難である。
【０００６】本発明の目的は、コンデンサを構成する電
極と、半導体基板に形成された配線との間にエアギャッ
プを設け、前記電極と配線との間の寄生容量を低減する
ことを可能にした半導体集積回路装置の製造方法を提供
することにある。
極と、半導体基板に形成された配線との間にエアギャッ
プを設け、前記電極と配線との間の寄生容量を低減する
ことを可能にした半導体集積回路装置の製造方法を提供
することにある。
【０００７】
【課題を解決するための手段】本発明は、半導体素子が
形成された半導体基板上にパッシベーション膜が形成さ
れ、前記パッシベーション膜上に下部電極、容量絶縁
膜、上部電極が順次積層されたコンデンサを備える半導
体集積回路装置の製造方法であって、前記半導体基板上
にパッシベーション膜を形成する工程と、前記パッシベ
ーション膜を選択的にエッチングして所要領域に所要間
隔をおいて複数の凹溝を形成する工程と、前記パッシベ
ーション膜及び凹溝の表面にストッパ絶縁膜を形成する
工程と、前記凹溝内に前記ストッパ絶縁膜とはエッチン
グ選択比のある材料を埋設する工程と、前記パッシベー
ション膜及び前記埋設した材料の表面上に下部電極、容
量絶縁膜、上部電極を形成してコンデンサを形成する工
程と、前記凹溝内に埋設した材料を選択的にエッチング
除去する工程とを含むことを特徴とする。
形成された半導体基板上にパッシベーション膜が形成さ
れ、前記パッシベーション膜上に下部電極、容量絶縁
膜、上部電極が順次積層されたコンデンサを備える半導
体集積回路装置の製造方法であって、前記半導体基板上
にパッシベーション膜を形成する工程と、前記パッシベ
ーション膜を選択的にエッチングして所要領域に所要間
隔をおいて複数の凹溝を形成する工程と、前記パッシベ
ーション膜及び凹溝の表面にストッパ絶縁膜を形成する
工程と、前記凹溝内に前記ストッパ絶縁膜とはエッチン
グ選択比のある材料を埋設する工程と、前記パッシベー
ション膜及び前記埋設した材料の表面上に下部電極、容
量絶縁膜、上部電極を形成してコンデンサを形成する工
程と、前記凹溝内に埋設した材料を選択的にエッチング
除去する工程とを含むことを特徴とする。
【０００８】また、本発明の半導体集積回路装置の他の
製造方法は、前記半導体基板上にパッシベーション膜を
形成する工程と、前記パッシベーション膜を選択的にエ
ッチングして所要領域に所要間隔をおいて複数の凹溝を
形成する工程と、前記凹溝内に前記パッシベーション膜
とはエッチング選択比のある材料を埋設する工程と、前
記パッシベーション膜及び前記埋設した材料の表面上に
下部電極、容量絶縁膜、上部電極を形成してコンデンサ
を形成する工程と、前記凹溝内に埋設した材料を選択的
にエッチング除去する工程とを含むことを特徴とする。
製造方法は、前記半導体基板上にパッシベーション膜を
形成する工程と、前記パッシベーション膜を選択的にエ
ッチングして所要領域に所要間隔をおいて複数の凹溝を
形成する工程と、前記凹溝内に前記パッシベーション膜
とはエッチング選択比のある材料を埋設する工程と、前
記パッシベーション膜及び前記埋設した材料の表面上に
下部電極、容量絶縁膜、上部電極を形成してコンデンサ
を形成する工程と、前記凹溝内に埋設した材料を選択的
にエッチング除去する工程とを含むことを特徴とする。
【０００９】このように、コンデンサの下部電極の直下
のパッシベーション膜に複数のエアギャップを配列する
ことにより、下部電極の直下におけるパッシベーション
膜は、エアギャップが形成された領域が空洞に置き換え
られるため、パッシベーションの実質的な面積が低減さ
れてパッシベーション膜全体としての誘電率が低下され
る。このため、下部電極と信号配線との間の寄生容量が
低減され、信号配線における信号伝送速度が向上され、
半導体集積回路装置の高速動作が可能となる。また、下
部電極はエアギャップ以外の領域においてパッシベーシ
ョン膜によって支持されるため、機械的な強度が低下さ
れることはなく、信頼性の高い半導体集積回路装置とし
て構成される。
のパッシベーション膜に複数のエアギャップを配列する
ことにより、下部電極の直下におけるパッシベーション
膜は、エアギャップが形成された領域が空洞に置き換え
られるため、パッシベーションの実質的な面積が低減さ
れてパッシベーション膜全体としての誘電率が低下され
る。このため、下部電極と信号配線との間の寄生容量が
低減され、信号配線における信号伝送速度が向上され、
半導体集積回路装置の高速動作が可能となる。また、下
部電極はエアギャップ以外の領域においてパッシベーシ
ョン膜によって支持されるため、機械的な強度が低下さ
れることはなく、信頼性の高い半導体集積回路装置とし
て構成される。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の実施形態の平面図と
そのＡＡ線断面図である。半導体基板１１の主面には図
示を省略する種々の半導体素子が形成されており、その
上に層間絶縁膜１２が形成され、複数本の信号配線１３
及び電源配線１４が所要のパターンに形成されている。
そして、前記信号配線１３及び電源配線１４を覆うよう
にシリコン酸化膜からなるパッシベーション膜１５が被
着されており、このパッシベーション膜１５上にアルミ
ニウム等の金属膜からなる下部電極１６が所要のパター
ンに形成され、その上にシリコン酸化膜或いはシリコン
窒化膜からなる容量絶縁膜１７が形成され、さらにその
上にアルミニウム等の金属膜からなる上部電極１８が前
記下部電極１６と対向配置されるように形成されてお
り、これら下部電極１６、容量絶縁膜１７、上部電極１
８でコンデンサ１９が形成されている。また、前記下部
電極１６を構成する金属膜の一部でボンディングパッド
２０が形成されている。さらに、前記パッシベーション
膜１５にはスルーホール２１，２２が開口されており、
前記下部電極１６及び上部電極１８は前記スルーホール
２１，２２を通して前記電源配線１４を構成するＧＮＤ
配線及びＶＤＤ配線にそれぞれ接続されている。そし
て、前記下部電極１６の直下の領域の前記パッシベーシ
ョン膜１５には、平面形状がストライプ状をした凹溝が
形成され、この凹溝によって空洞化されたエアギャップ
２３が形成されている。なお、この実施形態では前記エ
アギャップ２３の表面にはシリコン窒化膜２４が被着さ
れている。また、前記上部電極１８上には、最上パッシ
ベーション膜２５が被着されている。
参照して説明する。図１は本発明の実施形態の平面図と
そのＡＡ線断面図である。半導体基板１１の主面には図
示を省略する種々の半導体素子が形成されており、その
上に層間絶縁膜１２が形成され、複数本の信号配線１３
及び電源配線１４が所要のパターンに形成されている。
そして、前記信号配線１３及び電源配線１４を覆うよう
にシリコン酸化膜からなるパッシベーション膜１５が被
着されており、このパッシベーション膜１５上にアルミ
ニウム等の金属膜からなる下部電極１６が所要のパター
ンに形成され、その上にシリコン酸化膜或いはシリコン
窒化膜からなる容量絶縁膜１７が形成され、さらにその
上にアルミニウム等の金属膜からなる上部電極１８が前
記下部電極１６と対向配置されるように形成されてお
り、これら下部電極１６、容量絶縁膜１７、上部電極１
８でコンデンサ１９が形成されている。また、前記下部
電極１６を構成する金属膜の一部でボンディングパッド
２０が形成されている。さらに、前記パッシベーション
膜１５にはスルーホール２１，２２が開口されており、
前記下部電極１６及び上部電極１８は前記スルーホール
２１，２２を通して前記電源配線１４を構成するＧＮＤ
配線及びＶＤＤ配線にそれぞれ接続されている。そし
て、前記下部電極１６の直下の領域の前記パッシベーシ
ョン膜１５には、平面形状がストライプ状をした凹溝が
形成され、この凹溝によって空洞化されたエアギャップ
２３が形成されている。なお、この実施形態では前記エ
アギャップ２３の表面にはシリコン窒化膜２４が被着さ
れている。また、前記上部電極１８上には、最上パッシ
ベーション膜２５が被着されている。
【００１１】この構成によれば、下部電極１６の直下に
おけるパッシベーション膜１５は、エアギャップ２３が
形成された領域が空洞、すなわち空気層で構成されるた
め、パッシベーション膜が存在される面積が低減されて
パッシベーション膜１５全体としての誘電率が低下され
る。このため、下部電極１６と信号配線１３との間の寄
生容量が低減され、信号配線における信号伝送速度が向
上され、高速動作の可能な半導体集積回路装置を得るこ
とが可能となる。因みに、エアギャップ２３を０．５μ
ｍ幅にしたときには、３０％程度の寄生容量を低減する
ことが可能とされている。また、その一方で、この構造
では、下部電極１６はエアギャップ２３以外の領域にお
いては、その下面がパッシベーション膜１５の表面に接
触されてパッシベーション膜によって支持されるため、
下部電極１６ないしコンデンサ１９機械的な強度が低下
されることはなく、信頼性の高い半導体集積回路装置と
して構成される。
おけるパッシベーション膜１５は、エアギャップ２３が
形成された領域が空洞、すなわち空気層で構成されるた
め、パッシベーション膜が存在される面積が低減されて
パッシベーション膜１５全体としての誘電率が低下され
る。このため、下部電極１６と信号配線１３との間の寄
生容量が低減され、信号配線における信号伝送速度が向
上され、高速動作の可能な半導体集積回路装置を得るこ
とが可能となる。因みに、エアギャップ２３を０．５μ
ｍ幅にしたときには、３０％程度の寄生容量を低減する
ことが可能とされている。また、その一方で、この構造
では、下部電極１６はエアギャップ２３以外の領域にお
いては、その下面がパッシベーション膜１５の表面に接
触されてパッシベーション膜によって支持されるため、
下部電極１６ないしコンデンサ１９機械的な強度が低下
されることはなく、信頼性の高い半導体集積回路装置と
して構成される。
【００１２】図２ないし図４は図１の半導体集積回路装
置の製造方法を工程順に示す図である。なお、各図にお
いて（ａ）は平面図、（ｂ）はそのＢＢ線断面図であ
る。先ず、図２（ａ），（ｂ）のように、半導体基板１
１上に図外の半導体素子を形成し、かつその上に層間絶
縁膜１２及び電源配線１３と信号配線１４を形成した
後、これらの配線を覆うようにパッシベーション膜１５
を形成する。次いで、パッシベーション膜１５上にフォ
トレジスト膜３０を形成し、このフォトレジスト膜３０
をストライプ状に開口する。しかる上で、前記フォトレ
ジスト３０をマクスとしてパッシベーション膜１５を選
択エッチングすることにより、パッシベーション膜１５
にストライプ状の凹溝３１を開口する。
置の製造方法を工程順に示す図である。なお、各図にお
いて（ａ）は平面図、（ｂ）はそのＢＢ線断面図であ
る。先ず、図２（ａ），（ｂ）のように、半導体基板１
１上に図外の半導体素子を形成し、かつその上に層間絶
縁膜１２及び電源配線１３と信号配線１４を形成した
後、これらの配線を覆うようにパッシベーション膜１５
を形成する。次いで、パッシベーション膜１５上にフォ
トレジスト膜３０を形成し、このフォトレジスト膜３０
をストライプ状に開口する。しかる上で、前記フォトレ
ジスト３０をマクスとしてパッシベーション膜１５を選
択エッチングすることにより、パッシベーション膜１５
にストライプ状の凹溝３１を開口する。
【００１３】次いで、図３（ａ），（ｂ）のように、前
記パッシベーション膜１５上に薄くストッパ絶縁膜とし
てのシリコン窒化膜２４を形成し、しかる上で全面にＢ
ＰＳＧ膜３２を塗布して前記凹溝３１を覆う。その後、
前記ＢＰＳＧ膜３２をエッチングバックして表面を平坦
化することで、前記凹溝３１の内部にのみＢＰＳＧ膜３
２を残す。このとき、前記シリコン窒化膜２４は前記パ
ッシベーション膜１５上に残している。
記パッシベーション膜１５上に薄くストッパ絶縁膜とし
てのシリコン窒化膜２４を形成し、しかる上で全面にＢ
ＰＳＧ膜３２を塗布して前記凹溝３１を覆う。その後、
前記ＢＰＳＧ膜３２をエッチングバックして表面を平坦
化することで、前記凹溝３１の内部にのみＢＰＳＧ膜３
２を残す。このとき、前記シリコン窒化膜２４は前記パ
ッシベーション膜１５上に残している。
【００１４】次いで、図４（ａ），（ｂ）のように、図
外のフォトレジストを利用して前記パッシベーション膜
１５の所要箇所にスルーホール２１，２２を開口した
後、アルミニウム膜を蒸着し、かつこれを所要のパター
ンに形成して下部電極１６を形成する。また、これと同
時に前記アルミニウム膜の一部でボンディングパッド２
０を形成する。このとき前記スルーホール２１，２２内
には前記アルミニウムが埋設され、スルーホール２１を
介して下部電極１６は電源配線１４に電気接続される。
さらに、その上にシリコン窒化膜を形成して前記下部電
極１６を覆うパターン形状に選択エッチングして容量絶
縁膜１７を形成し、さらに、その上に上部電極となるア
ルミニウム膜を蒸着し、かつこのアルミニウム膜をパタ
ーン形成することで上部電極１８を形成し、コンデンサ
１９を形成する。このとき、上部電極１８は前記スルー
ホール２２を通して電源配線１４に接続される。
外のフォトレジストを利用して前記パッシベーション膜
１５の所要箇所にスルーホール２１，２２を開口した
後、アルミニウム膜を蒸着し、かつこれを所要のパター
ンに形成して下部電極１６を形成する。また、これと同
時に前記アルミニウム膜の一部でボンディングパッド２
０を形成する。このとき前記スルーホール２１，２２内
には前記アルミニウムが埋設され、スルーホール２１を
介して下部電極１６は電源配線１４に電気接続される。
さらに、その上にシリコン窒化膜を形成して前記下部電
極１６を覆うパターン形状に選択エッチングして容量絶
縁膜１７を形成し、さらに、その上に上部電極となるア
ルミニウム膜を蒸着し、かつこのアルミニウム膜をパタ
ーン形成することで上部電極１８を形成し、コンデンサ
１９を形成する。このとき、上部電極１８は前記スルー
ホール２２を通して電源配線１４に接続される。
【００１５】しかる上で、前記ＢＰＳＧ膜３２を、シリ
コン窒化膜２４に対してエッチング選択比が大きくなる
条件でウェットエッチングする。これにより、前記凹溝
３１内のＢＰＳＧ膜３２がエッチング除去される。この
とき、前記下部電極１６の直下においても、凹溝３１の
両端部を通してエッチング液が凹溝３１内にまで浸入さ
れるため、下部電極１６の直下のＢＰＳＧ膜３２もエッ
チング除去されることになり、その結果、図１に示した
ように、下部電極１６の直下に凹溝３１からなるエアギ
ャップ２３が形成されることになる。その後、最上パッ
シベーション膜２５を堆積させるが、この際には前記下
部電極１６の直下には最上パッシベーション膜２５が堆
積されることはなく、エアギャップ２３は保持される。
コン窒化膜２４に対してエッチング選択比が大きくなる
条件でウェットエッチングする。これにより、前記凹溝
３１内のＢＰＳＧ膜３２がエッチング除去される。この
とき、前記下部電極１６の直下においても、凹溝３１の
両端部を通してエッチング液が凹溝３１内にまで浸入さ
れるため、下部電極１６の直下のＢＰＳＧ膜３２もエッ
チング除去されることになり、その結果、図１に示した
ように、下部電極１６の直下に凹溝３１からなるエアギ
ャップ２３が形成されることになる。その後、最上パッ
シベーション膜２５を堆積させるが、この際には前記下
部電極１６の直下には最上パッシベーション膜２５が堆
積されることはなく、エアギャップ２３は保持される。
【００１６】ここで、前記エアギャップの平面形状は、
前記したストライプ状に限られるものではなく、凹溝３
１内に埋設したＢＰＳＧ膜３２等に対して下部電極１６
の直下にまでエッチング液が浸入可能な構成であれば、
例えば格子状に形成してもよい。また、エアギャップ２
３の面積を可及的に大きなものとするために、凹溝の長
さ方向に沿う複数箇所の幅寸法を拡幅し、この拡幅部に
おいてエアギャップを構成するようにしてもよい。この
拡幅部の形状としては、矩形あるいは円形に形成しても
よい。また、エアギャップをなるべく配線の直上に配置
するように構成すれば、エアギャップ効果をより高める
ことが可能となる。
前記したストライプ状に限られるものではなく、凹溝３
１内に埋設したＢＰＳＧ膜３２等に対して下部電極１６
の直下にまでエッチング液が浸入可能な構成であれば、
例えば格子状に形成してもよい。また、エアギャップ２
３の面積を可及的に大きなものとするために、凹溝の長
さ方向に沿う複数箇所の幅寸法を拡幅し、この拡幅部に
おいてエアギャップを構成するようにしてもよい。この
拡幅部の形状としては、矩形あるいは円形に形成しても
よい。また、エアギャップをなるべく配線の直上に配置
するように構成すれば、エアギャップ効果をより高める
ことが可能となる。
【００１７】また、前記実施形態では、凹溝３１内に埋
設したＢＰＳＧ膜３２をパッシベーション膜１５に対し
て選択的にエッチング除去するために、パッシベーショ
ン膜１５及び凹溝３１の表面にストッパ膜としてシリコ
ン窒化膜２４を形成しているが、凹溝３１内にパッシベ
ーション膜１５とはエッチング選択比の大きな材料を埋
設すれば、前記ストッパ膜２４を省略することも可能で
ある。なお、本発明におけるパッシベーション膜は必ず
しも素子を封止するために設けられる膜に限られるもの
ではなく、いわゆる層間絶縁膜と称される上下の配線あ
るいは導電層間を絶縁膜するための絶縁膜をも含むもの
であることは言うまでもない。
設したＢＰＳＧ膜３２をパッシベーション膜１５に対し
て選択的にエッチング除去するために、パッシベーショ
ン膜１５及び凹溝３１の表面にストッパ膜としてシリコ
ン窒化膜２４を形成しているが、凹溝３１内にパッシベ
ーション膜１５とはエッチング選択比の大きな材料を埋
設すれば、前記ストッパ膜２４を省略することも可能で
ある。なお、本発明におけるパッシベーション膜は必ず
しも素子を封止するために設けられる膜に限られるもの
ではなく、いわゆる層間絶縁膜と称される上下の配線あ
るいは導電層間を絶縁膜するための絶縁膜をも含むもの
であることは言うまでもない。
【００１８】
【発明の効果】以上説明したように本発明は、コンデン
サの下部電極の直下のパッシベーション膜に複数のエア
ギャップを配列した構成の半導体集積回路装置の製造が
可能である。このように製造された半導体集積回路装置
では、下部電極の直下におけるパッシベーション膜は、
エアギャップが形成された領域が空洞に置き換えられる
ため、パッシベーションの実質的な面積が低減されてパ
ッシベーション膜全体としての誘電率が低下される。こ
のため、半導体素子に接続される配線と、その上に形成
されるコンデンサを構成する下部電極との間のパッシベ
ーション膜における全体的な誘電率を低下させ、下部電
極と配線との間の寄生容量を低減することができる。ま
た、その一方で、下部電極はエアギャップ以外の領域に
おいてパッシベーション膜によって支持されるため、機
械的な強度の低下が防止でき、信頼性の高い半導体集積
回路装置が構成できる。
サの下部電極の直下のパッシベーション膜に複数のエア
ギャップを配列した構成の半導体集積回路装置の製造が
可能である。このように製造された半導体集積回路装置
では、下部電極の直下におけるパッシベーション膜は、
エアギャップが形成された領域が空洞に置き換えられる
ため、パッシベーションの実質的な面積が低減されてパ
ッシベーション膜全体としての誘電率が低下される。こ
のため、半導体素子に接続される配線と、その上に形成
されるコンデンサを構成する下部電極との間のパッシベ
ーション膜における全体的な誘電率を低下させ、下部電
極と配線との間の寄生容量を低減することができる。ま
た、その一方で、下部電極はエアギャップ以外の領域に
おいてパッシベーション膜によって支持されるため、機
械的な強度の低下が防止でき、信頼性の高い半導体集積
回路装置が構成できる。
【図１】本発明の半導体集積回路装置の一実施形態の平
面図とそのＡＡ線断面図である。
面図とそのＡＡ線断面図である。
【図２】図１の半導体集積回路装置の製造方法を工程順
に示す平面図とそのＢＢ線断面図のその１である。
に示す平面図とそのＢＢ線断面図のその１である。
【図３】図１の半導体集積回路装置の製造方法を工程順
に示す平面図とそのＢＢ線断面図のその２である。
に示す平面図とそのＢＢ線断面図のその２である。
【図４】図１の半導体集積回路装置の製造方法を工程順
に示す平面図とそのＢＢ線断面図のその３である。
に示す平面図とそのＢＢ線断面図のその３である。
【図５】従来の半導体集積回路装置の断面図である。
１１ 半導体基板 １２ 層間絶縁膜 １３ 信号配線 １４ 電源配線 １５ パッシベーション膜 １６ 下部電極 １７ 容量絶縁膜 １８ 上部電極 １９ コンデンサ ２１，２２ スルーホール ２３ エアギャップ ２４ シリコン窒化膜 ２５ 最上パッシベーション膜 ３１ 凹溝 ３２ ＢＰＳＧ膜
Claims (2)
- 【請求項１】 半導体素子が形成された半導体基板上に
パッシベーション膜が形成され、前記パッシベーション
膜上に下部電極、容量絶縁膜、上部電極が順次積層され
たコンデンサを備える半導体集積回路装置の製造方法で
あって、前記半導体基板上にパッシベーション膜を形成
する工程と、前記パッシベーション膜を選択的にエッチ
ングして所要領域に所要間隔をおいて複数の凹溝を形成
する工程と、前記パッシベーション膜及び凹溝の表面に
ストッパ絶縁膜を形成する工程と、前記凹溝内に前記ス
トッパ絶縁膜とはエッチング選択比のある材料を埋設す
る工程と、前記パッシベーション膜及び前記埋設した材
料の表面上に下部電極、容量絶縁膜、上部電極を形成し
てコンデンサを形成する工程と、前記凹溝内に埋設した
材料を選択的にエッチング除去する工程とを含むことを
特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 半導体素子が形成された半導体基板上に
パッシベーション膜が形成され、前記パッシベーション
膜上に下部電極、容量絶縁膜、上部電極が順次積層され
たコンデンサを備える半導体集積回路装置の製造方法で
あって、前記半導体基板上にパッシベーション膜を形成
する工程と、前記パッシベーション膜を選択的にエッチ
ングして所要領域に所要間隔をおいて複数の凹溝を形成
する工程と、前記凹溝内に前記パッシベーション膜とは
エッチング選択比のある材料を埋設する工程と、前記パ
ッシベーション膜及び前記埋設した材料の表面上に下部
電極、容量絶縁膜、上部電極を形成してコンデンサを形
成する工程と、前記凹溝内に埋設した材料を選択的にエ
ッチング除去する工程とを含むことを特徴とする半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10125473A JP3129284B2 (ja) | 1998-05-08 | 1998-05-08 | 半導集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10125473A JP3129284B2 (ja) | 1998-05-08 | 1998-05-08 | 半導集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330232A JPH11330232A (ja) | 1999-11-30 |
| JP3129284B2 true JP3129284B2 (ja) | 2001-01-29 |
Family
ID=14910968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10125473A Expired - Fee Related JP3129284B2 (ja) | 1998-05-08 | 1998-05-08 | 半導集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3129284B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465339B2 (en) * | 1997-12-19 | 2002-10-15 | Texas Instruments Incorporated | Technique for intralevel capacitive isolation of interconnect paths |
| KR100480641B1 (ko) * | 2002-10-17 | 2005-03-31 | 삼성전자주식회사 | 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법 |
| JP5491077B2 (ja) * | 2009-06-08 | 2014-05-14 | キヤノン株式会社 | 半導体装置、及び半導体装置の製造方法 |
-
1998
- 1998-05-08 JP JP10125473A patent/JP3129284B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11330232A (ja) | 1999-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5736791A (en) | Semiconductor device and bonding pad structure therefor | |
| US9054225B2 (en) | Integrated capacitor having a non-uniform thickness | |
| KR100663001B1 (ko) | 반도체 소자의 캐패시터 구조 및 그 제조 방법 | |
| US6163065A (en) | Energy-absorbing stable guard ring | |
| JP4567126B2 (ja) | 集積デバイスの製造方法および集積デバイス | |
| US8679937B2 (en) | Method for fabricating a capacitor and capacitor structure thereof | |
| KR100390594B1 (ko) | 캐비티 구조물 및 반도체 장치 | |
| US11011548B2 (en) | Electronic device and method of manufacturing the same | |
| JP3129284B2 (ja) | 半導集積回路装置の製造方法 | |
| JPH10199925A (ja) | 半導体装置及びその製造方法 | |
| JP4540983B2 (ja) | 電極構造、薄膜構造体の製造方法 | |
| JP4248355B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100526059B1 (ko) | 반도체 소자 제조 공정에서의 자기-정렬 컨택 형성 방법 | |
| US7495301B2 (en) | Thin film accelerometer | |
| US5492849A (en) | Method of forming a capacitor in a semiconductor device | |
| US7041593B2 (en) | Method for manufacturing thin-film structure | |
| JP2022007851A (ja) | 半導体光素子及びその製造方法 | |
| KR19990078099A (ko) | 반도체장치 및 그 제조방법 | |
| KR20040105790A (ko) | 반도체장치의 제조방법 및 가속도 센서 | |
| US6627936B2 (en) | Semiconductor device and method of producing the same | |
| JPS6265346A (ja) | 半導体装置の製造方法 | |
| JP2767104B2 (ja) | 半導体装置の製造方法 | |
| US6355578B1 (en) | Manufacturing method for a composite device | |
| JP2006253268A (ja) | 半導体装置およびその製造方法 | |
| US8502328B2 (en) | Micro electronic mechanical system structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |