JPS6131502B2 - - Google Patents
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- JPS6131502B2 JPS6131502B2 JP55098741A JP9874180A JPS6131502B2 JP S6131502 B2 JPS6131502 B2 JP S6131502B2 JP 55098741 A JP55098741 A JP 55098741A JP 9874180 A JP9874180 A JP 9874180A JP S6131502 B2 JPS6131502 B2 JP S6131502B2
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- 239000013598 vector Substances 0.000 claims description 248
- 238000000034 method Methods 0.000 claims description 13
- 230000004044 response Effects 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ベクトル演算を高速処理するベクト
ルデータ処理装置に関し、特に、主記憶と演算装
置の間にあつて、プログラム命令で指定されるベ
クトルデータ格納手段（ベクトルレジスタとよば
れる）を有するベクトルデータ処理装置に関す
る。
ルデータ処理装置に関し、特に、主記憶と演算装
置の間にあつて、プログラム命令で指定されるベ
クトルデータ格納手段（ベクトルレジスタとよば
れる）を有するベクトルデータ処理装置に関す
る。
主記憶と演算装置の間だけで多量のベクトルデ
ータを転送し合うと転送オーバヘツドが大きいと
いう問題解決のために、主記憶と演算装置の間に
（物理的には演算装置の近くに）ベクトルレジス
タを設ける技術が知られている（例えば米国特許
第4128880号）。この技術によれば、主記憶から読
出して演算装置へ供給するベクトルデータを保持
することによつて、また、演算装置から出力され
る中間的な演算結果のベクトルデータを保持する
ことによつて、主記憶からの重複したベクトルデ
ータの読出しおよび無駄な書込みを軽減させるこ
とが可能となる。
ータを転送し合うと転送オーバヘツドが大きいと
いう問題解決のために、主記憶と演算装置の間に
（物理的には演算装置の近くに）ベクトルレジス
タを設ける技術が知られている（例えば米国特許
第4128880号）。この技術によれば、主記憶から読
出して演算装置へ供給するベクトルデータを保持
することによつて、また、演算装置から出力され
る中間的な演算結果のベクトルデータを保持する
ことによつて、主記憶からの重複したベクトルデ
ータの読出しおよび無駄な書込みを軽減させるこ
とが可能となる。
このベクトルレジスタは一般的には複数個設置
され、各々のベクトルレジスタはベクトルデータ
の各要素を保持するための複数のアドレス位置を
含んでいる。この従来技術では、たとえば、主記
憶から読出したベクトルデータをベクトルレジス
タへ書込む動作と、そのベクトルデータを演算装
置へ転送する動作と並列して行なうことは、特定
の場合にしか出来なかつた。すなわち、書き込む
べきベクトルデータの先頭の要素を書き込むタイ
ミングから、そのベクトルデータの転送動作を開
始するときのみ書き込み動作と転送動作を同時に
行うことができた。書き込むべきベクトルデータ
の少くとも一つのベクトル要素が一担書き込まれ
た後では、もはや転送動作は並行して実行できず
ベクトルデータの全要素が書き込まれた後でのみ
転送動作を開始できた。転送動作を指示する命令
がいつ解読されるかにより、転送開始をしたいタ
イミングが変わる。したがつて、上記従来技術で
は、書込み動作と転送動作を並列に実行できる場
合は多くない。
され、各々のベクトルレジスタはベクトルデータ
の各要素を保持するための複数のアドレス位置を
含んでいる。この従来技術では、たとえば、主記
憶から読出したベクトルデータをベクトルレジス
タへ書込む動作と、そのベクトルデータを演算装
置へ転送する動作と並列して行なうことは、特定
の場合にしか出来なかつた。すなわち、書き込む
べきベクトルデータの先頭の要素を書き込むタイ
ミングから、そのベクトルデータの転送動作を開
始するときのみ書き込み動作と転送動作を同時に
行うことができた。書き込むべきベクトルデータ
の少くとも一つのベクトル要素が一担書き込まれ
た後では、もはや転送動作は並行して実行できず
ベクトルデータの全要素が書き込まれた後でのみ
転送動作を開始できた。転送動作を指示する命令
がいつ解読されるかにより、転送開始をしたいタ
イミングが変わる。したがつて、上記従来技術で
は、書込み動作と転送動作を並列に実行できる場
合は多くない。
本発明の目的は、このような点に鑑み、ベクト
ルデータの書込み動作の開始タイミングと異なつ
たタイミングでそのベクトルデータの転送動作を
開始でき、かつ上記書き込み動作と並列に転送動
作を行なうのに適したベクトルデータ処理装置を
提供することにある。
ルデータの書込み動作の開始タイミングと異なつ
たタイミングでそのベクトルデータの転送動作を
開始でき、かつ上記書き込み動作と並列に転送動
作を行なうのに適したベクトルデータ処理装置を
提供することにある。
上述の従来技術で先頭の要素の書きタイミング
でのみしかベクトルデータの転送開始がでないの
は、ベクトルレジスタに書き込まれたベクトル要
素を何らかの手段により直接ベクトルレジスタの
出力側に転送する方法を採つているためと考えら
れる。
でのみしかベクトルデータの転送開始がでないの
は、ベクトルレジスタに書き込まれたベクトル要
素を何らかの手段により直接ベクトルレジスタの
出力側に転送する方法を採つているためと考えら
れる。
本発明では、各ベクトルレジスタを互いに独立
に動作可能なように構成し、かつ、各ベクトルレ
ジスタに読出しカウンタと書込みカウンタを設
け、 さらに異なるベクトルレジスタに属するカウン
タ（読出しカウンタ又は書込みカウンタ）を互い
に並行に駆動するだけでなく、同一のベクトルレ
ジスタに属する読出しカウンタと書込みカウンタ
をも並行に駆動可能な制御回路を設けた。
に動作可能なように構成し、かつ、各ベクトルレ
ジスタに読出しカウンタと書込みカウンタを設
け、 さらに異なるベクトルレジスタに属するカウン
タ（読出しカウンタ又は書込みカウンタ）を互い
に並行に駆動するだけでなく、同一のベクトルレ
ジスタに属する読出しカウンタと書込みカウンタ
をも並行に駆動可能な制御回路を設けた。
これにより異なるベクトルレジスタについての
ベクトルデータの書込み又は読出しが並行に行え
るだけでなく、同一のベクトルレジスタについて
もベクトルデータの書込みと読出しを並行に行う
ことができる。また、各ベクトルレジスタが互い
に独立に動作可能であるため各ベクトルレジスタ
の読み出し、書き込みは他のベクトルレジスタの
動作に無関係に開始可能となる。
ベクトルデータの書込み又は読出しが並行に行え
るだけでなく、同一のベクトルレジスタについて
もベクトルデータの書込みと読出しを並行に行う
ことができる。また、各ベクトルレジスタが互い
に独立に動作可能であるため各ベクトルレジスタ
の読み出し、書き込みは他のベクトルレジスタの
動作に無関係に開始可能となる。
第１図に於て、１は主記憶、２，３，１２はア
ドレス・レジスタ、４はインクリメント・レジス
タ、１０，１４，１５は選択器、１１はアドレス
加算器、２０はエレメントカウンタ（EC）、２１
はカウントアツプ（＋１加算）回路（CUP）、２
２はエレメント・レングス・レジスタ（ELR）、
２３は比較器（COMP）、２４はセツト信号
（SET）、２５はリセツト信号（RST）、２６は一
致信号、２７は演算制御回路、３６はリクエスト
信号（REQ）、２００は命令バツフア、２０１は
命令読出し線、２０２は命令終了信号である。１
１６，１２３，１３０，１３７は書込みカウン
タ、１１７，１２２，１２４，１２９，１３１，
１３６，１３８，１４３はカウントアツプ回路、
１１８，１２０，１２５，１２７，１３２，１３
４，１３９，１４１は解読器、１１９，１２６，
１３３，１４０はプログラム命令で指定可能なベ
クトルレジスタ、１２１，１２８，１３５，１４
２は読出しカウンタ、１００，１０２，１０４，
１０６，１０８，１１０，１１２，１１４はリセ
ツト信号、１０１，１０３，１０５，１０７，１
０９，１１１，１１３，１１５はセツト信号、１
４４〜１４６は選択器、１４７は演算器、２０３
は演算指示信号である。ベクトルレジスタ１１
９，１２６，１３３，１４０は、ｌ個のレジスタ
群から構成されｌ個のデータ（ベクトル要素）を
格納できる。以下の説明では、処理すべきベクト
ルデータの要素数（ベクトル長）ｎがｎ≦ｌの場
合について説明するが、ｎ＞ｌの場合では、デー
タをｌ個の処理単位に分割して処理すれば良い。
ドレス・レジスタ、４はインクリメント・レジス
タ、１０，１４，１５は選択器、１１はアドレス
加算器、２０はエレメントカウンタ（EC）、２１
はカウントアツプ（＋１加算）回路（CUP）、２
２はエレメント・レングス・レジスタ（ELR）、
２３は比較器（COMP）、２４はセツト信号
（SET）、２５はリセツト信号（RST）、２６は一
致信号、２７は演算制御回路、３６はリクエスト
信号（REQ）、２００は命令バツフア、２０１は
命令読出し線、２０２は命令終了信号である。１
１６，１２３，１３０，１３７は書込みカウン
タ、１１７，１２２，１２４，１２９，１３１，
１３６，１３８，１４３はカウントアツプ回路、
１１８，１２０，１２５，１２７，１３２，１３
４，１３９，１４１は解読器、１１９，１２６，
１３３，１４０はプログラム命令で指定可能なベ
クトルレジスタ、１２１，１２８，１３５，１４
２は読出しカウンタ、１００，１０２，１０４，
１０６，１０８，１１０，１１２，１１４はリセ
ツト信号、１０１，１０３，１０５，１０７，１
０９，１１１，１１３，１１５はセツト信号、１
４４〜１４６は選択器、１４７は演算器、２０３
は演算指示信号である。ベクトルレジスタ１１
９，１２６，１３３，１４０は、ｌ個のレジスタ
群から構成されｌ個のデータ（ベクトル要素）を
格納できる。以下の説明では、処理すべきベクト
ルデータの要素数（ベクトル長）ｎがｎ≦ｌの場
合について説明するが、ｎ＞ｌの場合では、デー
タをｌ個の処理単位に分割して処理すれば良い。
本実施例では各ベクトルレジスタごとに互いに
並列に動作しうる書込み回路と読み出し回路とが
設けられている。すなわち書込みカウンタ１１
６、カウントアツプ回路１１７、デコーダ１１８
がベクトルレジスタ１１９の書き込み回路であ
り、読み出しカウンタ１２１、カウントアツプ回
路１２２、デコーダ１２０が同じベクトルレジス
タ１１９に対する読み出し回路である。書込みカ
ウンタ１１６はカウントアツプ回路１１７の動作
により、ベクトルレジスタ１１９内の書込みアド
レスを順次デコーダ１１８に出力し、このデコー
ダ１１８により、この書込みアドレス位置にベク
トル要素が書き込まれる。同様に、読み出しカウ
ンタ１２１は、カウントアツプ回路１２２の動作
により、ベクトルレジスタ１１９内の読み出しア
ドレスをデコーダ１２０へ出力し、デコーダ１２
０により、この読み出しアドレス位置よりベクト
ル要素を読み出す。カウントアツプ回路１１７と
１２２は演算制御回路２７から別々に与えられる
セツト信号１０３，１０１に応答して読み出し動
作又は書き込み動作をする。したがつて、書込み
カウンタ１１６と読み出しカウンタ１２１は互い
に独立に動作可能であり、かつ、互いに異なる記
憶位置を同時に指定することができる。以上のこ
とは他のベクトルレジスタ１２６，１３３，１４
０についてもあてはまる。
並列に動作しうる書込み回路と読み出し回路とが
設けられている。すなわち書込みカウンタ１１
６、カウントアツプ回路１１７、デコーダ１１８
がベクトルレジスタ１１９の書き込み回路であ
り、読み出しカウンタ１２１、カウントアツプ回
路１２２、デコーダ１２０が同じベクトルレジス
タ１１９に対する読み出し回路である。書込みカ
ウンタ１１６はカウントアツプ回路１１７の動作
により、ベクトルレジスタ１１９内の書込みアド
レスを順次デコーダ１１８に出力し、このデコー
ダ１１８により、この書込みアドレス位置にベク
トル要素が書き込まれる。同様に、読み出しカウ
ンタ１２１は、カウントアツプ回路１２２の動作
により、ベクトルレジスタ１１９内の読み出しア
ドレスをデコーダ１２０へ出力し、デコーダ１２
０により、この読み出しアドレス位置よりベクト
ル要素を読み出す。カウントアツプ回路１１７と
１２２は演算制御回路２７から別々に与えられる
セツト信号１０３，１０１に応答して読み出し動
作又は書き込み動作をする。したがつて、書込み
カウンタ１１６と読み出しカウンタ１２１は互い
に独立に動作可能であり、かつ、互いに異なる記
憶位置を同時に指定することができる。以上のこ
とは他のベクトルレジスタ１２６，１３３，１４
０についてもあてはまる。
これらのベクトルレジスタ１１９，１２６，１
３３，１４０に対するベクトルデータの読み出
し、書き込みは演算制御回路２７が命令をデコー
ドして、選択的に指令することができる。これら
のベクトルレジスタは主記憶１から読み出された
ベクトルデータ又は演算器１４７から出力される
ベクトルデータを構成する複数のベクトル要素を
順次格納する。また、これらのベクトルレジスタ
一つから読み出されたベクトルデータを構成する
複数のベクトル要素は順次、演算器１４７へ選択
器１４５又は１４６を介してオペランドとして与
えられる。演算器１４７はパイプライン的にこれ
らの入力オペランドに対して、演算制御回路２７
から線２０３を介して指定される演算を実行し、
結果ベクトルをベクトルレジスタ１１９，１２
６，１３３，１４０のいずれかへ線１６０を介し
て与える。このように、ベクトルレジスタを用い
ていろいろの演算をくり返すことができる。ま
た、一つのベクトルレジスタから順次読み出され
たベクトル要素は選択器１４４、線１５５、選択
器１５を介してアドレス加算器１１にも与えるこ
とができ、主記憶１からベクトルデータをフエツ
チするアドレスを連続的に発生するのに用いられ
る。本発明においては、ベクトルレジスタからベ
クトルデータを順次受取り処理するかもしくはベ
クトルレジスタにベクトルデータを順次供給する
ベクトル処理回路を複数個用いる所にも特徴があ
るが、本実施例においては上述の動作説明から明
らかなとおり、演算器１４７、アドレス加算器１
１が本発明にいうベクトル処理回路の一つにそれ
ぞれに相当する。しかし、本発明はこれらのベク
トル処理回路に限定されない。以下に述べる動作
から分かるように、本実施例ではベクトルレジス
タへのベクトルデータの読み出しと書き込みが並
行して行えるところに特徴がある。
３３，１４０に対するベクトルデータの読み出
し、書き込みは演算制御回路２７が命令をデコー
ドして、選択的に指令することができる。これら
のベクトルレジスタは主記憶１から読み出された
ベクトルデータ又は演算器１４７から出力される
ベクトルデータを構成する複数のベクトル要素を
順次格納する。また、これらのベクトルレジスタ
一つから読み出されたベクトルデータを構成する
複数のベクトル要素は順次、演算器１４７へ選択
器１４５又は１４６を介してオペランドとして与
えられる。演算器１４７はパイプライン的にこれ
らの入力オペランドに対して、演算制御回路２７
から線２０３を介して指定される演算を実行し、
結果ベクトルをベクトルレジスタ１１９，１２
６，１３３，１４０のいずれかへ線１６０を介し
て与える。このように、ベクトルレジスタを用い
ていろいろの演算をくり返すことができる。ま
た、一つのベクトルレジスタから順次読み出され
たベクトル要素は選択器１４４、線１５５、選択
器１５を介してアドレス加算器１１にも与えるこ
とができ、主記憶１からベクトルデータをフエツ
チするアドレスを連続的に発生するのに用いられ
る。本発明においては、ベクトルレジスタからベ
クトルデータを順次受取り処理するかもしくはベ
クトルレジスタにベクトルデータを順次供給する
ベクトル処理回路を複数個用いる所にも特徴があ
るが、本実施例においては上述の動作説明から明
らかなとおり、演算器１４７、アドレス加算器１
１が本発明にいうベクトル処理回路の一つにそれ
ぞれに相当する。しかし、本発明はこれらのベク
トル処理回路に限定されない。以下に述べる動作
から分かるように、本実施例ではベクトルレジス
タへのベクトルデータの読み出しと書き込みが並
行して行えるところに特徴がある。
したがつて、本発明にいうベクトル処理回路
は、演算器１４７のごとく、ベクトルレジスタか
らベクトルデータを受け取り処理し、かつ、ベク
トルレジスタにベクトルデータを供給するもので
もよく、また、加算器１１のごとく単にベクトル
データをベクトルレジスタから受取り処理するも
のでもよい。要するに、ベクトルレジスタから読
み出されたベクトルデータを順次受取り処理する
ことと、ベクトルデータをベクトルデータに順次
供給することとの少くとも一方を行う回路であれ
ばよい。
は、演算器１４７のごとく、ベクトルレジスタか
らベクトルデータを受け取り処理し、かつ、ベク
トルレジスタにベクトルデータを供給するもので
もよく、また、加算器１１のごとく単にベクトル
データをベクトルレジスタから受取り処理するも
のでもよい。要するに、ベクトルレジスタから読
み出されたベクトルデータを順次受取り処理する
ことと、ベクトルデータをベクトルデータに順次
供給することとの少くとも一方を行う回路であれ
ばよい。
以下では、ベクトルデータＤ（ｉ）の内、間接
アドレスＡとＢの和Ａ（１〜ｎ）＋Ｂ（１〜ｎ）
で指定されるアドレスを有する要素のみを主記憶
１から読出す場合の本実施例の動作を第２図を参
照して説明する。
アドレスＡとＢの和Ａ（１〜ｎ）＋Ｂ（１〜ｎ）
で指定されるアドレスを有する要素のみを主記憶
１から読出す場合の本実施例の動作を第２図を参
照して説明する。
ここで間接アドレスベクトルＡ（１〜ｎ）の各
要素Ａ（ｉ）は、あるベクトルＤ（１〜ｍ）の先
頭要素Ｄ(1)からある要素Ｄ（ｉ）までのアドレス
差を示す。したがつて、ベクトルＡ（１〜ｎ）に
よりベクトルＤ（１〜ｍ）の内の選ばれた一部の
ベクトル要素を選択的に指定することができる。
このアドレス差が間接アドレスと呼ばれる。この
ベクトルＡは主記憶１上にそれぞれ一定の間隔で
規則正しく記憶されている。ベクトルＢ，Ｄにつ
いて同様である。これらの一定間隔をインクリメ
ント値と呼ぶ。
要素Ａ（ｉ）は、あるベクトルＤ（１〜ｍ）の先
頭要素Ｄ(1)からある要素Ｄ（ｉ）までのアドレス
差を示す。したがつて、ベクトルＡ（１〜ｎ）に
よりベクトルＤ（１〜ｍ）の内の選ばれた一部の
ベクトル要素を選択的に指定することができる。
このアドレス差が間接アドレスと呼ばれる。この
ベクトルＡは主記憶１上にそれぞれ一定の間隔で
規則正しく記憶されている。ベクトルＢ，Ｄにつ
いて同様である。これらの一定間隔をインクリメ
ント値と呼ぶ。
(1) Ａ（１〜ｎ）の読出し
最初、エレメント数ｎをエレメント・レング
ス・レジスタ２２に、インクリメント値をイン
クリメント・レジスタ４に、先頭の要素Ａ１の
アドレスを選択器１０を介してアドレス・レジ
スタ２にセツトする。
ス・レジスタ２２に、インクリメント値をイン
クリメント・レジスタ４に、先頭の要素Ａ１の
アドレスを選択器１０を介してアドレス・レジ
スタ２にセツトする。
次に、演算制御回路２７は、命令バツフア２
００より命令読出し線２０１を介して、Ａ（１
〜ｎ）を主記憶１から読出して、ベクトルレジ
スタ１１９に格納する命令を取込む。演算制御
回路２７は上記命令を解読して演算に必要な制
御を次のように行なう。まず、リセツト信号２
５，１０２を送出して、それぞれエレメントカ
ウンタ２０、書込みカウンタ１１６をゼロクリ
アする。引続いて、セツト信号２４を送出し
て、エレメントカウント２０の値をカウントア
ツプ回路２１でプラス１する。このとき、カウ
ントアツプ回路２１の出力は、比較器２３に入
力され、エレメント・レングス・レジスタ２２
の値と比較される。この比較演算結果、両者の
値が同じであれば、一致信号２６として演算制
御回路２７に送出され、終了の判定に使用され
る。上記セツト信号２４は一致信号２６が検出
されるまでｎサイクルの間、各サイクル送出さ
れ、このセツト信号２４と同期して、リクエス
ト信号３６が主記憶１に送出される。第２図の
タイムチヤートは、Ａ１の読出しリクエスト、
即ち最初のリクエスト信号３６が送出される時
点以降の時間関係を示している。第２図に示す
ように、リクエスト信号３６はエレメント１か
らｎまで順に毎サイクル送出される。これと同
期して読出しアドレスは順次次のように演算制
御回路２７の制御のもとで生成する。最初のエ
レメントＡ１のアドレスは、アドレス・レジス
タ２の値とデータ“０”を、それぞれ、選択器
１４，１５を介してアドレス加算器１１に入力
し、両者の値を加算（実質的にはアドレス・レ
ジスタ２の値そのもの）することにより生成さ
れ、加算結果はアドレス・レジスタ１２を介し
て主記憶１に送出される。このとき、また加算
結果を選択器１０を介してアドレス・レジスタ
２にセツトして、次のエレメントＡ２のアドレ
スを生成するのに使用する。２番目のエレメン
トＡ２のアドレスは、１番目のエレメントのア
ドレス計算でセツトしたアドレス・レジスタ２
の値とインクリメント・レジスタ４の値を、そ
れぞれ、選択器１４，１５を介してアドレス加
算器１１に入力し、両者の値を加算して生成さ
れ、加算結果はアドレス・レジスタ１２を介し
て主記憶１に送出されると同時に、選択器１０
を介してアドレス・レジスタ２にセツトし、第
３番目のエレメントＡ２のアドレスを生成する
際に使用する。以下同様の操作により順次アド
レスを生成し、リクエスト信号３６と同期して
毎サイクル主記憶に送出するようにパイプライ
ン制御される。
００より命令読出し線２０１を介して、Ａ（１
〜ｎ）を主記憶１から読出して、ベクトルレジ
スタ１１９に格納する命令を取込む。演算制御
回路２７は上記命令を解読して演算に必要な制
御を次のように行なう。まず、リセツト信号２
５，１０２を送出して、それぞれエレメントカ
ウンタ２０、書込みカウンタ１１６をゼロクリ
アする。引続いて、セツト信号２４を送出し
て、エレメントカウント２０の値をカウントア
ツプ回路２１でプラス１する。このとき、カウ
ントアツプ回路２１の出力は、比較器２３に入
力され、エレメント・レングス・レジスタ２２
の値と比較される。この比較演算結果、両者の
値が同じであれば、一致信号２６として演算制
御回路２７に送出され、終了の判定に使用され
る。上記セツト信号２４は一致信号２６が検出
されるまでｎサイクルの間、各サイクル送出さ
れ、このセツト信号２４と同期して、リクエス
ト信号３６が主記憶１に送出される。第２図の
タイムチヤートは、Ａ１の読出しリクエスト、
即ち最初のリクエスト信号３６が送出される時
点以降の時間関係を示している。第２図に示す
ように、リクエスト信号３６はエレメント１か
らｎまで順に毎サイクル送出される。これと同
期して読出しアドレスは順次次のように演算制
御回路２７の制御のもとで生成する。最初のエ
レメントＡ１のアドレスは、アドレス・レジス
タ２の値とデータ“０”を、それぞれ、選択器
１４，１５を介してアドレス加算器１１に入力
し、両者の値を加算（実質的にはアドレス・レ
ジスタ２の値そのもの）することにより生成さ
れ、加算結果はアドレス・レジスタ１２を介し
て主記憶１に送出される。このとき、また加算
結果を選択器１０を介してアドレス・レジスタ
２にセツトして、次のエレメントＡ２のアドレ
スを生成するのに使用する。２番目のエレメン
トＡ２のアドレスは、１番目のエレメントのア
ドレス計算でセツトしたアドレス・レジスタ２
の値とインクリメント・レジスタ４の値を、そ
れぞれ、選択器１４，１５を介してアドレス加
算器１１に入力し、両者の値を加算して生成さ
れ、加算結果はアドレス・レジスタ１２を介し
て主記憶１に送出されると同時に、選択器１０
を介してアドレス・レジスタ２にセツトし、第
３番目のエレメントＡ２のアドレスを生成する
際に使用する。以下同様の操作により順次アド
レスを生成し、リクエスト信号３６と同期して
毎サイクル主記憶に送出するようにパイプライ
ン制御される。
引続いて、リクエスト信号３６を４サイクル
デイレイさせて、間接ベクトルＡ（１〜ｎ）を
格納すべきベクトルレジスタ１１９に対する書
込みタイミングを示すセツト信号１０３を送出
する。セツト信号１０３が送出されると、書込
みカウンタ（WC）１１６の値をカウントアツ
プ回路１１７に入力して、プラス１し、その結
果をカウンタ１１６にストアする。このとき同
時に、カウントアツプ前の書込みカウンタ１１
６の値を解読器３９で解読し、解読結果により
指定されるベクトルレジスタ１１９のレジスタ
番号に、主記憶１から読出した間接アドレス・
ベクトルＡ（１〜ｎ）を格納する。なお、主記
憶１からの読出しデータは、リクエスト信号３
６の送出後、４サイクルでベクトルレジスタ１
１９に到達すると仮定している。第２図に示す
ように、ベクトルレジスタ１１９への間隔ベク
トルＡ（１〜ｎ）の書込みは、最初のセツト信
号１０３が送出されてから、即ち、最初のリク
エスト信号３６が送出されてから、４サイクル
後に開始され、ｎサイクルの間、毎回行なわれ
る。
デイレイさせて、間接ベクトルＡ（１〜ｎ）を
格納すべきベクトルレジスタ１１９に対する書
込みタイミングを示すセツト信号１０３を送出
する。セツト信号１０３が送出されると、書込
みカウンタ（WC）１１６の値をカウントアツ
プ回路１１７に入力して、プラス１し、その結
果をカウンタ１１６にストアする。このとき同
時に、カウントアツプ前の書込みカウンタ１１
６の値を解読器３９で解読し、解読結果により
指定されるベクトルレジスタ１１９のレジスタ
番号に、主記憶１から読出した間接アドレス・
ベクトルＡ（１〜ｎ）を格納する。なお、主記
憶１からの読出しデータは、リクエスト信号３
６の送出後、４サイクルでベクトルレジスタ１
１９に到達すると仮定している。第２図に示す
ように、ベクトルレジスタ１１９への間隔ベク
トルＡ（１〜ｎ）の書込みは、最初のセツト信
号１０３が送出されてから、即ち、最初のリク
エスト信号３６が送出されてから、４サイクル
後に開始され、ｎサイクルの間、毎回行なわれ
る。
(2) Ｂ（１〜ｎ）の読出し
上記処理の終了後、演算制御回路２７が命令
バツフア２００に命令終了信号２０２を送出す
る。続いて、間接ベクトルＢのインクリメント
値をインクリメント・レジスタ４に、先頭アド
レスをアドレス・レジスタ２にセツトする。次
に、演算制御回路２７は、命令バツフア２００
より次に処理すべき命令、即ち、Ｂ（１〜ｎ）
を主記憶１から読出して、ベクトルレジスタ１
２６に格納する命令を線２０１を介して取込ん
で、処理に必要な制御を行なう。まず、リセツ
ト信号２５，１０６を送出して、それぞれエレ
メントカウント２０、書込みカウンタ１２３を
ゼロクリアする。引続いて、セツト信号２４、
リクエスト信号３６（セツト信号２４と同
期）、間接ベクトルＢを格納すべきベクトルレ
ジスタ１２６に対するセツト信号１０７（リク
エスト信号３６の４サイクルのデイレイ）を送
出する。リクエスト信号３６に同期した読出し
アドレスの生成方法は、間接ベクトルＡ（１〜
ｎ）を読出す場合と同様である。セツト信号１
０７と同期して、主記憶１から読出されるＢ
（１〜ｎ）を順次、主記憶１にデータ線１５０
を介して接続されたベクトルレジスタ１２６に
格納するが、この場合の制御は、書込みカウン
タ１２３、カウントアツプ回路１２４、解読器
１２５を続いて、間接ベクトルＡの場合と同様
に行なわれる。第２図に示すように、リクエス
ト信号３６は、Ａ（ｎ）をベクトルレジスタ１
１９に格納後、４サイクル目から送出が開始さ
れ、ｎ回毎サイクル送出される。また、ベクト
ルレジスタ１２６へのＢ（１〜ｎ）の格納は、
リクエスト信号３６より４サイクル遅れて順次
行なわれる。
バツフア２００に命令終了信号２０２を送出す
る。続いて、間接ベクトルＢのインクリメント
値をインクリメント・レジスタ４に、先頭アド
レスをアドレス・レジスタ２にセツトする。次
に、演算制御回路２７は、命令バツフア２００
より次に処理すべき命令、即ち、Ｂ（１〜ｎ）
を主記憶１から読出して、ベクトルレジスタ１
２６に格納する命令を線２０１を介して取込ん
で、処理に必要な制御を行なう。まず、リセツ
ト信号２５，１０６を送出して、それぞれエレ
メントカウント２０、書込みカウンタ１２３を
ゼロクリアする。引続いて、セツト信号２４、
リクエスト信号３６（セツト信号２４と同
期）、間接ベクトルＢを格納すべきベクトルレ
ジスタ１２６に対するセツト信号１０７（リク
エスト信号３６の４サイクルのデイレイ）を送
出する。リクエスト信号３６に同期した読出し
アドレスの生成方法は、間接ベクトルＡ（１〜
ｎ）を読出す場合と同様である。セツト信号１
０７と同期して、主記憶１から読出されるＢ
（１〜ｎ）を順次、主記憶１にデータ線１５０
を介して接続されたベクトルレジスタ１２６に
格納するが、この場合の制御は、書込みカウン
タ１２３、カウントアツプ回路１２４、解読器
１２５を続いて、間接ベクトルＡの場合と同様
に行なわれる。第２図に示すように、リクエス
ト信号３６は、Ａ（ｎ）をベクトルレジスタ１
１９に格納後、４サイクル目から送出が開始さ
れ、ｎ回毎サイクル送出される。また、ベクト
ルレジスタ１２６へのＢ（１〜ｎ）の格納は、
リクエスト信号３６より４サイクル遅れて順次
行なわれる。
(3) Ａ（１〜ｎ）＋Ｂ（１〜ｎ）の演算とＤ（Ａ
（１〜ｎ）＋Ｂ（１〜ｎ））の読出し (2)の処理終了後、演算制御回路２７が命令バ
ツフア２００に命令終了信号２０２を送出す
る。続いて、Ｄ（１〜ｍ）の先頭アドレス、即
ち要素Ｄ１のアドレスをアドレス・レジスタ３
にセツトする。
（１〜ｎ）＋Ｂ（１〜ｎ））の読出し (2)の処理終了後、演算制御回路２７が命令バ
ツフア２００に命令終了信号２０２を送出す
る。続いて、Ｄ（１〜ｍ）の先頭アドレス、即
ち要素Ｄ１のアドレスをアドレス・レジスタ３
にセツトする。
次に、演算制御回路２７は、命令バツフア２
００より命令読出し線２０１を介して、Ａ（１
〜ｎ）とＢ（１〜ｎ）を、それぞれ、ベクトル
レジスタ１１９と１２６から読出して演算器１
４７で加算し、加算結果をベクトルレジスタ１
３３に格納する命令と、ベクトルレジスタ１３
３に格納されるＡ（１〜ｎ）＋Ｂ（１〜ｎ）を
間接アドレスとし、Ｄ（Ａ（１〜ｎ）＋Ｂ（１
〜ｎ））を主記憶１から読出してベクトルレジ
スタ１４０に格納する命令を取込んで、処理に
必要な制御を行なう。まず、リセツト信号２
５，１００，１０４，１１０，１０８，１１４
を送出して、それぞれ、エレメントカウンタ２
０、読出しカウンタ１２１、読出しカウンタ１
２８、書込みカウンタ１３０、読出しカウンタ
１３５、書込みカウンタ１３７をゼロクリアす
る。引続いて、セツト信号２４を送出して、エ
レメントカウント２０の値をカウントアツプ回
路２１でプラス１する。このとき、カウントア
ツプ回路２１の出力は比較器２３に入力され、
エレメント・レングス・レジスタ２２の値と比
較され、前述のごとく終了の判定に使用され
る。セツト信号２４は一致信号２６が検出され
るまでｎ回毎サイクル送出されるが、この信号
と同期してベクトルレジスタ１１９，１２６に
対するセツト信号１０１、セツト信号１０５が
演算制御回路２７から送出される。また、セツ
ト信号１０１の１サイクルのデイレイである演
算指示信号２０３、２サイクルのデイレイであ
るセツト信号１１１が送出される。セツト信号
１０１が送出されるとベクトルレジスタ１１９
に格納されているＡ（１〜ｎ）の値を読出し、
線１５１と選択器１４５を介して演算器１４７
に、セツト信号１０５が送出されるとベクトル
レジスタ１２６に格納されているＢ（１〜ｎ）
の値を読出し、線１５２と選択器１４６を介し
て演算器１４７に入力される。なお、Ａ（１〜
ｎ）をベクトルレジスタ１１９から読出す場
合、読出しカウンタ１２１、カウントアツプ回
路１２２、解読器１２０を用いて制御し、ま
た、Ｂ（１〜ｎ）をベクトルレジスタ１２６か
ら読出す場合、読出しカウンタ１２８、カウン
トアツプ回路１２９、解読器１２７を用いて制
御する。ベクトルレジスタ１１９，１２６から
読出されたベクトルデータＡ（１〜ｎ）、Ｂ
（１〜ｎ）は、演算器１４７に入力され、加算
を指示する演算指示信号２０３に基づいて１サ
イクルで加算され、演算結果Ａ（１〜ｎ）＋Ｂ
（１〜ｎ）は演算後１サイクルで線１６０を介
してベクトルレジスタ１３３に格納される。演
算結果の格納は、セツト信号１１１と同期して
行なわれ、このとき、書込みカウンタ１３０、
カウントアツプ回路１３１、解読器１３２によ
り制御される。ベクトルレジスタ１１９と１２
６から、それぞれ、最初のエレメントＡ１，Ｂ
１を読出す時点は、第２図に示すように前回の
処理に於て、Ｂ（ｎ）を主記憶１から読出して
ベクトルレジスタ１２６に格納後、４サイクル
目であり、以後ｎ回毎サイクル順次読出され
る。また、演算器１４７での演算は読出しから
１サイクル後、演算結果のベクトルレジスタ１
４０への格納は読出しから２サイクル後であ
る。
００より命令読出し線２０１を介して、Ａ（１
〜ｎ）とＢ（１〜ｎ）を、それぞれ、ベクトル
レジスタ１１９と１２６から読出して演算器１
４７で加算し、加算結果をベクトルレジスタ１
３３に格納する命令と、ベクトルレジスタ１３
３に格納されるＡ（１〜ｎ）＋Ｂ（１〜ｎ）を
間接アドレスとし、Ｄ（Ａ（１〜ｎ）＋Ｂ（１
〜ｎ））を主記憶１から読出してベクトルレジ
スタ１４０に格納する命令を取込んで、処理に
必要な制御を行なう。まず、リセツト信号２
５，１００，１０４，１１０，１０８，１１４
を送出して、それぞれ、エレメントカウンタ２
０、読出しカウンタ１２１、読出しカウンタ１
２８、書込みカウンタ１３０、読出しカウンタ
１３５、書込みカウンタ１３７をゼロクリアす
る。引続いて、セツト信号２４を送出して、エ
レメントカウント２０の値をカウントアツプ回
路２１でプラス１する。このとき、カウントア
ツプ回路２１の出力は比較器２３に入力され、
エレメント・レングス・レジスタ２２の値と比
較され、前述のごとく終了の判定に使用され
る。セツト信号２４は一致信号２６が検出され
るまでｎ回毎サイクル送出されるが、この信号
と同期してベクトルレジスタ１１９，１２６に
対するセツト信号１０１、セツト信号１０５が
演算制御回路２７から送出される。また、セツ
ト信号１０１の１サイクルのデイレイである演
算指示信号２０３、２サイクルのデイレイであ
るセツト信号１１１が送出される。セツト信号
１０１が送出されるとベクトルレジスタ１１９
に格納されているＡ（１〜ｎ）の値を読出し、
線１５１と選択器１４５を介して演算器１４７
に、セツト信号１０５が送出されるとベクトル
レジスタ１２６に格納されているＢ（１〜ｎ）
の値を読出し、線１５２と選択器１４６を介し
て演算器１４７に入力される。なお、Ａ（１〜
ｎ）をベクトルレジスタ１１９から読出す場
合、読出しカウンタ１２１、カウントアツプ回
路１２２、解読器１２０を用いて制御し、ま
た、Ｂ（１〜ｎ）をベクトルレジスタ１２６か
ら読出す場合、読出しカウンタ１２８、カウン
トアツプ回路１２９、解読器１２７を用いて制
御する。ベクトルレジスタ１１９，１２６から
読出されたベクトルデータＡ（１〜ｎ）、Ｂ
（１〜ｎ）は、演算器１４７に入力され、加算
を指示する演算指示信号２０３に基づいて１サ
イクルで加算され、演算結果Ａ（１〜ｎ）＋Ｂ
（１〜ｎ）は演算後１サイクルで線１６０を介
してベクトルレジスタ１３３に格納される。演
算結果の格納は、セツト信号１１１と同期して
行なわれ、このとき、書込みカウンタ１３０、
カウントアツプ回路１３１、解読器１３２によ
り制御される。ベクトルレジスタ１１９と１２
６から、それぞれ、最初のエレメントＡ１，Ｂ
１を読出す時点は、第２図に示すように前回の
処理に於て、Ｂ（ｎ）を主記憶１から読出して
ベクトルレジスタ１２６に格納後、４サイクル
目であり、以後ｎ回毎サイクル順次読出され
る。また、演算器１４７での演算は読出しから
１サイクル後、演算結果のベクトルレジスタ１
４０への格納は読出しから２サイクル後であ
る。
引続いて、セツト信号１０１の３サイクルの
デイレイであるセツト信号１０９、およびリク
エスト信号３６が、また、セツト信号１０１の
７サイクルのデイレイであるセツト信号１１５
が演算制御回路２７から送出される。セツト信
号１０９が送出されるとベクトルレジスタ１３
３からベクトルデータＡ（１〜ｎ）＋Ｂ（１〜
ｎ）が読出され、線１５３、選択器１４４、線
１５５、選択器１５を介してアドレス加算器１
１に転送される。アドレス加算器の他方の入力
には、アドレス・レジスタ３の値が入力され、
これら２入力が加算され、Ｄ（Ａ（１〜ｎ）＋
Ｂ（１〜ｎ））の読出しアドレスとして、アド
レス・レジスタ１２を介して主記憶１に転送さ
れる。このアドレス転送と同期して、前述のリ
クエスト信号３６が演算制御回路２７から主記
憶１に送出される。なお、ベクトルレジスタ１
３３の読出しは、読出しカウンタ１３５、カウ
ントアツプ回路１３６、解読器１３４により制
御される。また、主記憶１からの読出しベクト
ルデータＤ（（１〜ｎ）＋Ｂ（１〜ｎ））は、リ
クエスト信号３６の送出後、４サイクルで線１
５０を介してベクトルレジスタ１４０に到達
し、格納される。この格納は、セツト信号１１
５と同期し、書込みカウンタ１３７、カウント
アツプ回路１３８、解読器１３９により制御さ
れる。第２図に示すように、ベクトルレジスタ
１３３からの間接ベクトルデータＡ（１〜ｎ）
＋Ｂ（１〜ｎ）の読出しと主記憶１に対するベ
クトルデータＤ（Ａ（１〜ｎ）＋Ｂ（１〜ｎ））
の読出しリクエストは、演算器１４７から出力
される間接ベクトルデータ（A1＋B1）をベク
トルレジスタ１３３に格納する１サイクル後か
ら送出が開始され、以後、順次ｎ回毎サイクル
送出される。したがつて、ベクトルレジスタ１
３３では、間接ベクトルデータを新たに書き込
みつつ、すでに書き込まれたベクトル要素をこ
の新たな書き込みと並行して（書込まれたベク
トル要素を１サイクル遅れて）読み出している
ので、間接ベクトルデータのすべての要素の書
き込みが完了するまで待つ必要なく、処理の高
速化が図れる。なお、主記憶１からの読出しデ
ータＤ（Ａ（１〜ｎ）＋Ｂ（１〜ｎ））は、読出
しリクエスト、即ちリクエスト信号３６の送出
から４サイクル遅れてベクトルレジスタ１４０
に格納される。最後のエレメントＤ（Ａ（ｎ）
＋Ｂ（ｎ））がベクトルレジスタ１４０に格納
された後、演算制御回路２７が命令バツフア２
００に命令終了信号２０２を送出して処理を完
了する。なお、例えば、ベクトルレジスタ１４
０に格納したベクトルデータＤ（Ａ（１〜ｎ）
＋Ｂ（１〜ｎ））を順次演算器１４７に転送す
るような場合には、読出しカウンタ１４２（こ
れは、前述の如く、リセツト信号１１２により
ゼロクリアされてから使用される。）、カウント
アツプ回路１４３、解読器１４１により制御さ
れ、セツト信号１１３と同期して読出されるこ
とになる。主記憶１からの読出しベクトルデー
タは、リクエスト信号３６が送出されてから４
サイクル後にベクトルレジスタに格納されると
仮定したが、本発明はこの場合に限るものでは
ない。
デイレイであるセツト信号１０９、およびリク
エスト信号３６が、また、セツト信号１０１の
７サイクルのデイレイであるセツト信号１１５
が演算制御回路２７から送出される。セツト信
号１０９が送出されるとベクトルレジスタ１３
３からベクトルデータＡ（１〜ｎ）＋Ｂ（１〜
ｎ）が読出され、線１５３、選択器１４４、線
１５５、選択器１５を介してアドレス加算器１
１に転送される。アドレス加算器の他方の入力
には、アドレス・レジスタ３の値が入力され、
これら２入力が加算され、Ｄ（Ａ（１〜ｎ）＋
Ｂ（１〜ｎ））の読出しアドレスとして、アド
レス・レジスタ１２を介して主記憶１に転送さ
れる。このアドレス転送と同期して、前述のリ
クエスト信号３６が演算制御回路２７から主記
憶１に送出される。なお、ベクトルレジスタ１
３３の読出しは、読出しカウンタ１３５、カウ
ントアツプ回路１３６、解読器１３４により制
御される。また、主記憶１からの読出しベクト
ルデータＤ（（１〜ｎ）＋Ｂ（１〜ｎ））は、リ
クエスト信号３６の送出後、４サイクルで線１
５０を介してベクトルレジスタ１４０に到達
し、格納される。この格納は、セツト信号１１
５と同期し、書込みカウンタ１３７、カウント
アツプ回路１３８、解読器１３９により制御さ
れる。第２図に示すように、ベクトルレジスタ
１３３からの間接ベクトルデータＡ（１〜ｎ）
＋Ｂ（１〜ｎ）の読出しと主記憶１に対するベ
クトルデータＤ（Ａ（１〜ｎ）＋Ｂ（１〜ｎ））
の読出しリクエストは、演算器１４７から出力
される間接ベクトルデータ（A1＋B1）をベク
トルレジスタ１３３に格納する１サイクル後か
ら送出が開始され、以後、順次ｎ回毎サイクル
送出される。したがつて、ベクトルレジスタ１
３３では、間接ベクトルデータを新たに書き込
みつつ、すでに書き込まれたベクトル要素をこ
の新たな書き込みと並行して（書込まれたベク
トル要素を１サイクル遅れて）読み出している
ので、間接ベクトルデータのすべての要素の書
き込みが完了するまで待つ必要なく、処理の高
速化が図れる。なお、主記憶１からの読出しデ
ータＤ（Ａ（１〜ｎ）＋Ｂ（１〜ｎ））は、読出
しリクエスト、即ちリクエスト信号３６の送出
から４サイクル遅れてベクトルレジスタ１４０
に格納される。最後のエレメントＤ（Ａ（ｎ）
＋Ｂ（ｎ））がベクトルレジスタ１４０に格納
された後、演算制御回路２７が命令バツフア２
００に命令終了信号２０２を送出して処理を完
了する。なお、例えば、ベクトルレジスタ１４
０に格納したベクトルデータＤ（Ａ（１〜ｎ）
＋Ｂ（１〜ｎ））を順次演算器１４７に転送す
るような場合には、読出しカウンタ１４２（こ
れは、前述の如く、リセツト信号１１２により
ゼロクリアされてから使用される。）、カウント
アツプ回路１４３、解読器１４１により制御さ
れ、セツト信号１１３と同期して読出されるこ
とになる。主記憶１からの読出しベクトルデー
タは、リクエスト信号３６が送出されてから４
サイクル後にベクトルレジスタに格納されると
仮定したが、本発明はこの場合に限るものでは
ない。
以上の実施例から明らかなように、ベクトル
レジスタ１３３では、間接ベクトルデータＡ
（１〜ｎ）＋Ｂ（１〜ｎ）の各要素を順次書き込
みつつ、すでに書き込まれた要素を、その要素
の書き込みより１サイクル遅れて読み出してい
る。したがつて、ベクトルレジスタ１３３では
ベクトル要素の書き込み開始後に、新たなベク
トル要素の書き込みと並行して、その書き込み
位置と異なる記憶位置からすでに書き込まれて
いるベクトル要素を読み出している。この結
果、レジスタ１３３に対して書き込まれつつあ
るデータのすべてのベクトル要素の書き込み終
了を待たないで、上記書き込みと並行して読み
出し可能となる。このことは、ベクトルレジス
タ１３３に対する書込み回路と読み出し回路が
互いに異なる記憶位置に対して同時にアクセス
することができることにより実現されている。
したがつて、上記の並列動作は、ベクトルレジ
スタ１３３に限らず、他のベクトルレジスタに
ついても実現しうる。また上記実施例では、ベ
クトルレジスタ１３３に対する書き込み開始タ
イミングと読み出し開始タイミングは１サイク
ルずれている例を示した。しかし、このずれ
は、ベクトルレジスタ１３３に対する書き込み
回路と読出し回路が互いに並列に動作できるも
のである以上、本実施例は上記特定のずれのみ
の動作に限定されるものでない。
レジスタ１３３では、間接ベクトルデータＡ
（１〜ｎ）＋Ｂ（１〜ｎ）の各要素を順次書き込
みつつ、すでに書き込まれた要素を、その要素
の書き込みより１サイクル遅れて読み出してい
る。したがつて、ベクトルレジスタ１３３では
ベクトル要素の書き込み開始後に、新たなベク
トル要素の書き込みと並行して、その書き込み
位置と異なる記憶位置からすでに書き込まれて
いるベクトル要素を読み出している。この結
果、レジスタ１３３に対して書き込まれつつあ
るデータのすべてのベクトル要素の書き込み終
了を待たないで、上記書き込みと並行して読み
出し可能となる。このことは、ベクトルレジス
タ１３３に対する書込み回路と読み出し回路が
互いに異なる記憶位置に対して同時にアクセス
することができることにより実現されている。
したがつて、上記の並列動作は、ベクトルレジ
スタ１３３に限らず、他のベクトルレジスタに
ついても実現しうる。また上記実施例では、ベ
クトルレジスタ１３３に対する書き込み開始タ
イミングと読み出し開始タイミングは１サイク
ルずれている例を示した。しかし、このずれ
は、ベクトルレジスタ１３３に対する書き込み
回路と読出し回路が互いに並列に動作できるも
のである以上、本実施例は上記特定のずれのみ
の動作に限定されるものでない。
以上述べたように、本発明によれば、ベクトル
レジスタの異なつたアドレス位置へのベクトルデ
ータの書込み動作と読出して動作を並行して行な
えるので、ベクトルデータへのアクセス処理時間
を短縮することができる。特に、あるベクトルレ
ジスタに対してすでにベクトルデータの書き込み
が開始されている状態でも、残りのベクトル要素
の書き込みと並行して先に書き込みずみのベクト
ル要素を順に読み出すことができ、すべてのベク
トル要素の書き込み終了を待たなくてよく、読み
出し開始を早めることができる。しかも、各ベク
トルレジスタは互いに独立に動作可能であるた
め、各ベクトルレジスタの書き込み又は読み出し
は他のベクトルレジスタの動作と無関係に開始で
きる。
レジスタの異なつたアドレス位置へのベクトルデ
ータの書込み動作と読出して動作を並行して行な
えるので、ベクトルデータへのアクセス処理時間
を短縮することができる。特に、あるベクトルレ
ジスタに対してすでにベクトルデータの書き込み
が開始されている状態でも、残りのベクトル要素
の書き込みと並行して先に書き込みずみのベクト
ル要素を順に読み出すことができ、すべてのベク
トル要素の書き込み終了を待たなくてよく、読み
出し開始を早めることができる。しかも、各ベク
トルレジスタは互いに独立に動作可能であるた
め、各ベクトルレジスタの書き込み又は読み出し
は他のベクトルレジスタの動作と無関係に開始で
きる。
第１図は、本発明によるベクトルデータ処理装
置の概略ブロツク図、第２図は、第１図の装置の
一例の動作タイムチヤート。
置の概略ブロツク図、第２図は、第１図の装置の
一例の動作タイムチヤート。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置と、 該主記憶装置に接続され、それぞれが複数のベ
クトル要素を記憶することができ、それぞれプロ
グラム命令で指定可能であり、互いに独立に動作
可能な複数のベクトルレジスタと、 各ベクトルレジスタごとに設けられ、 各ベクトルレジスタの複数の記憶位置を指定す
るアドレスを、ベクトル要素の読み出し時および
ベルクト要素の書き込み時にそれぞれ発生する、
読出しカウンタおよび書込みカウンタと、 それぞれが、該複数のベクトルレジスタのいず
れか少くとも一つから読み出された複数のベクト
ル要素を順次受け取り、処理するか、もしくは該
複数のベクトルレジスタのいずれか一つに複数の
ベクトル要素を順次出力するかの少くとも一方を
行う、複数のベクトル処理回路と、 プログラム命令で、ベクトル要素を読み出すべ
く指定された一つのベクトルレジスタに対して設
けられた読出しカウンタを駆動して、ベクトル要
素を順次読み出し該主記憶装置又は、該複数のベ
クトル処理回路の一つに供給し、プログラム命令
でベクトル要素を書き込むべく指定された一つの
ベクトルレジスタに対して設けられた書込みカウ
ンタを駆動して該主記憶装置又は一つのベクトル
処理回路から出力された複数のベクトル要素を順
次書き込む制御回路とを有し、該制御回路は、一
つのベクトルレジスタに対して設けられた読出し
カウンタ又は書込みカウンタと他の一つのベクト
ルレジスタに設けられた読出しカウンタ又は書込
みカウンタを互いに並行して駆動可能であるとと
もに、同一のベクトルレジスタに対して設けられ
た読出しカウンタと書込みカウンタを並行して駆
動可能なものであることを特徴とするベクトルデ
ータ処理装置。 ２ 該制御回路は、一つのベクトルレジスタに複
数のベクトル要素の書き込み完了前に、書き込み
済のベクトル要素を該一つのベクトルレジスタか
ら読み出し開始しできるように、該一つのベクト
ルレジスタに対する書込みカウンタを駆動開始
後、該駆動と並行して該一つのベクトルレジスタ
に対する読出しカウンタを駆動開始可能なもので
ある特許請求の範囲第１項のベクトルデータ処理
装置。 ３ 該制御回路は、一つのベクトル処理回路から
供給されるベクトル要素を書き込むべく該一つの
ベクトルレジスタを指定する第１のプログラム命
令に応答して該書込みカウンタの駆動を行い、他
の一つのベクトル処理回路にベクトル要素を供給
すべく該一つのベクトルレジスタを指定する第２
のプログラム命令に応答して、該読出しカウンタ
の駆動を、該書込みカウンタの駆動開始後に、該
駆動と並行して実行可能なものである特許請求の
範囲第２項のベクトルデータ処理装置。 ４ 該複数のベクトル処理回路は、該複数のベク
トルレジスタの少くとも一つから複数のベクトル
要素を受け取り、演算を施し、演算の結果得られ
る複数のベクトル要素を、該複数のベクトルレジ
スタの一つに順次出力することができる、少くと
も一つのベクトル演算回路を含み、 該制御回路は、第１のベクトルレジスタに対し
て設けられた読出しカウンタを駆動して複数のベ
クトル要素を順次該第１のベクトルレジスタから
読み出し、該ベクトル演算回路に供給し、第２の
ベクトルレジスタに対して設けられた書込みカウ
ンタを、該ベクトル演算回路から複数の演算結果
ベクトル要素の各々が出力されるのに同期して駆
動して、該第２のベクトルレジスタに該演算結果
ベクトル要素を書き込み、該第２のベクトルレジ
スタに対して設けられた該書込みカウンタの駆動
開始後に、該駆動と並行して、該第２のベクトル
レジスタに対して設けられた読出しカウンタを駆
動して、該演算結果ベクトル要素を該第２のベク
トルレジスタから順次読み出し、他の一つのベク
トル処理回路に供給可能なものである第１項のベ
クトルデータ処理装置。 ５ 該制御回路は、ベクトル要素を該ベクトル演
算回路に供給すべく該第１のベクトルレジスタを
指定し、該ベクトル演算回路からの演算結果ベク
トル要素を格納すべく該第２のベクトルレジスタ
を指定する第１のプログラム命令に応答して、該
第１のベクトルレジスタに対して設けられた該読
出しカウンタの駆動および該第２のベクトルレジ
スタに対して設けられた該書込みカウンタの駆動
を行い、ベクトル要素を該他の一つのベクトル処
理回路に供給すべく該第２のベクトルレジスタを
指定する第２のプログラム命令に応答して該第２
のベクトルレジスタに対して設けられた該読出し
カウンタの駆動を、該第２のベクトルレジスタに
対して設けられた該書込みカウンタの駆動の開始
後に当該駆動と並行して実行可能なものである特
許請求の範囲第４項のベクトルデータ処理装置。
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| EP81105749A EP0044562B1 (en) | 1980-07-21 | 1981-07-21 | Vector data processor |
| EP86106710A EP0208870B1 (en) | 1980-07-21 | 1981-07-21 | Vector data processor |
| DE8181105749T DE3177192D1 (de) | 1980-07-21 | 1981-07-21 | Vektor-datenverarbeitungsgeraet. |
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