JPS6353794A - 半導体メモリー装置 - Google Patents
半導体メモリー装置Info
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- JPS6353794A JPS6353794A JP62182412A JP18241287A JPS6353794A JP S6353794 A JPS6353794 A JP S6353794A JP 62182412 A JP62182412 A JP 62182412A JP 18241287 A JP18241287 A JP 18241287A JP S6353794 A JPS6353794 A JP S6353794A
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- 230000002950 deficient Effects 0.000 claims description 14
- 230000007547 defect Effects 0.000 claims description 8
- 230000004044 response Effects 0.000 claims 3
- 238000007664 blowing Methods 0.000 claims 2
- 230000001629 suppression Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 5
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
-
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- G11C—STATIC STORES
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はメモリ集積回路に関するもので、特にノーマル
メモリセルの中のある部分に欠陥がある場合、予備のメ
モリの列冗長（ｃｏｌｕｍ ｒｅｄｕｎｄａｎｔ）を提
供する回路に関するものである。
メモリセルの中のある部分に欠陥がある場合、予備のメ
モリの列冗長（ｃｏｌｕｍ ｒｅｄｕｎｄａｎｔ）を提
供する回路に関するものである。
〈従来の技術と問題点〉
メモリ集積回路においては、メモリセルアレイ（ｍｅｍ
ｏｒｙ ｃｅｌｌ ａｒｒａｙ）のある部分に一つでも
欠陥が発生すると全体のメモリチップが使用出来ないよ
うになる。メモリ集積回路の設計及び製造が向上し、よ
り多くの数のメモリセルが単一チップ上に配置されて大
きさが大きな集積回路が製造されるが、その分欠陥が生
じ易くなり、チップ全体を無駄にしてしまう。
ｏｒｙ ｃｅｌｌ ａｒｒａｙ）のある部分に一つでも
欠陥が発生すると全体のメモリチップが使用出来ないよ
うになる。メモリ集積回路の設計及び製造が向上し、よ
り多くの数のメモリセルが単一チップ上に配置されて大
きさが大きな集積回路が製造されるが、その分欠陥が生
じ易くなり、チップ全体を無駄にしてしまう。
上記の如き問題を解決するための従来の技術としては、
同一チップ上に、ノーマルメモリセルに付加してスペア
メモリセルを設け、欠陥のあるノーマルメモリセルと代
替する方式のメモリ集積回路が設計され、製造されてき
た。このように欠陥のあるノーマルメモリセルと代替す
るためにはデコーダ回路が必要になる。即ち、欠陥のあ
るメモリセルアレイの行又は列を選択するアドレスによ
り抑止（ｄｉｓａｂｌｅ）されるノーマルデコーダと、
上記のアドレスからスペアとして供給されたセルアレイ
の行又は列を代替選択するスペアデコーダを使用するも
のである。したがって、半導体メモリ集積回路を製作し
テストをした後、欠陥のあるノーマルメモリセルアレイ
の行又は列アドレスをチェックして、そのアドレスに該
当するノーマルデコーダを抑止させ、上記のアドレスか
らスペアデコーダが許容（ｅｎａｂｌｅ）されるように
プログラムをしてきた。
同一チップ上に、ノーマルメモリセルに付加してスペア
メモリセルを設け、欠陥のあるノーマルメモリセルと代
替する方式のメモリ集積回路が設計され、製造されてき
た。このように欠陥のあるノーマルメモリセルと代替す
るためにはデコーダ回路が必要になる。即ち、欠陥のあ
るメモリセルアレイの行又は列を選択するアドレスによ
り抑止（ｄｉｓａｂｌｅ）されるノーマルデコーダと、
上記のアドレスからスペアとして供給されたセルアレイ
の行又は列を代替選択するスペアデコーダを使用するも
のである。したがって、半導体メモリ集積回路を製作し
テストをした後、欠陥のあるノーマルメモリセルアレイ
の行又は列アドレスをチェックして、そのアドレスに該
当するノーマルデコーダを抑止させ、上記のアドレスか
らスペアデコーダが許容（ｅｎａｂｌｅ）されるように
プログラムをしてきた。
このようなプログラムをする方法としては、記憶素子を
使用する方法と、ヒユーズを切って上記の冗長を遂行す
る方法とがあるが、ヒユーズを切る方法としてはレーザ
ビームを使用する方法と電気的な方法とがあった。
使用する方法と、ヒユーズを切って上記の冗長を遂行す
る方法とがあるが、ヒユーズを切る方法としてはレーザ
ビームを使用する方法と電気的な方法とがあった。
又、最近半導体の製造工程の発達と共に、メモリ集積回
路の各行又は列を代替する方法と異なり、欠陥のあるノ
ーマルメモリセルを包含するブロックを、欠陥のないメ
モリセルを持つスペアブロックとブロックごと全体を交
替する方法が使用されたりもする。例えば、容量６４に
のメモリを１６にずつの４ブロツクに分けて、１つの１
６にのブロック中で１つのビットのメモリセルに欠陥が
生じた場合に、その欠陥のあるメモリセルを含む１つの
ブロック全体を交替する方法である。
路の各行又は列を代替する方法と異なり、欠陥のあるノ
ーマルメモリセルを包含するブロックを、欠陥のないメ
モリセルを持つスペアブロックとブロックごと全体を交
替する方法が使用されたりもする。例えば、容量６４に
のメモリを１６にずつの４ブロツクに分けて、１つの１
６にのブロック中で１つのビットのメモリセルに欠陥が
生じた場合に、その欠陥のあるメモリセルを含む１つの
ブロック全体を交替する方法である。
一方、メモリ集積回路において、行（ｒｏｗ）冗長の実
現は無難に簡単に解決できる。しかし、列冗長を行なう
においては難しさがある。特にＤＲＡＭにおいて米国の
特許番号筒４，２２８，５２８号に掲載されたスペアデ
コーダを使用する場合、スタティック列モードの動作時
に列アドレスの変更を感知する回路が必要になるので、
この機能を遂行するロジック回路の設計が必要になり、
したがって、チップの面積が増加するという問題点があ
る。
現は無難に簡単に解決できる。しかし、列冗長を行なう
においては難しさがある。特にＤＲＡＭにおいて米国の
特許番号筒４，２２８，５２８号に掲載されたスペアデ
コーダを使用する場合、スタティック列モードの動作時
に列アドレスの変更を感知する回路が必要になるので、
この機能を遂行するロジック回路の設計が必要になり、
したがって、チップの面積が増加するという問題点があ
る。
例えば、レーザでヒユーズを切る方法に依って列冗長を
遂行する従来のノーマルデコーダとスペアデコーダとし
ては、各々第４図及び第５図に図示したようなものがあ
る。
遂行する従来のノーマルデコーダとスペアデコーダとし
ては、各々第４図及び第５図に図示したようなものがあ
る。
ノーマルメモリセルアレイの列ライン（ビットライン）
は第４図のノーマルデコーダのライン８と接続されるし
、スペアメモリセルアレイの列ラインは第５図のスペア
デコーダのライン１８に接続される。したがって、ノー
マルメモリセルアレイの列ラインを代替する時には第４
図のヒユーズ７をレーザビームで切ることによりノーマ
ルデコーダの動作を抑止した後、このノーマルデコーダ
に入力するアドレスにスペアデコーダが動作するように
第５図のヒユーズ１５．１６を切る。又、ノーマルデコ
ーダを使用する時にはスペアデコーダのヒユーズ１７を
切って使用する。
は第４図のノーマルデコーダのライン８と接続されるし
、スペアメモリセルアレイの列ラインは第５図のスペア
デコーダのライン１８に接続される。したがって、ノー
マルメモリセルアレイの列ラインを代替する時には第４
図のヒユーズ７をレーザビームで切ることによりノーマ
ルデコーダの動作を抑止した後、このノーマルデコーダ
に入力するアドレスにスペアデコーダが動作するように
第５図のヒユーズ１５．１６を切る。又、ノーマルデコ
ーダを使用する時にはスペアデコーダのヒユーズ１７を
切って使用する。
第６図は第５図のスペアデコーダを使用してスペア列ラ
インを選択する場合の動作波形図を示した図面である。
インを選択する場合の動作波形図を示した図面である。
ＤＲＡＭの場合ＲＡＳ Ｃ行アドレス信号（ｒｏｗ ａ
ｄｄｒｅｓｓ ５ｔｒｏｂｅ））が１０つ”になる時行
アドレスが入力され、上述のスタティック列モードの場
合ＣＡＳ ［列アドレス信号（ｃｏｌｕｍｎ ａｄｄｒ
ｅｓｓ ５ｔｒｏｂｅ） ）が“ロウ”になる時毎に列
アドレスが入力される。この場合、列アドレスが変わる
時ごとにこれを感知したクロックが第５図のトランジス
タ１２のゲート端子１９に入力されなければならないが
、それが第６図に示されたリセットクロックＲ５Ｔであ
る。このようなりロックを発生するためにはアドレス変
更感知回路が必要になるが、その分チップの面積を増加
する必要がある。
ｄｄｒｅｓｓ ５ｔｒｏｂｅ））が１０つ”になる時行
アドレスが入力され、上述のスタティック列モードの場
合ＣＡＳ ［列アドレス信号（ｃｏｌｕｍｎ ａｄｄｒ
ｅｓｓ ５ｔｒｏｂｅ） ）が“ロウ”になる時毎に列
アドレスが入力される。この場合、列アドレスが変わる
時ごとにこれを感知したクロックが第５図のトランジス
タ１２のゲート端子１９に入力されなければならないが
、それが第６図に示されたリセットクロックＲ５Ｔであ
る。このようなりロックを発生するためにはアドレス変
更感知回路が必要になるが、その分チップの面積を増加
する必要がある。
又、上記のリセットクロックＲ３Ｔが人力する時毎にト
ランジスタ１２とトランジスタＩＯＡ。
ランジスタ１２とトランジスタＩＯＡ。
１０Ｂ及びＩＩＡ、ＩＩＢの中のある一つが動作して電
力消耗をもたらすという問題も発生するようになる。
力消耗をもたらすという問題も発生するようになる。
したがって本発明の目的は、簡単に列冗長を行なえるＣ
ＭＯＳ列冗長回路を提供することにある。
ＭＯＳ列冗長回路を提供することにある。
本発明の他の目的は、スタティック列モードにおいても
、簡単に列冗長を行なえるＣＭＯＳ列冗長回路を提供す
ることにある。
、簡単に列冗長を行なえるＣＭＯＳ列冗長回路を提供す
ることにある。
本発明の更に他の目的は、ブロックの代替に依って列冗
長を行なうＣＭＯＳ列冗長回路を提供することにある。
長を行なうＣＭＯＳ列冗長回路を提供することにある。
本発明の又更に他の目的は電力消耗が少なく、チップレ
イアウトの面積を縮小できるＣＭＯＳ列冗長回路を提供
することにある。
イアウトの面積を縮小できるＣＭＯＳ列冗長回路を提供
することにある。
〈実 施 例〉
以下、本発明を添付図面を参照して詳細に説明する。尚
、従来と共通する部分は同一符号で示すすに止め、重複
する説明は省略する。
、従来と共通する部分は同一符号で示すすに止め、重複
する説明は省略する。
第１図は本発明により、ＤＲＡＭにおいてブロック列冗
長を遂行する回路図である。
長を遂行する回路図である。
第１図中Ｒ，，Ｒ２は行（ワード）ラインであり、ＭＣ
はメモリセルであり、７１〜７８はセンス増幅器であり
、１０１〜１１６はトランスミッショントランジスタで
あり、８１〜８４は入出カスイツチング回路であり、９
１及び９２は入出力センス増幅器であり、１００は「ラ
ッチ手段」としてのラッチ回路、２００は「スペア列デ
コーディング手段」としてのスペア列デコーダ及び論理
回路であり、４７は［ノーマル列デコーディング手段」
としてのノーマル列デコーダである。そしてノーマル列
デコーダ４７は上記のスペア列デコーダ及び論理回路２
００の出力と列アドレスＣＡ、 （又はＣＡＢ）〜ＣＡ
、、−＋（又はＣＡ、、−＋）を入力する。各センス増
幅器７１〜７８にはメモリセルＭＣが折返しビットライ
ン方式で各々接続される。
はメモリセルであり、７１〜７８はセンス増幅器であり
、１０１〜１１６はトランスミッショントランジスタで
あり、８１〜８４は入出カスイツチング回路であり、９
１及び９２は入出力センス増幅器であり、１００は「ラ
ッチ手段」としてのラッチ回路、２００は「スペア列デ
コーディング手段」としてのスペア列デコーダ及び論理
回路であり、４７は［ノーマル列デコーディング手段」
としてのノーマル列デコーダである。そしてノーマル列
デコーダ４７は上記のスペア列デコーダ及び論理回路２
００の出力と列アドレスＣＡ、 （又はＣＡＢ）〜ＣＡ
、、−＋（又はＣＡ、、−＋）を入力する。各センス増
幅器７１〜７８にはメモリセルＭＣが折返しビットライ
ン方式で各々接続される。
この折返しビットライン方式は米国の特許番号第４．０
２５，９０７号に開示されている。ノーマルブロックＢ
Ｌ、内のセンス増幅器７１は、一対のトランスミッショ
ントランジスタ１０１．１０２のソース及びドレインを
通じ各々入出力バスラインＩ１０、 、Ｉ１０＋に接続
され、また上記のノーマルブロックＢＬＩ の残りのセ
ンス増幅器７２も一対のトランスミッショントランジス
タ１０３．１０４を通じて各々人出力バスライン■／○
。、■／コに接続される。残りのノーマルブロック正τ
７及び各スペアブロックＳＢＬ、ＳＢＬの各センス増幅
器７３〜７８も第１図に図示したように、各トランスミ
ッショントランジスタ１０５〜１１６を通じて各入出力
バスラインの対のＩ ／ ＯＯとＩｌｏ、 〜ｌ１０３
と１１０３に接続される。又、「入出力手段」を構成す
る入出力バスラインｌ１００、Ｉｌｏ。〜■１０１、Ｔ
１０３と入出カスイツチング回路８１〜８４と入出力セ
ンス増幅器９１．９２とは、各人出力バスラインの対の
■／ススイツチング回路８２．８１．８３．８４に接続
され、この入出カスイツチング回路８１と８２、及び８
３と８４の各出力は入出力センス増幅器９１及び９２に
各々入力される。
２５，９０７号に開示されている。ノーマルブロックＢ
Ｌ、内のセンス増幅器７１は、一対のトランスミッショ
ントランジスタ１０１．１０２のソース及びドレインを
通じ各々入出力バスラインＩ１０、 、Ｉ１０＋に接続
され、また上記のノーマルブロックＢＬＩ の残りのセ
ンス増幅器７２も一対のトランスミッショントランジス
タ１０３．１０４を通じて各々人出力バスライン■／○
。、■／コに接続される。残りのノーマルブロック正τ
７及び各スペアブロックＳＢＬ、ＳＢＬの各センス増幅
器７３〜７８も第１図に図示したように、各トランスミ
ッショントランジスタ１０５〜１１６を通じて各入出力
バスラインの対のＩ ／ ＯＯとＩｌｏ、 〜ｌ１０３
と１１０３に接続される。又、「入出力手段」を構成す
る入出力バスラインｌ１００、Ｉｌｏ。〜■１０１、Ｔ
１０３と入出カスイツチング回路８１〜８４と入出力セ
ンス増幅器９１．９２とは、各人出力バスラインの対の
■／ススイツチング回路８２．８１．８３．８４に接続
され、この入出カスイツチング回路８１と８２、及び８
３と８４の各出力は入出力センス増幅器９１及び９２に
各々入力される。
又、ラッチ回路１００の出力はスペア列デコーダ及び論
理回路２００に入力され、該スペア列デコーダ及び論理
回路２００の出力は各スペアブロック５ＢＬＳＳＢＬの
スペア列ライン６０に各々接続される一方、ノーマルブ
ロックＢＬ、、ＢＬ１に接続されたノーマル列デコーダ
４７及び省略された他のノーマルブロックのノーマルデ
コーダに各々入力される。各ノーマルブロックＢＬ、。
理回路２００に入力され、該スペア列デコーダ及び論理
回路２００の出力は各スペアブロック５ＢＬＳＳＢＬの
スペア列ライン６０に各々接続される一方、ノーマルブ
ロックＢＬ、、ＢＬ１に接続されたノーマル列デコーダ
４７及び省略された他のノーマルブロックのノーマルデ
コーダに各々入力される。各ノーマルブロックＢＬ、。
ＢＬ、及び他の省略された各ノーマルブロックはメモリ
セルＭＣと一対のセンス増幅器及び２対のトランスミッ
ショントランジスタで構成され、またスペアブロックＳ
ＢＬ、ＳＥＬもやはり同様に構成される。
セルＭＣと一対のセンス増幅器及び２対のトランスミッ
ショントランジスタで構成され、またスペアブロックＳ
ＢＬ、ＳＥＬもやはり同様に構成される。
今、第１図のノーマルブロック内のノーマルメモリセル
の容量が２５６にであると仮定すれば、行アドレスは８
個存在し、列アドレスはＣＡ ｏ〜ＣＡ ｑの１０個が
必要である。上記の列アドレスＣＡＯ〜ＣＡ９の中でＣ
Ａ ｏとＣＡ９及びこれらの反転アドレスＣＡ ｏとＣ
Ａ ｑとの中で２つの列アドレスの組合は入出カスイツ
チング回路８１〜８４に各々入力し、入出カラインＩ１
０゜、（Ｔ１００）〜ｌ１０３ 、（ｌ１０ｆｆ）と入
出力センス増幅器９１．９２の間にデータを伝達するス
イッチング動作制御信号で使用される。したがって、左
右対称に配置されるノーマルブロックＢＬ、、ＢＬｌの
数は２”Ｘ２＝５１２個になり、各ノーマルフロックの
メモリセルの数は２’Ｘ２＝５１２個になる。それ故、
左右各々のノーマルブロックの数は２５６個が存在する
ようになり、上記のノ−マルブロックの下段にはスペア
ブロックＳＢＬとＳＢＬとが左右に各々存在するように
なる。
の容量が２５６にであると仮定すれば、行アドレスは８
個存在し、列アドレスはＣＡ ｏ〜ＣＡ ｑの１０個が
必要である。上記の列アドレスＣＡＯ〜ＣＡ９の中でＣ
Ａ ｏとＣＡ９及びこれらの反転アドレスＣＡ ｏとＣ
Ａ ｑとの中で２つの列アドレスの組合は入出カスイツ
チング回路８１〜８４に各々入力し、入出カラインＩ１
０゜、（Ｔ１００）〜ｌ１０３ 、（ｌ１０ｆｆ）と入
出力センス増幅器９１．９２の間にデータを伝達するス
イッチング動作制御信号で使用される。したがって、左
右対称に配置されるノーマルブロックＢＬ、、ＢＬｌの
数は２”Ｘ２＝５１２個になり、各ノーマルフロックの
メモリセルの数は２’Ｘ２＝５１２個になる。それ故、
左右各々のノーマルブロックの数は２５６個が存在する
ようになり、上記のノ−マルブロックの下段にはスペア
ブロックＳＢＬとＳＢＬとが左右に各々存在するように
なる。
又、左右のノーマルブロックを同時に選択するためノー
マル列ライン７０に接続された２５６個のノーマル列デ
コーダ４７と、スペアブロックＳＢＬとＳＢＬとを選択
するためスペア列ライン６０と接続されたスペア列デコ
ーダ及び論理回路２００がアレイの中央に位置されてい
る。ラッチ回路１００はスタティック列モードからＲＡ
Ｓが“ロウ”になる時後述するクロックＲ３Ｔを入力し
てラッチさせる機能を有する。
マル列ライン７０に接続された２５６個のノーマル列デ
コーダ４７と、スペアブロックＳＢＬとＳＢＬとを選択
するためスペア列ライン６０と接続されたスペア列デコ
ーダ及び論理回路２００がアレイの中央に位置されてい
る。ラッチ回路１００はスタティック列モードからＲＡ
Ｓが“ロウ”になる時後述するクロックＲ３Ｔを入力し
てラッチさせる機能を有する。
今、ノーマルブロックＢＬ、のメモリセルの中で少なく
とも１個のメモリセルに故障が発生した場合を考えて見
れば、ノーマル列デコーダ４７の論理出力を“ロウ”状
態にし、スペア列デコーダ及び論理回路２００の出力を
“ハイ”状態にしてノーマルブロックＢＬ、とＢＬ、と
をスペアブロック５ＥＬ（！：ＳＢＬとで代替すること
により、列冗長が成り立つようになる。
とも１個のメモリセルに故障が発生した場合を考えて見
れば、ノーマル列デコーダ４７の論理出力を“ロウ”状
態にし、スペア列デコーダ及び論理回路２００の出力を
“ハイ”状態にしてノーマルブロックＢＬ、とＢＬ、と
をスペアブロック５ＥＬ（！：ＳＢＬとで代替すること
により、列冗長が成り立つようになる。
第２図は本発明に係るＣＭＯＳ列冗長回路の回路図で、
第１図のブロック４７．２００及び１００に対応する。
第１図のブロック４７．２００及び１００に対応する。
「ラッチ手段」としてのラッチ回路１００を構成する「
第１トランジスタ」としてのＮＭＯＳトランジスタ３０
及び「第２トランジスタ」としてのＮＭＯ３Ｉ−ランジ
スタ３１の各ドレインは共に「第１ノード」としてのノ
ード（ｎｏｄｅ） ４００に接続されてマスターヒユー
ズＭＦを通じ電源■Ｃｃに接続され、またそれらの各ソ
ースは共に接地される。「第１インバータ」を構成する
ＰＭＯ３）ランジスタ３３とＮＭＯ３Ｉ−ランジスタ３
２とは、「出力ノード」としてのノード５００を通じて
直列に接続され、ＰＭＯＳトランジスタ３３のソースは
電源Ｖ ｃｃに接続され、ＮＭＯ３Ｉ−ランジスタ３２
のソースは接地される。又、上記のＮＭＯＳトランジス
タ３１のゲートは上記のＮＭＯ３トランジスタ３２のド
レインと接続され、ＮＭＯ３Ｉ−ランジスタ３０のゲー
トは「第２入力端子」としての端子４８に接続される。
第１トランジスタ」としてのＮＭＯＳトランジスタ３０
及び「第２トランジスタ」としてのＮＭＯ３Ｉ−ランジ
スタ３１の各ドレインは共に「第１ノード」としてのノ
ード（ｎｏｄｅ） ４００に接続されてマスターヒユー
ズＭＦを通じ電源■Ｃｃに接続され、またそれらの各ソ
ースは共に接地される。「第１インバータ」を構成する
ＰＭＯ３）ランジスタ３３とＮＭＯ３Ｉ−ランジスタ３
２とは、「出力ノード」としてのノード５００を通じて
直列に接続され、ＰＭＯＳトランジスタ３３のソースは
電源Ｖ ｃｃに接続され、ＮＭＯ３Ｉ−ランジスタ３２
のソースは接地される。又、上記のＮＭＯＳトランジス
タ３１のゲートは上記のＮＭＯ３トランジスタ３２のド
レインと接続され、ＮＭＯ３Ｉ−ランジスタ３０のゲー
トは「第２入力端子」としての端子４８に接続される。
上記のＮＭＯ３Ｉ−ランジスタ３０．３１のドレインが
共に接続されたノード４００は上記のＰＭＯＳトランジ
スタ３３とＮＭＯ３）ランジスタ３２の各ゲートと接続
され、上記のＮＭＯ３Ｉ−ランジスタ３２のドレインは
、ノード５００を通じて「第２インバータ」としてのイ
ンバータ３４と接続される。
共に接続されたノード４００は上記のＰＭＯＳトランジ
スタ３３とＮＭＯ３）ランジスタ３２の各ゲートと接続
され、上記のＮＭＯ３Ｉ−ランジスタ３２のドレインは
、ノード５００を通じて「第２インバータ」としてのイ
ンバータ３４と接続される。
スペア列デコーダ及び論理回路２００は、列アドレスＣ
Ａ、 （又はＣＡＢ）〜ＣＡｓ（又はＣＡａ）を伝達
する通路上のドレイン・ソース通路が並列に接続された
各々のＮＭＯ３）ランジスタとＰＭＯＳトランジスタの
対、３５と３６．３７と３８、〜３９と４０．４１と４
２とで構成される「トランスミッション手段」としての
トランスミッショと各々直列で接続されたヒユーズＦｌ
％ Ｆｌ 、〜続ノード（節）Ｎ１〜Ｎ８に各々接続
され、それらの各接続ノードＮ１〜Ｎ、が各々入力端に
接続されたＮＡＮＤゲート４５と、このＮＡＮＤゲート
４５の出力端と接続されたインバータ４６とで構成され
る。
Ａ、 （又はＣＡＢ）〜ＣＡｓ（又はＣＡａ）を伝達
する通路上のドレイン・ソース通路が並列に接続された
各々のＮＭＯ３）ランジスタとＰＭＯＳトランジスタの
対、３５と３６．３７と３８、〜３９と４０．４１と４
２とで構成される「トランスミッション手段」としての
トランスミッショと各々直列で接続されたヒユーズＦｌ
％ Ｆｌ 、〜続ノード（節）Ｎ１〜Ｎ８に各々接続
され、それらの各接続ノードＮ１〜Ｎ、が各々入力端に
接続されたＮＡＮＤゲート４５と、このＮＡＮＤゲート
４５の出力端と接続されたインバータ４６とで構成され
る。
一方、上記の列アドレスＣＡ Ｉ” ＣＡ ａとこれら
の反転列アドレスＣＡＬ〜ＣＡ ａとを伝達するトラン
スミッションゲートの対Ｔ、とＴ８、〜Ｔ８と〒７とを
構成する各ＰＭＯＳトランジスタのゲートはインバータ
３４の出力側と接続され、ＮＭＯＳトランジスタのゲー
トは上記のインバータ３４０入力端と接続される。
の反転列アドレスＣＡＬ〜ＣＡ ａとを伝達するトラン
スミッションゲートの対Ｔ、とＴ８、〜Ｔ８と〒７とを
構成する各ＰＭＯＳトランジスタのゲートはインバータ
３４の出力側と接続され、ＮＭＯＳトランジスタのゲー
トは上記のインバータ３４０入力端と接続される。
又、上記のインバータ３４の出力は上記のトランスミッ
ションゲートの対と同一な数のＮＭＯＳトランジスタ４
３〜４４のゲートに接続され、上記のＮＭＯＳトランジ
スタ４３〜４４の各々のドレインは上記のヒユーズの対
Ｆ、とＦｌ、〜ＦｌｌとＦＩＩの共通接続ノードＮ、−
Ｎ、に各々接続される。
ションゲートの対と同一な数のＮＭＯＳトランジスタ４
３〜４４のゲートに接続され、上記のＮＭＯＳトランジ
スタ４３〜４４の各々のドレインは上記のヒユーズの対
Ｆ、とＦｌ、〜ＦｌｌとＦＩＩの共通接続ノードＮ、−
Ｎ、に各々接続される。
又、列冗長の論理信号を出力するＮＡＮＤゲート４５と
インバータ４６は直列に接続され、インバータ４６の出
力ラインはスペア列ライン６０を通じ第１図のスペア列
ブロックＳＥＬ及びＳＢＬに接続されると共に、ＮＯＲ
ゲートのノーマル列デコーダ４７の入力側に列アドレス
ＣＡ、又はＣＡ１〜ＣＡ、又はＣＡ ｓと共に接続され
る。また上記のノーマル列デコーダ４７の出力ラインは
、第１図のノーマル列ライン７０に各々接続される。
インバータ４６は直列に接続され、インバータ４６の出
力ラインはスペア列ライン６０を通じ第１図のスペア列
ブロックＳＥＬ及びＳＢＬに接続されると共に、ＮＯＲ
ゲートのノーマル列デコーダ４７の入力側に列アドレス
ＣＡ、又はＣＡ１〜ＣＡ、又はＣＡ ｓと共に接続され
る。また上記のノーマル列デコーダ４７の出力ラインは
、第１図のノーマル列ライン７０に各々接続される。
第３図はスタティック列モードの場合に第２図の端子４
８に入力するリセットクロックＲ３Ｔのタイミングを示
した図面で、リセットクロックＲ３ＴはＲＡＳが“ロウ
”に落ちた後列アドレスが入力する前に１つのパルスを
持ち、端子４８に入力される。ノーマルモードの場合も
やはり同様である。
８に入力するリセットクロックＲ３Ｔのタイミングを示
した図面で、リセットクロックＲ３ＴはＲＡＳが“ロウ
”に落ちた後列アドレスが入力する前に１つのパルスを
持ち、端子４８に入力される。ノーマルモードの場合も
やはり同様である。
第２図の動作について詳細に説明する。
今、列冗長が行なわれない場合にはマスターヒユーズＭ
Ｆ及び各ヒユーズＦ、 、Ｆ、〜Ｆ、、Ｆ８を切らない
状態に置いておく。したがって、端子４８に第３図のリ
セットクロックＲ３Ｔが入力されてもマスターヒユーズ
ＭＦが切られていないのでノード４００の電圧は常に“
ハイ”状態を保持し、ＰＭＯＳトランジスタ３３は○Ｆ
Ｆ状態になると共にＮＭＯ３）ランジスタ３２はＯＮ状
態になり、ノード５００は“ロウ”状態にラッチされて
インバータ３４の出力は“ハイ”状態になる。
Ｆ及び各ヒユーズＦ、 、Ｆ、〜Ｆ、、Ｆ８を切らない
状態に置いておく。したがって、端子４８に第３図のリ
セットクロックＲ３Ｔが入力されてもマスターヒユーズ
ＭＦが切られていないのでノード４００の電圧は常に“
ハイ”状態を保持し、ＰＭＯＳトランジスタ３３は○Ｆ
Ｆ状態になると共にＮＭＯ３）ランジスタ３２はＯＮ状
態になり、ノード５００は“ロウ”状態にラッチされて
インバータ３４の出力は“ハイ”状態になる。
したがって、トランスミッションゲートＴ０、Ｔ１〜Ｔ
、 、Ｔ、はみなＯＦＦ状態になるが、ＮＭＯ３Ｉ−ラ
ンジスタ４３〜４４がＯＮ状態になってＮＡＮＤゲート
４５の入力はみな“ロウ゛状態になり、インバータ４６
の出力は“ロウ”状態になる。それ故、第１図のスペア
列ライン６０は“ロウ”状態になり、スペアブロックの
トランスミッショントランジスタ１０９〜１１６はみな
ＯＦＦ状態になり、スペアブロックＳＢＬ及びＳＢＬは
選択されない。
、 、Ｔ、はみなＯＦＦ状態になるが、ＮＭＯ３Ｉ−ラ
ンジスタ４３〜４４がＯＮ状態になってＮＡＮＤゲート
４５の入力はみな“ロウ゛状態になり、インバータ４６
の出力は“ロウ”状態になる。それ故、第１図のスペア
列ライン６０は“ロウ”状態になり、スペアブロックの
トランスミッショントランジスタ１０９〜１１６はみな
ＯＦＦ状態になり、スペアブロックＳＢＬ及びＳＢＬは
選択されない。
又、上記のインバータ４６の“ロウ”状態の出力が、ノ
ーマル列デコーダ４７に列アドレスＣＡ１又はＣＡ Ｉ
−ＣＡ ｓ又はＣＡ ａと共に入力してノーマル列ライ
ン７０が選択される時には、上記のノーマル列デコーダ
４７の出力は“ハイ”状態になり、第１図のトランスミ
ッショントランジスタ１０１〜１０８はみなＯＮ状態に
なってノーマルブロックＢ Ｌ ＋及びＢＬ、が選択さ
れる。
ーマル列デコーダ４７に列アドレスＣＡ１又はＣＡ Ｉ
−ＣＡ ｓ又はＣＡ ａと共に入力してノーマル列ライ
ン７０が選択される時には、上記のノーマル列デコーダ
４７の出力は“ハイ”状態になり、第１図のトランスミ
ッショントランジスタ１０１〜１０８はみなＯＮ状態に
なってノーマルブロックＢ Ｌ ＋及びＢＬ、が選択さ
れる。
次に、ノーマルメモリセルに欠陥があって列冗長を行な
う場合、例えば、ノーマルブロックＢＬ、とＢＬ、とを
選択する列アドレスＣＡ、〜ＣＡ日かみな“ロウ”であ
ると仮定し、ノーマルブロックＢＬ、又はＢＬπのメモ
リセルに欠陥が生じてスペアブロックＳＢ’Ｌ及びＳＢ
Ｌに代替される場合を説明する。
う場合、例えば、ノーマルブロックＢＬ、とＢＬ、とを
選択する列アドレスＣＡ、〜ＣＡ日かみな“ロウ”であ
ると仮定し、ノーマルブロックＢＬ、又はＢＬπのメモ
リセルに欠陥が生じてスペアブロックＳＢ’Ｌ及びＳＢ
Ｌに代替される場合を説明する。
この時にはマスターヒユーズＭＦを切ると共に列アドレ
スＣＡ、〜ＣＡ、を伝達するトランスミッションゲー）
Ｔ、−’ｒ８に直列で接続されたヒユーズＦ１〜Ｆ８を
みな切ってしまう。しかし、第２図のノード４００はフ
ローティング状態になるのでノード５００はどんな状態
にあるのか判らない。したがって、第３図のＲＡＳが許
容されると作られたりセットクロックＲ３Ｔが端子４８
に入力してノード４００が６０つ”状態になり、ＰＭＯ
Ｓトランジスタ３３がＯＮ状態になると共にＮＭＯＳト
ランジスタ３２がＯＦＦ状態になることに依ってノード
５００は“ハイ”状態にラッチされる。
スＣＡ、〜ＣＡ、を伝達するトランスミッションゲー）
Ｔ、−’ｒ８に直列で接続されたヒユーズＦ１〜Ｆ８を
みな切ってしまう。しかし、第２図のノード４００はフ
ローティング状態になるのでノード５００はどんな状態
にあるのか判らない。したがって、第３図のＲＡＳが許
容されると作られたりセットクロックＲ３Ｔが端子４８
に入力してノード４００が６０つ”状態になり、ＰＭＯ
Ｓトランジスタ３３がＯＮ状態になると共にＮＭＯＳト
ランジスタ３２がＯＦＦ状態になることに依ってノード
５００は“ハイ”状態にラッチされる。
したがって、インバータ、３４の出力は“ロウ”状態に
なり、トランスミッションゲートＴ１〜Ｔ３がみな導通
状態になり、ＮＭＯ３Ｉ−ランジスタ４３〜４４はみな
ＯＦＦ状態になる。それ故“ハイ”状態にある列アドレ
スＣＡ、 〜ＣＡ、は上記のトランスミッションゲート
Ｔ１〜Ｔ８とヒユーズＦ１〜Ｆｌｌとを通じてＮＡＮＤ
ゲート４５に入力してインバータ４６の出力は“ハイ”
状態になる。したがって、スペア列ライン６０に接続さ
れた第１図のトランスミッショントランジスタ１０９〜
１１６はみな導通状態になるのでスペアブロックＳＢＬ
及び］■が選択される。一方、ノマル列デコーダ４７の
出力は６０つ”状態になるので第１図のノーマル列ライ
ン７０に接続されたトランスミッショントランジスタ１
０１〜１０８はみなＯＦＦ状態になってノーマルブロッ
クＢＬ。
なり、トランスミッションゲートＴ１〜Ｔ３がみな導通
状態になり、ＮＭＯ３Ｉ−ランジスタ４３〜４４はみな
ＯＦＦ状態になる。それ故“ハイ”状態にある列アドレ
スＣＡ、 〜ＣＡ、は上記のトランスミッションゲート
Ｔ１〜Ｔ８とヒユーズＦ１〜Ｆｌｌとを通じてＮＡＮＤ
ゲート４５に入力してインバータ４６の出力は“ハイ”
状態になる。したがって、スペア列ライン６０に接続さ
れた第１図のトランスミッショントランジスタ１０９〜
１１６はみな導通状態になるのでスペアブロックＳＢＬ
及び］■が選択される。一方、ノマル列デコーダ４７の
出力は６０つ”状態になるので第１図のノーマル列ライ
ン７０に接続されたトランスミッショントランジスタ１
０１〜１０８はみなＯＦＦ状態になってノーマルブロッ
クＢＬ。
及びＢＬ、は選択されない。
したがって読出し動作時列アドレスＣＡ、とＣＡ、とが
みな“ロウ”状態であり、行（ワード）ラインＲ，が選
択されるとすれば入出カスイツチング回路８４が動作し
、スペアブロック丁百了のメモリセル６００にストアさ
れたデータがセンス増幅器７７とトランスミッショント
ランジスタ１１４及び入出カラインＩ／○、及び上記の
入出カスイツチング回路８４を通じて入出力センス増幅
器９２に出力される。
みな“ロウ”状態であり、行（ワード）ラインＲ，が選
択されるとすれば入出カスイツチング回路８４が動作し
、スペアブロック丁百了のメモリセル６００にストアさ
れたデータがセンス増幅器７７とトランスミッショント
ランジスタ１１４及び入出カラインＩ／○、及び上記の
入出カスイツチング回路８４を通じて入出力センス増幅
器９２に出力される。
前述したような第１図の列冗長は２５６にのＤＲＡＭの
場合を説明したが、第１図のような２５６にのＤＲＡＭ
４個を行アドレス２個で選択するようにすることによっ
て１メガＤＲＡＭにも適用できることを留意しなければ
ならない。
場合を説明したが、第１図のような２５６にのＤＲＡＭ
４個を行アドレス２個で選択するようにすることによっ
て１メガＤＲＡＭにも適用できることを留意しなければ
ならない。
〈発明の効果〉
以上述べてきた如く本発明は、ブロックで列冗長を行な
うことにおいて列アドレスの変化を感知する回路が必要
ないのでその分チップの面積を縮小できるし、ラッチ回
路とトランスミッションゲートを使用することによって
直流電流の流れに因る電力消耗をほとんどないようにす
ることが出来るという効果がある。
うことにおいて列アドレスの変化を感知する回路が必要
ないのでその分チップの面積を縮小できるし、ラッチ回
路とトランスミッションゲートを使用することによって
直流電流の流れに因る電力消耗をほとんどないようにす
ることが出来るという効果がある。
第１図は本発明に係るＣＭＯＳ列冗長回路をＤＲＡＭに
適用した回路図、 第２図は本発明に係るＣＭＯＳ列冗長回路の回路図、 第３図は本発明に係る第２図のリセットクロフタの動作
タイミング図、 第４図は従来のノーマルデコーダの回路図、第５図は従
来のスペアデコーダの回路図、そして 第６図は従来のＤＲＡＭにおいてスタティック列モード
時の第５図のりセッ、トクロックの動作タイミング図で
ある。 ３０・・・ＮＭＯ３）ランジスタ （第１トランジスタ） ３１・・・ＮＭＯ３Ｉ−ランジスタ （第２トランジスタ） ３４・・・インバータ（第２インバータ）４３．４４・
・・ＮＭＯ３）ランジスタ（トランジスタ） ４５・・・ＮＡＮＤゲート ４６・・・インバータ ４７・・・ノーマル列デコーダ （ノーマル列デコーディング手 段） ４８・・・端子（第２入力端子） ６０・・・スペア列ライン ７０・・・ノーマル列ライン ７１〜７４・・・センス増幅器 （ノーマルセンス増幅器） ７５〜７８・・・センス増幅器 （スペアセンス増幅器） ８１〜８４・・・入出カスイツチング回路９１．９２・
・・人出力センス増幅器 １００・・・ラッチ回路（ラッチ手段）１０１〜１０８
・・・トランスミッショントランジスタ（ノーマルトラ
ンスミッショ ントランジスタ） １０９〜１１６・・・トランスミッショントランジスタ
（スペアトランスミッション トランジスタ） ２００・・・スペア列デコーダ及び論理回路（スペア列
デコーディング手段） ４００・・・ノード（第１ノード） ５００・・・ノード （出力ノード） ＭＣ・・・メモリセル ＢＬ、 、ＢＬＩ ・・・ノーマルブロックＳＢＬ、Ｓ
ＢＬ・・・スペアブロック Ｒ３Ｔ・・・リセットクロツタ ＭＦ・・・マスターヒユーズ Ｎ、〜Ｎ、・・・接続ノード
適用した回路図、 第２図は本発明に係るＣＭＯＳ列冗長回路の回路図、 第３図は本発明に係る第２図のリセットクロフタの動作
タイミング図、 第４図は従来のノーマルデコーダの回路図、第５図は従
来のスペアデコーダの回路図、そして 第６図は従来のＤＲＡＭにおいてスタティック列モード
時の第５図のりセッ、トクロックの動作タイミング図で
ある。 ３０・・・ＮＭＯ３）ランジスタ （第１トランジスタ） ３１・・・ＮＭＯ３Ｉ−ランジスタ （第２トランジスタ） ３４・・・インバータ（第２インバータ）４３．４４・
・・ＮＭＯ３）ランジスタ（トランジスタ） ４５・・・ＮＡＮＤゲート ４６・・・インバータ ４７・・・ノーマル列デコーダ （ノーマル列デコーディング手 段） ４８・・・端子（第２入力端子） ６０・・・スペア列ライン ７０・・・ノーマル列ライン ７１〜７４・・・センス増幅器 （ノーマルセンス増幅器） ７５〜７８・・・センス増幅器 （スペアセンス増幅器） ８１〜８４・・・入出カスイツチング回路９１．９２・
・・人出力センス増幅器 １００・・・ラッチ回路（ラッチ手段）１０１〜１０８
・・・トランスミッショントランジスタ（ノーマルトラ
ンスミッショ ントランジスタ） １０９〜１１６・・・トランスミッショントランジスタ
（スペアトランスミッション トランジスタ） ２００・・・スペア列デコーダ及び論理回路（スペア列
デコーディング手段） ４００・・・ノード（第１ノード） ５００・・・ノード （出力ノード） ＭＣ・・・メモリセル ＢＬ、 、ＢＬＩ ・・・ノーマルブロックＳＢＬ、Ｓ
ＢＬ・・・スペアブロック Ｒ３Ｔ・・・リセットクロツタ ＭＦ・・・マスターヒユーズ Ｎ、〜Ｎ、・・・接続ノード
Claims (4)
- （１）行と列とで配列されたノーマルメモリセルと、上
記の列の対に各々接続された多数のノーマルセンス増幅
器と、ソース、ドイン及びゲートを持ち上記の各列毎に
上記のソース又はドレインが接続されたノーマルトラン
スミッショントランジスタを備える多数のノーマルブロ
ックと、 該ノーマルブロックと同一な構成に依って行と列とで配
列されたスペアメモリセルと、その列の各対に各々接続
され、上記の一つのノーマルブロックのノーマルセンス
増幅器と同一な数のスペアセンス増幅器と、ソース、ド
レイン及びゲートを持ち、上記の各列毎に上記のソース
又はドレインが接続されたスペアトランスミッショント
ランジスタを備えるスペアブロックと、 上記の各ノーマルトランスミッショントランジスタ及び
スペアトランスミッショントランジスタの各々のドレイ
ン又はソースに接続されデータ情報を伝送するための入
出力手段を備えてブロックごと列冗長を行なうＣＭＯＳ
列冗長回路に於いて、上記の各々のノーマルブロックに
備えられた上記の各ノーマルトランスミッショントラン
ジスタの各ゲートに接続された多数のノーマル列ライン
と、 上記のスペアブロックに備えられた上記のスペアトラン
スミッショントランジスタの各ゲートに接続されたスペ
ア列ラインと、 供給電圧を入力する第１入力端子と、その第１入力端子
に接続されたマスターヒューズと、行アドレス信号の入
力後列アドレス信号の入力前に一つのパルスを持つリセ
ットクロックを入力する第２入力端子を備え、上記のノ
ーマルブロックに欠陥がないと判定された時、上記のマ
スターヒューズの溶断なしに上記の供給電圧の入力に応
答して第１論理信号を発生し、上記のノーマルブロック
の中の一つに欠陥がある時には、上記のマスターヒュー
ズを溶断した後、上記のリセットクロックに応答して第
２論理信号を発生するラッチ手段と、上記のラッチ手段
と上記のスペア列ラインに接続され、欠陥のあるノーマ
ルブロックがない時、上記の第１論理信号の入力に依っ
てスペアブロック抑止信号を出力し、欠陥のあるノーマ
ルブロックがある時には、列アドレス信号と上記の第２
論理信号を入力してスペアブロック許容信号を出力する
スペア列デコーディング手段と、 上記のノーマル列ラインと上記のスペア列デコーディン
グ手段に接続され、ノーマルブロックに欠陥がない時、
上記のスペアブロック抑止信号の制御のもとに列アドレ
ス信号の入力によって特定のノーマルブロックを選択し
、ノーマルブロックに欠陥がある時、上記のスペアブロ
ックの許容信号の入力に依って上記のノーマルブロック
を選択しないように抑止信号を出力するノーマル列デコ
ーディング手段とを備えることを特徴とするＣＭＯＳ列
冗長回路。 - （２）ラッチ手段が、 上記のマスターヒューズに接続された第１ノードと、 接地ノードと、 上記第１ノードと上記接地ノードの間にチャネル通路が
接続され、上記の第２入力端子にゲートが接続された第
１トランジスタと、 上記の第１ノードと出力ノードの間に接続された第１イ
ンバータと、 上記の第１ノードと上記の接地ノードの間にチャネル通
路が接続され、上記の出力ノードにゲートが接続された
第２トランジスタと、 上記の出力ノードに接続された第２インバータとで構成
されたことを特徴とする特許請求の範囲第１項記載のＣ
ＭＯＳ列冗長回路。 - （３）スペア列デコーディング手段が、 列アドレス信号とその反転列アドレス信号を各々入力す
る多数の列アドレスの入力端子と、上記の列アドレスの
入力端子と各々接続された多数の列アドレス信号の伝達
通路と、 上記の伝達通路に各々直列に接続され、上記のラッチ手
段の出力論理信号に応答して各列アドレス信号又はその
反転信号の中のある一つの列アドレス信号を伝達するた
めの多数のトランスミッション手段と、 上記の伝達通路に直列に接続され、ノーマルブロックに
欠陥のない時溶断されず、ノーマルブロックに欠陥のあ
る時、上記の欠陥のあるノーマルブロックを選択する列
アドレス信号により溶断プログラムされる多数のヒュー
ズと、 上記の各列アドレス信号とその反転信号を伝達する各対
をなす伝達通路の各々の末端に接続された多数の接続ノ
ードと、 上記の各々の接続ノードと接地ノードの間に並列にチャ
ネル通路が接続され、上記のラッチ手段の出力論理信号
にゲートが接続された多数のトランジスタと、 上記の各接続ノードを入力端子とする論理ゲートとで構
成したことを特徴とする特許請求の範囲第２項記載のＣ
ＭＯＳ列冗長回路。 - （４）論理ゲートがＡＮＤゲートであることを特徴とす
る特許請求の範囲第３項記載のＣＭＯＳ列冗長回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019860006932A KR890003691B1 (ko) | 1986-08-22 | 1986-08-22 | 블럭 열 리던던씨 회로 |
| KR86-6932 | 1986-08-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6353794A true JPS6353794A (ja) | 1988-03-08 |
| JPH0535520B2 JPH0535520B2 (ja) | 1993-05-26 |
Family
ID=19251841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62182412A Granted JPS6353794A (ja) | 1986-08-22 | 1987-07-23 | 半導体メモリー装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4829480A (ja) |
| JP (1) | JPS6353794A (ja) |
| KR (1) | KR890003691B1 (ja) |
| DE (1) | DE3724509A1 (ja) |
| FR (1) | FR2603129B1 (ja) |
| GB (1) | GB2195480B (ja) |
| HK (1) | HK18393A (ja) |
| SG (1) | SG58292G (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8484808B2 (en) | 2008-10-10 | 2013-07-16 | Kotobuki & Co., Ltd. | Clip attachment structure for a writing instrument |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426607A (en) * | 1988-04-27 | 1995-06-20 | Sharp Kabushiki Kaisha | Redundant circuit for memory having redundant block operatively connected to special one of normal blocks |
| KR910003594B1 (ko) * | 1988-05-13 | 1991-06-07 | 삼성전자 주식회사 | 스페어컬럼(column)선택방법 및 회로 |
| US5687109A (en) * | 1988-05-31 | 1997-11-11 | Micron Technology, Inc. | Integrated circuit module having on-chip surge capacitors |
| US5327380B1 (en) * | 1988-10-31 | 1999-09-07 | Texas Instruments Inc | Method and apparatus for inhibiting a predecoder when selecting a redundant row line |
| NL8900026A (nl) * | 1989-01-06 | 1990-08-01 | Philips Nv | Matrixgeheugen, bevattende standaardblokken, standaardsubblokken, een redundant blok, en redundante subblokken, alsmede geintegreerde schakeling bevattende meerdere van zulke matrixgeheugens. |
| KR910005601B1 (ko) * | 1989-05-24 | 1991-07-31 | 삼성전자주식회사 | 리던던트 블럭을 가지는 반도체 메모리장치 |
| KR920010347B1 (ko) * | 1989-12-30 | 1992-11-27 | 삼성전자주식회사 | 분할된 워드라인을 가지는 메모리장치의 리던던시 구조 |
| KR920009059B1 (ko) * | 1989-12-29 | 1992-10-13 | 삼성전자 주식회사 | 반도체 메모리 장치의 병렬 테스트 방법 |
| KR930000821B1 (ko) * | 1990-02-24 | 1993-02-05 | 현대전자산업 주식회사 | 메모리 소자의 저소비 전력 리던던시(Redundancy)회로 |
| JP2575919B2 (ja) * | 1990-03-22 | 1997-01-29 | 株式会社東芝 | 半導体記憶装置の冗長回路 |
| US5293564A (en) * | 1991-04-30 | 1994-03-08 | Texas Instruments Incorporated | Address match scheme for DRAM redundancy scheme |
| EP0514664A3 (en) * | 1991-05-20 | 1993-05-26 | International Business Machines Corporation | Dynamic random access memory with a redundancy decoder |
| KR940006079B1 (ko) * | 1991-06-14 | 1994-07-06 | 삼성전자 주식회사 | 반도체 메모리 장치 |
| KR940008211B1 (ko) * | 1991-08-21 | 1994-09-08 | 삼성전자 주식회사 | 반도체메모리장치의 리던던트 셀 어레이 배열방법 |
| US6026505A (en) * | 1991-10-16 | 2000-02-15 | International Business Machines Corporation | Method and apparatus for real time two dimensional redundancy allocation |
| US5471426A (en) * | 1992-01-31 | 1995-11-28 | Sgs-Thomson Microelectronics, Inc. | Redundancy decoder |
| US5295102A (en) * | 1992-01-31 | 1994-03-15 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with improved redundant sense amplifier control |
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